KR20080076088A - Semiconductor memory device including delay locked loop control circuit - Google Patents

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KR20080076088A
KR20080076088A KR1020070015564A KR20070015564A KR20080076088A KR 20080076088 A KR20080076088 A KR 20080076088A KR 1020070015564 A KR1020070015564 A KR 1020070015564A KR 20070015564 A KR20070015564 A KR 20070015564A KR 20080076088 A KR20080076088 A KR 20080076088A
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유민영
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Abstract

A semiconductor memory device including a delay locked loop control circuit is provided to reduce fail due to a DLL(Delay Locked Loop) in a test mode by controlling on/off the DLL properly according to a test mode item. A delay locked loop control circuit(20) outputs a delay locked loop operation control signal controlling the operation of a delay locked loop(DLL)(24) according to a setting state, a normal mode state and a test mode item of an extended mode register set. The delay locked loop is controlled by the state of the delay locked loop operation control signal, a performs delay and locking of an external clock by comparing the phase of the external clock in an on state with the phase of an internal clock obtained by performing replica delay of the external clock.

Description

지연 고정 루프 제어 회로를 포함하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE INCLUDING DELAY LOCKED LOOP CONTROL CIRCUIT}A semiconductor memory device including a delay locked loop control circuit {SEMICONDUCTOR MEMORY DEVICE INCLUDING DELAY LOCKED LOOP CONTROL CIRCUIT}

도 1은 종래의 지연 고정 루프 제어 회로를 포함하는 반도체 메모리 장치를 나타내는 블럭도.1 is a block diagram illustrating a semiconductor memory device including a conventional delay locked loop control circuit.

도 2는 본 발명의 지연 고정 루프 제어 회로(20)를 포함하는 반도체 메모리 장치를 나타내는 블럭도.2 is a block diagram illustrating a semiconductor memory device including the delay locked loop control circuit 20 of the present invention.

도 3은 도 2의 테스트 모드 DLL 제어부(22)의 상세 구성의 일 예를 나타내는 회로도.3 is a circuit diagram illustrating an example of a detailed configuration of a test mode DLL control unit 22 of FIG. 2.

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 외부 클럭과 내부 클럭, 또는 외부 클럭과 데이터 간의 스큐를 줄이는 지연 고정 루프의 동작을 제어하는 회로를 포함하는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device including a circuit for controlling the operation of the delay lock loop to reduce the skew between the external clock and the internal clock, or the data.

일반적으로, 고속 동작하는 반도체 메모리 장치는 데이터를 외부 클럭에 동기시켜 처리하므로, 지연 고정 루프(Delay Locked Loop : DLL, 이하 'DLL'이라 함) 등을 이용하여 외부 클럭에 일정 지연을 준 내부 클럭을 발생시켜 데이터가 외부 클럭의 에지에 정확히 정렬되어 출력되도록 제어한다.In general, a high-speed semiconductor memory device processes data in synchronization with an external clock, so that an internal clock is given a delay to the external clock using a delay locked loop (DLL). Control to ensure that the data is correctly aligned to the edge of the external clock.

DLL은 통상적으로 확장 모드 레지스터 셋(Extended Mode Register Set : EMRS, 이하 'EMRS'라 함)의 셋팅에 의해 온/오프 상태가 제어되거나, 셀프 리프레쉬 모드 또는 파워다운 모드 등 DLL 동작이 필요하지 않은 노멀 메모리 동작에서 자동적으로 오프 상태로 제어된다.The DLL is normally controlled by the setting of Extended Mode Register Set (EMRS, hereinafter referred to as 'EMRS'), and the on / off state is not controlled or the DLL operation such as self-refresh mode or power-down mode is not required. It is automatically controlled off in memory operation.

즉, 도 1에 도시된 바와 같이, 종래의 반도체 메모리 장치는 DLL(14)의 동작을 제어하기 위한 노멀 모드 DLL 제어부(10)를 포함하며, EMRS의 셋팅에 의해 발생하는 DLL 온/오프 신호 DLL_ON/OFF와, 셀프 리프레쉬 모드를 제어하는 셀프 리프레쉬 신호 SREF 등이 노멀 모드 DLL 제어부(10)로 입력된다.That is, as shown in FIG. 1, the conventional semiconductor memory device includes a normal mode DLL control unit 10 for controlling the operation of the DLL 14, and the DLL on / off signal DLL_ON generated by the setting of the EMRS. The / OFF and the self refresh signal SREF for controlling the self refresh mode are input to the normal mode DLL control unit 10.

이때, 노멀 모드 DLL 제어부(10)로 입력되는 신호들, 예를 들어, DLL 온/오프 신호 DLL_ON/OFF와 셀프 리프레쉬 신호 SREF 중 어느 하나가 인에이블되면, 노멀 모드 DLL 제어부(10)에서 출력되는 DLL 디스에이블 신호 DLL_ENB가 인에이블되고, 그에 따라 DLL(14)이 오프 상태로 된다.In this case, when one of the signals input to the normal mode DLL control unit 10, for example, the DLL on / off signal DLL_ON / OFF and the self refresh signal SREF is enabled, the normal mode DLL control unit 10 is output. The DLL disable signal DLL_ENB is enabled, thereby turning the DLL 14 off.

한편, 테스트 시간을 줄이기 위해 메모리 칩 내의 모든 뱅크를 활성화(active)시켜 동시에 리드 또는 라이트를 테스트하는 병렬 테스트 모드(Parallel Test Mode)시 tCK가 크므로, DLL(14)이 오프 상태로 되어도 무방하다.Meanwhile, the DLL 14 may be turned off because the tCK is large in the parallel test mode in which all banks in the memory chip are activated to test the read or write at the same time to reduce the test time. .

또한, 테스트 시간을 줄이고 소모 전류를 줄이기 위해 순차적으로 뱅크를 활성화시키고 뱅크 수만큼의 입/출력 패드에 데이터를 압축하여 리드 또는 라이트를 테스트하는 뱅크 압축 병렬 테스트 모드(Bank Compress Parallel Test Mode)시 반도체 메모리 장치가 짧은 tCK에서 동작하므로, DLL(14)이 온 상태를 유지해야 한 다.In addition, in the Bank Compress Parallel Test Mode, which tests the read or write by sequentially activating banks and compressing data into as many input and output pads as possible to reduce test time and reduce current consumption. Since the memory device operates at a short tCK, the DLL 14 must remain on.

하지만, 종래의 반도체 메모리 장치는 이러한 병렬 테스트 모드와 뱅크 압축 병렬 테스트 모드와 같은 테스트 모드시 테스트 모드 아이템(item)에 따라 DLL(14)의 온/오프를 제어할 수 없으므로, 테스트 모드시 불량이 발생할 수 있는 문제점이 있다.However, the conventional semiconductor memory device cannot control the on / off of the DLL 14 according to the test mode item in the test mode such as the parallel test mode and the bank compression parallel test mode, so that the failure in the test mode There is a problem that can occur.

즉, 병렬 테스트 모드시 DLL(14)이 온 상태를 유지하면, 메모리 칩에 소모하는 전류가 증가하여 메모리 칩 동작상의 마진 불량(margin fail)이 발생할 수 있는 문제점이 있다.That is, when the DLL 14 is kept in the parallel test mode, there is a problem that a margin fail in operation of the memory chip may occur due to an increase in current consumed by the memory chip.

또한, 뱅크 압축 병렬 테스트 모드시 DLL(14)이 오프 상태를 유지하면, 내부 클럭과 외부 클럭, 또는 데이터와 외부 클럭 간의 스큐(skew)가 발생할 수 있는 문제점이 있다.In addition, if the DLL 14 remains off in the bank compression parallel test mode, skew may occur between an internal clock and an external clock or data and an external clock.

따라서, 본 발명의 목적은 테스트 모드 아이템에 따라 DLL 온/오프를 적절히 제어하여 테스트 모드시 DLL에 의한 불량 발생을 줄이고자 함에 있다.Accordingly, an object of the present invention is to reduce the occurrence of defects caused by the DLL in the test mode by properly controlling the DLL on / off according to the test mode item.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 확장 모드 레지스터 셋의 셋팅 상태, 노멀 모드 상태, 및 테스트 모드 아이템에 따라 지연 고정 루프의 동작을 제어하는 지연 고정 루프 동작 제어 신호를 출력하는 지연 고정 루프 제어 회로; 및 상기 지연 고정 루프 동작 제어 신호의 상태에 따라 동작이 제어되며, 온 상태일 때 외부 클럭과 상기 외부 클럭을 레플리카 지연시킨 내부 클럭의 위상을 비교하여 상기 외부 클럭에 대한 지연 및 고정을 수행하는 지연 고정 루프;를 포함함을 특징으로 한다.The semiconductor memory device of the present invention for achieving the object as described above, the delay locked loop operation control signal for controlling the operation of the delay locked loop according to the setting state, the normal mode state, and the test mode item of the extended mode register set. A delay locked loop control circuit for outputting; And an operation controlled according to a state of the delay locked loop operation control signal, and performing a delay and fixing on the external clock by comparing a phase of an external clock and an internal clock replicating the external clock when in the on state. A fixed loop;

여기서, 상기 지연 고정 루프 제어 회로는 병렬 테스트 모드, 셀프 리프레쉬 모드, 또는 파워다운 모드시 상기 지연 고정 루프를 오프시키기 위해 상기 지연 고정 루프 동작 제어 신호를 인에이블시키고, 뱅크 압축 병렬 테스트 모드시 상기 지연 고정 루프를 온시키기 위해 상기 지연 고정 루프 동작 제어 신호를 디스에이블시킴이 바람직하다.Here, the delay locked loop control circuit enables the delay locked loop operation control signal to turn off the delay locked loop in the parallel test mode, the self refresh mode, or the power down mode, and the delay in the bank compression parallel test mode. It is desirable to disable the delay locked loop operation control signal to turn on the locked loop.

상기 지연 고정 루프 제어 회로는, 확장 모드 레지스터 셋의 셋팅 상태와 노멀 동작 모드 상태에 따라 상기 지연 고정 루프 동작 제어 신호의 상태를 결정하는 노멀 모드 지연 고정 루프 제어부; 및 병렬 테스트 모드 진입 여부와 뱅크 압축 병렬 테스트 모드 진입 여부에 따라 상기 지연 고정 루프 동작 제어 신호의 상태를 결정하는 테스트 모드 지연 고정 루프 제어부를 포함함이 바람직하다.The delay lock loop control circuit may include: a normal mode delay lock loop control unit configured to determine a state of the delay lock loop operation control signal according to a setting state of an extension mode register set and a normal operation mode state; And a test mode delay locked loop control unit configured to determine a state of the delay locked loop operation control signal according to whether to enter the parallel test mode and whether to enter the bank compression parallel test mode.

상기 지연 고정 루프 제어 회로에서, 상기 노멀 모드 지연 고정 루프 제어부는 상기 확장 모드 레지스터 셋의 셋팅에 의해 발생하는 지연 고정 루프 온/오프 신호와 셀프 리프레쉬 모드를 제어하는 셀프 리프레쉬 신호를 조합하여 지연 고정 루프 디스에이블 신호로 출력함이 바람직하다.In the delay lock loop control circuit, the normal mode delay lock loop control unit combines a delay lock loop on / off signal generated by the setting of the extended mode register set with a self refresh signal for controlling the self refresh mode. It is preferable to output as a disable signal.

또한, 상기 테스트 모드 지연 고정 루프 제어부는 병렬 테스트 모드 및 뱅크 압축 병렬 테스트 모드를 제어하는 테스트 신호와 상기 지연 고정 루프 디스에이블 신호를 조합하여 상기 지연 고정 루프 동작 제어 신호로 출력함이 바람직하다.The test mode delay locked loop controller may be configured to combine the test signal for controlling the parallel test mode and the bank compression parallel test mode and the delay lock loop disable signal to output the delay lock loop operation control signal.

상기 테스트 모드 지연 고정 루프 제어부는, 상기 지연 고정 루프 디스에이 블 신호와 상기 병렬 테스트 모드 및 뱅크 압축 병렬 테스트 모드의 진입과 탈출을 제어하는 신호인 제 1 테스트 신호를 조합하여 조합 신호로 출력하는 제 1 조합부; 및 상기 조합 신호와 상기 병렬 테스트 모드의 진입과 탈출을 제어하는 제 2 테스트 신호를 조합하여 상기 지연 고정 루프 동작 제어 신호로 출력하는 제 2 조합부;를 포함함이 바람직하다.The test mode delay locked loop control unit is configured to combine the delay locked loop disable signal and a first test signal that is a signal for controlling the entry and exit of the parallel test mode and the bank compression parallel test mode, and output the combined signal as a combination signal. 1 combination; And a second combiner configured to combine the combined signal and a second test signal for controlling entry and exit of the parallel test mode, and output the combined combinational signal as the delay locked loop operation control signal.

상기 테스트 모드 지연 고정 루프 제어부에서, 상기 제 1 조합부는 상기 지연 고정 루프 디스에이블 신호와 상기 제 1 테스트 신호 중 어느 하나가 인에이블될 때 상기 조합 신호를 인에이블시킴이 바람직하다.In the test mode delay locked loop control unit, the first combination unit may enable the combination signal when any one of the delay lock loop disable signal and the first test signal is enabled.

또한, 상기 제 2 조합부는 상기 조합 신호와 상기 제 2 테스트 신호가 서로 다른 논리 레벨일 때 상기 지연 고정 루프 동작 제어 신호를 인에이블시킴이 바람직하다.The second combination unit may enable the delay locked loop operation control signal when the combination signal and the second test signal have different logic levels.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 반도체 메모리 장치는 EMRS 셋팅 상태, 노멀 모드 상태, 및 테스트 모드 상태에 따라 DLL의 동작을 제어하며, 특히, 병렬 테스트 모드시 DLL이 오프 상태로 되고 뱅크 압축 병렬 테스트 모드시 DLL이 온 상태로 되도록 제어한다.The semiconductor memory device of the present invention controls the operation of the DLL according to the EMRS setting state, the normal mode state, and the test mode state. In particular, the DLL is turned off in the parallel test mode and the DLL is turned on in the bank compression parallel test mode. To be controlled.

구체적으로, 본 발명의 반도체 메모리 장치는 도 2에 도시된 바와 같이, DLL 동작을 제어하는 DLL 제어 회로(20)와 DLL(24)을 포함한다.Specifically, as shown in FIG. 2, the semiconductor memory device of the present invention includes a DLL control circuit 20 and a DLL 24 for controlling a DLL operation.

DLL 제어 회로(20)는 EMRS 셋팅 상태, 노멀 모드에서 메모리 동작 상태, 및 테스트 모드에서 메모리 동작 상태에 따라 DLL(24)의 동작을 제어하기 위한 DLL 동 작 제어 신호 DISDLL를 생성하며, 일 예로, 도 2와 같이, 노멀 모드 DLL 제어부(21)와 테스트 모드 DLL 제어부(22)로 구성될 수 있다.The DLL control circuit 20 generates a DLL operation control signal DISDLL for controlling the operation of the DLL 24 according to the EMRS setting state, the memory operation state in the normal mode, and the memory operation state in the test mode. As shown in FIG. 2, the normal mode DLL control unit 21 and the test mode DLL control unit 22 may be configured.

노멀 모드 DLL 제어부(21)는 EMRS의 셋팅과 노멀 모드의 상태에 따라 DLL 동작을 제어하기 위한 DLL 디스에이블 신호 DLL_ENB를 생성한다. 이때, 노멀 모드는 테스트 모드를 제외한 메모리 동작을 모두 포함하며, 특히, DLL(24)이 오프될 필요가 있는 셀프 리프레쉬 모드와 파워다운 모드 등을 지칭한다.The normal mode DLL control unit 21 generates a DLL disable signal DLL_ENB for controlling the DLL operation according to the setting of the EMRS and the state of the normal mode. In this case, the normal mode includes all memory operations except the test mode. In particular, the normal mode refers to a self refresh mode and a power down mode in which the DLL 24 needs to be turned off.

예를 들어, 노멀 모드 DLL 제어부(21)가 EMRS의 셋팅 상태와 셀프 리프레쉬 모드 여부에만 따라 DLL(24)을 제어한다고 가정할 경우, 노멀 모드 DLL 제어부(21)는 EMRS 셋팅에 의해 발생하는 DLL 온/오프 신호 DLL_ON/OFF와 셀프 리프레쉬 모드 진입과 탈출을 제어하는 셀프 리프레쉬 신호 SREF를 조합하여 DLL 디스에이블 신호 DLL_ENB로 출력한다. 여기서, DLL 온/오프 신호 DLL_ON/OFF는 EMRS에서 DLL이 오프되도록 셋팅될 때 인에이블되는 신호이고, 셀프 리프레쉬 신호 SREF는 셀프 리프레쉬 모드 진입시 인에이블되고 탈출시 디스에이블되는 신호이다.For example, assuming that the normal mode DLL control unit 21 controls the DLL 24 only according to the setting state of the EMRS and the self refresh mode, the normal mode DLL control unit 21 turns on the DLL generated by the EMRS setting. Combination of the on / off signal DLL_ON / OFF and the self refresh signal SREF that controls the entry and exit of the self refresh mode is output as the DLL disable signal DLL_ENB. Here, the DLL on / off signal DLL_ON / OFF is a signal that is enabled when the DLL is set to OFF in the EMRS, and the self refresh signal SREF is enabled when entering the self refresh mode and disabled when exiting.

상기와 같이 DLL 온/오프 신호 DLL_ON/OFF와 셀프 리프레쉬 신호 SREF를 입력받는 노멀 모드 DLL 제어부(21)는 DLL 온/오프 신호 DLL_ON/OFF와 셀프 리프레쉬 신호 SREF 중 어느 하나가 인에이블되면, DLL 온/오프 신호 DLL_ON/OFF와 셀프 리프레쉬 신호 SREF의 조합에 따라 DLL(24)을 오프시키기 위해 DLL 디스에이블 신호 DLL_ENB를 인에이블시킨다.As described above, when the normal mode DLL control unit 21 which receives the DLL on / off signal DLL_ON / OFF and the self refresh signal SREF is enabled, any one of the DLL on / off signal DLL_ON / OFF and the self refresh signal SREF is enabled. The DLL disable signal DLL_ENB is enabled to turn off the DLL 24 according to the combination of the on / off signal DLL_ON / OFF and the self refresh signal SREF.

테스트 모드 DLL 제어부(22)는 DLL 디스에이블 신호 DLL_ENB의 상태와 테스트 모드 아이템에 따라 DLL 동작을 제어하기 위한 DLL 동작 제어 신호 DISDLL를 생 성한다. 이때, 테스트 모드 아이템은 병렬 테스트 모드와 뱅크 압축 병렬 테스트 모드 등을 의미한다.The test mode DLL control unit 22 generates a DLL operation control signal DISDLL for controlling the DLL operation according to the state of the DLL disable signal DLL_ENB and the test mode item. In this case, the test mode item means a parallel test mode and a bank compression parallel test mode.

구체적으로, 테스트 모드 DLL 제어부(22)는 DLL 디스에이블 신호 DLL_ENB, 병렬 테스트 모드 및 뱅크 압축 병렬 테스트 모드의 진입/탈출을 제어하는 테스트 신호 TPARA, 및 테스트 신호 TPARA가 인에이블 상태일 때 병렬 테스트 모드의 진입/탈출을 제어하는 테스트 신호 TIOCOMP를 조합하여 DLL 동작 제어 신호 DISDLL로 출력한다. 여기서, 테스트 신호 TPARA는 병렬 테스트 모드 또는 뱅크 압축 병렬 테스트 모드 진입시 인에이블되고 탈출시 디스에이블되는 신호이고, 테스트 신호 TIOCOMP는 테스트 신호 TPARA가 인에이블인 상태에서 뱅크 압축 병렬 테스트 모드시 인에이블되는 신호이다.Specifically, the test mode DLL control unit 22 includes a test signal TPARA for controlling entry / exit of the DLL disable signal DLL_ENB, the parallel test mode, and the bank compression parallel test mode, and the parallel test mode when the test signal TPARA is enabled. Combining the test signal TIOCOMP to control the entry / exit of the device and outputs it to the DLL operation control signal DISDLL. Here, the test signal TPARA is a signal that is enabled when entering the parallel test mode or bank compression parallel test mode and is disabled when escaping, and the test signal TIOCOMP is a signal that is enabled during the bank compression parallel test mode with the test signal TPARA enabled. to be.

그리고, DLL 디스에이블 신호 DLL_ENB, 테스트 신호 TPARA, 및 테스트 신호 TIOCOMP를 조합하여 DLL 동작 제어 신호 DISDLL로 출력하는 테스트 모드 DLL 제어부(22)는 일 예로, 도 3과 같이 구성될 수 있다.The test mode DLL control unit 22 outputting the DLL disable signal DLL_ENB, the test signal TPARA, and the test signal TIOCOMP to the DLL operation control signal DISDLL may be configured as shown in FIG. 3.

도 3을 참조하면, 테스트 모드 DLL 제어부(22)는 DLL 디스에이블 신호 DLL_ENB와 테스트 신호 TPARA를 조합하는 조합부(30)와, 조합부(30)의 출력 신호 NT_COMB와 테스트 신호 TIOCOMP를 조합하여 DLL 동작 제어 신호 DISDLL로 출력하는 조합부(32)로 구성될 수 있다.Referring to FIG. 3, the test mode DLL control unit 22 combines the DLL disable signal DLL_ENB and the test signal TPARA by combining the combination unit 30, the output signal NT_COMB of the combination unit 30, and the test signal TIOCOMP. The combination unit 32 may be configured to output the operation control signal DISDLL.

조합부(30)는 DLL 디스에이블 신호 DLL_ENB와 테스트 신호 TPARA를 조합하여 DLL 디스에이블 신호 DLL_ENB와 테스트 신호 TPARA 중 최소한 하나가 인에이블될 때 조합 신호 NT_COMB를 인에이블시킨다.The combining unit 30 combines the DLL disable signal DLL_ENB and the test signal TPARA to enable the combined signal NT_COMB when at least one of the DLL disable signal DLL_ENB and the test signal TPARA is enabled.

이와 같이 동작하는 조합부(30)는 일 예로, DLL 디스에이블 신호 DLL_ENB와 테스트 신호 TPARA를 노아 조합하는 노아 게이트(NOR)와, 노아 게이트(NOR)에서 출력된 신호를 반전하여 조합 신호 NT_COMB로 출력하는 인버터(INV1)로 구성될 수 있다.The combining unit 30 operating as described above is, for example, a NOR gate NOR for quinoaly combining the DLL disable signal DLL_ENB and the test signal TPARA, and a signal output from the NOR gate NOR is inverted and output as the combined signal NT_COMB. It may be configured as an inverter (INV1).

조합부(32)는 조합 신호 NT_COMB와 테스트 신호 TIOCOMP를 조합하여 조합 신호 NT_COMB와 테스트 신호 TIOCOMP가 서로 다른 논리 레벨일 때 DLL 동작 제어 신호 DISDLL를 인에이블시킨다.The combining unit 32 combines the combined signal NT_COMB and the test signal TIOCOMP to enable the DLL operation control signal DISDLL when the combined signal NT_COMB and the test signal TIOCOMP are at different logic levels.

상기 조합부(32)는 일 예로, 조합 신호 NT_COMB와 테스트 신호 TIOCOMP 익스클루시브(exclusive) 노아 조합하는 익스클루시브 노아 게이트(XNOR)와, 익스클루시브 노아 게이트(XNOR)에서 출력된 신호를 반전하여 DLL 동작 제어 신호 DISDLL로 출력하는 인버터(IV2)로 구성될 수 있다.For example, the combination unit 32 inverts the signal output from the Exclusive Noah Gate (XNOR) and the Exclusive Noah Gate (XNOR) that combine the combination signal NT_COMB and the test signal TIOCOMP Exclusive Noah. The inverter IV2 may be configured to output the DLL operation control signal DISDLL.

한편, DLL(24)은 DLL 동작 제어 신호 DISDLL의 상태에 따라 온/오프가 제어되며, 온 상태일 때 외부 클럭 CLK과 외부 클럭 CLK을 레플리카(replica) 지연시킨 내부 클럭의 위상을 비교하여 외부 클럭 CLK에 대한 지연 및 고정을 수행함으로써 DLL 클럭 CLK_DLL을 출력한다.On the other hand, the DLL 24 is controlled on / off in accordance with the state of the DLL operation control signal DISDLL, the external clock by comparing the phase of the internal clock replicating the external clock CLK and the external clock CLK when in the ON state The DLL clock CLK_DLL is output by performing delay and fixing on the CLK.

이와 같은 구성을 갖는 본 발명의 반도체 메모리 장치의 DLL(24) 제어 동작을 상세히 살펴보면 아래와 같다.Looking at the control operation of the DLL 24 of the semiconductor memory device of the present invention having such a configuration in detail as follows.

우선, EMRS에서 DLL이 오프로 셋팅되거나 셀프 리프레쉬 모드로 진입한 경우, DLL 온/오프 신호 DLL_ON/OFF 또는 셀프 리프레쉬 신호 SREF가 인에이블되어 노멀 모드 DLL 제어부(21)에 의해 DLL 디스에이블 신호 DLL_ENB가 인에이블된다.First, when the DLL is set to OFF in the EMRS or enters the self refresh mode, the DLL on / off signal DLL_ON / OFF or the self refresh signal SREF is enabled so that the DLL disable signal DLL_ENB is generated by the normal mode DLL control unit 21. Is enabled.

그리고, DLL 디스에이블 신호 DLL_ENB가 인에이블됨에 따라 테스트 모드 DLL 제어부(22)에 의해 DLL 동작 제어 신호 DISDLL가 인에이블되어 DLL(24)이 오프된다.As the DLL disable signal DLL_ENB is enabled, the DLL operation control signal DISDLL is enabled by the test mode DLL control unit 22 so that the DLL 24 is turned off.

즉, 신호가 하이 레벨 상태일 때 인에이블된다고 가정하면, DLL 디스에이블 신호 DLL_ENB가 하이 레벨이고, 테스트 신호 TPARA와 테스트 신호 TIOCOMP가 로우 레벨이므로, 테스트 모드 DLL 제어부(22)를 통한 세 신호 DLL_ENB, TPARA, 및 TIOCOMP의 조합에 의해 DLL 동작 제어 신호 DISDLL가 하이 레벨로 된다.That is, assuming that the signal is enabled when the signal is in the high level state, since the DLL disable signal DLL_ENB is high level and the test signal TPARA and the test signal TIOCOMP are low level, the three signal DLL_ENB through the test mode DLL control unit 22, The combination of TPARA and TIOCOMP brings the DLL operation control signal DISDLL to a high level.

다음, 병렬 테스트 모드시 테스트 신호 TPARA가 인에이블되고 테스트 신호 TIOCOMP는 디스에이블되므로, DLL 디스에이블 신호 DLL_ENB의 상태에 상관없이 DLL 동작 제어 신호 DISDLL는 인에이블된다.Next, since the test signal TPARA is enabled and the test signal TIOCOMP is disabled in the parallel test mode, the DLL operation control signal DISDLL is enabled regardless of the state of the DLL disable signal DLL_ENB.

이 경우, DLL(24)이 오프되므로, DLL(24)에서 소모하는 전류가 줄어들어 메모리 칩 전체에서 소모하는 전류가 줄어들 수 있다. 따라서, 병렬 테스트 테스트 모드시 마진 불량 발생이 줄어들 수 있는 효과가 있다.In this case, since the DLL 24 is turned off, the current consumed by the DLL 24 may be reduced to reduce the current consumed by the entire memory chip. Therefore, there is an effect that the margin failure can be reduced in the parallel test test mode.

다음, 뱅크 압축 병렬 테스트 모드시 테스트 신호 TPARA와 테스트 신호 TIOCOMP가 모두 인에이블되므로, DLL 디스에이블 신호 DLL_ENB의 상태에 상관없이 DLL 동작 제어 신호 DISDLL는 디스에이블된다.Next, since both the test signal TPARA and the test signal TIOCOMP are enabled in the bank compression parallel test mode, the DLL operation control signal DISDLL is disabled regardless of the state of the DLL disable signal DLL_ENB.

그리고, DLL 동작 제어 신호 DISDLL가 디스에이블됨에 따라 DLL(24)은 온 상태로 되므로, 짧은 tCK에서 메모리 테스트 동작이 가능하다. 즉, 뱅크 압축 병렬 테스트 모드시 DLL(24)이 온 상태로 되므로, 데이터와 외부 클럭, 또는 내부 클럭과 외부 클럭 간의 스큐 없이 정상적인 테스트 수행이 가능할 수 있는 효과가 있 다.In addition, since the DLL 24 is turned on as the DLL operation control signal DISDLL is disabled, the memory test operation is possible in a short tCK. That is, since the DLL 24 is turned on in the bank compression parallel test mode, the normal test can be performed without skew between the data and the external clock or the internal and external clocks.

이와 같이, 본 발명은 병렬 테스트 모드시 DLL을 오프시켜 소모 전류를 줄임으로써, 메모리 테스트 동작에서의 마진 불량을 줄일 수 있는 효과가 있다.As described above, the present invention has the effect of reducing the margin failure in the memory test operation by reducing the power consumption by turning off the DLL in the parallel test mode.

또한, 본 발명은 뱅크 압축 병렬 테스트 모드시 DLL을 온시켜 짧은 tCK 동작이 가능하도록 함으로써, 데이터 오류 없이 정상적으로 테스트할 수 있는 효과가 있다.In addition, the present invention has the effect that can be tested normally without data error by enabling the short tCK operation by turning on the DLL in the bank compression parallel test mode.

아울러, 본 발명은 MRS 셋팅, 노멀 모드, 및 테스트 모드 등 다양한 메모리 동작 상황에 따라 DLL 동작을 제어할 수 있는 효과가 있다.In addition, the present invention has the effect of controlling the DLL operation in accordance with various memory operating conditions, such as MRS settings, normal mode, and test mode.

본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.While the invention has been shown and described with reference to specific embodiments, the invention is not limited thereto, and the invention is not limited to the scope of the invention as defined by the following claims. Those skilled in the art will readily appreciate that modifications and variations can be made.

Claims (11)

확장 모드 레지스터 셋의 셋팅 상태, 노멀 모드 상태, 및 테스트 모드 아이템에 따라 지연 고정 루프의 동작을 제어하는 지연 고정 루프 동작 제어 신호를 출력하는 지연 고정 루프 제어 회로; 및A delay locked loop control circuit for outputting a delay locked loop operation control signal for controlling the operation of the delay locked loop according to the setting state of the extended mode register set, the normal mode state, and the test mode item; And 상기 지연 고정 루프 동작 제어 신호의 상태에 따라 동작이 제어되며, 온 상태일 때 외부 클럭과 상기 외부 클럭을 레플리카 지연시킨 내부 클럭의 위상을 비교하여 상기 외부 클럭에 대한 지연 및 고정을 수행하는 지연 고정 루프;를 포함함을 특징으로 하는 반도체 메모리 장치.The operation is controlled according to the state of the delay lock loop operation control signal, and when in the on state, the delay lock is performed to compare the phase of the external clock and the internal clock to which the external clock is delayed to perform delay and fixation on the external clock. And a loop. 제 1 항에 있어서,The method of claim 1, 상기 지연 고정 루프 제어 회로는 병렬 테스트 모드시 상기 지연 고정 루프를 오프시키기 위해 상기 지연 고정 루프 동작 제어 신호를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.And the delay lock loop control circuit enables the delay lock loop operation control signal to turn off the delay lock loop in a parallel test mode. 제 1 항에 있어서,The method of claim 1, 상기 지연 고정 루프 제어 회로는 뱅크 압축 병렬 테스트 모드시 상기 지연 고정 루프를 온시키기 위해 상기 지연 고정 루프 동작 제어 신호를 디스에이블시킴을 특징으로 하는 반도체 메모리 장치.And the delay lock loop control circuit disables the delay lock loop operation control signal to turn on the delay lock loop in a bank compression parallel test mode. 제 1 항에 있어서,The method of claim 1, 상기 지연 고정 루프 제어 회로는 셀프 리프레쉬 모드시 상기 지연 고정 루프를 오프시키기 위해 상기 지연 고정 루프 동작 제어 신호를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.And the delay lock loop control circuit enables the delay lock loop operation control signal to turn off the delay lock loop in the self refresh mode. 제 1 항에 있어서,The method of claim 1, 상기 지연 고정 루프 제어 회로는 파워다운 모드시 상기 지연 고정 루프를 오프시키기 위해 상기 지연 고정 루프 동작 제어 신호를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.And the delay lock loop control circuit enables the delay lock loop operation control signal to turn off the delay lock loop in a power down mode. 제 1 항에 있어서,The method of claim 1, 상기 지연 고정 루프 제어 회로는,The delay locked loop control circuit, 확장 모드 레지스터 셋의 셋팅 상태와 노멀 동작 모드 상태에 따라 상기 지연 고정 루프 동작 제어 신호의 상태를 결정하는 노멀 모드 지연 고정 루프 제어부; 및A normal mode delay locked loop control unit configured to determine a state of the delay locked loop operation control signal according to a setting state of an extension mode register set and a normal operation mode state; And 병렬 테스트 모드 진입 여부와 뱅크 압축 병렬 테스트 모드 진입 여부에 따라 상기 지연 고정 루프 동작 제어 신호의 상태를 결정하는 테스트 모드 지연 고정 루프 제어부를 포함함을 특징으로 하는 반도체 메모리 장치.And a test mode delay locked loop control unit configured to determine a state of the delay locked loop operation control signal according to whether to enter a parallel test mode and to enter a bank compression parallel test mode. 제 6 항에 있어서,The method of claim 6, 상기 노멀 모드 지연 고정 루프 제어부는 상기 확장 모드 레지스터 셋의 셋팅에 의해 발생하는 지연 고정 루프 온/오프 신호와 셀프 리프레쉬 모드를 제어하는 셀프 리프레쉬 신호를 조합하여 지연 고정 루프 디스에이블 신호로 출력함을 특징으로 하는 반도체 메모리 장치.The normal mode delay locked loop control unit outputs a delay locked loop disable signal by combining a delay locked loop on / off signal generated by setting the extended mode register set and a self refresh signal for controlling the self refresh mode. A semiconductor memory device. 제 6 항에 있어서,The method of claim 6, 상기 테스트 모드 지연 고정 루프 제어부는 병렬 테스트 모드 및 뱅크 압축 병렬 테스트 모드를 제어하는 테스트 신호와 상기 지연 고정 루프 디스에이블 신호를 조합하여 상기 지연 고정 루프 동작 제어 신호로 출력함을 특징으로 하는 반도체 메모리 장치.The test mode delay locked loop controller is configured to combine a test signal for controlling a parallel test mode and a bank compression parallel test mode and the delay lock loop disable signal to output the delay lock loop operation control signal. . 제 8 항에 있어서,The method of claim 8, 상기 테스트 모드 지연 고정 루프 제어부는,The test mode delay locked loop control unit, 상기 지연 고정 루프 디스에이블 신호와 상기 병렬 테스트 모드 및 뱅크 압축 병렬 테스트 모드의 진입과 탈출을 제어하는 신호인 제 1 테스트 신호를 조합하여 조합 신호로 출력하는 제 1 조합부; 및A first combining unit combining the delay locked loop disable signal and a first test signal that is a signal for controlling the entry and exit of the parallel test mode and the bank compression parallel test mode, and output a combined signal; And 상기 조합 신호와 상기 병렬 테스트 모드의 진입과 탈출을 제어하는 제 2 테스트 신호를 조합하여 상기 지연 고정 루프 동작 제어 신호로 출력하는 제 2 조합부;를 포함함을 특징으로 하는 반도체 메모리 장치.And a second combining unit combining the combined signal and a second test signal for controlling entry and exit of the parallel test mode, and outputting the combined signal as the delay locked loop operation control signal. 제 9 항에 있어서,The method of claim 9, 상기 제 1 조합부는 상기 지연 고정 루프 디스에이블 신호와 상기 제 1 테스트 신호 중 어느 하나가 인에이블될 때 상기 조합 신호를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.And the first combination unit enables the combination signal when any one of the delay locked loop disable signal and the first test signal is enabled. 제 9 항에 있어서,The method of claim 9, 상기 제 2 조합부는 상기 조합 신호와 상기 제 2 테스트 신호가 서로 다른 논리 레벨일 때 상기 지연 고정 루프 동작 제어 신호를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.And the second combination unit enables the delay locked loop operation control signal when the combination signal and the second test signal have different logic levels.
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