KR20080073151A - Method for forming multi metal line of semiconductor device - Google Patents
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Abstract
Description
도 1은 종래 콘택홀 내부에서 발생하는 다층 금속 배선 형성 공정에서의 매립불량을 설명하기 위하여 도시한 사진.FIG. 1 is a photograph for explaining a buried defect in a multilayer metal wiring forming process occurring in a conventional contact hole. FIG.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 다층 금속 배선 형성 방법을 설명하기 위하여 도시한 공정별 단면도.2A through 2E are cross-sectional views illustrating processes for forming a multilayer metal wiring according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
200 : 반도체 기판 202 : 하부 금속 배선200: semiconductor substrate 202: lower metal wiring
204 : 제1산화막 206 : 제2산화막204: first oxide film 206: second oxide film
208 : 제3산화막 210 : 제1베리어막208: third oxide film 210: first barrier film
212 : 제2베리어막 214 : 상부 배선 금속막212: second barrier film 214: upper wiring metal film
H : 콘택홀H: contact hole
본 발명은 반도체 소자의 다층 금속 배선 형성 방법에 관한 것으로서, 보다 상세하게는, 반도체 소자의 매립 불량 없이 금속 콘택을 포함한 상부 배선 금속막 을 형성하여 반도체 소자의 전기적 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 다층 금속 배선 형성 방법에 관한 것이다. The present invention relates to a method for forming a multi-layered metal wiring of a semiconductor device, and more particularly, a semiconductor capable of improving the electrical reliability and yield of a semiconductor device by forming an upper wiring metal film including a metal contact without a defective filling of the semiconductor device. A method of forming a multilayer metal wiring of an element.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 소자도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 소자는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하기 위하여 반도체 소자는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices have also been rapidly developed. In terms of its function, the semiconductor element is required to operate at a high speed and to have a large storage capacity. In order to meet these demands, semiconductor devices have been developed to improve the degree of integration, reliability and response speed.
이와 같이, 반도체 소자의 집적도를 높이기 위하여 금속 배선의 경우도 다층 구조로 발전하고 있으며, 상기 다층 구조는 하부 금속 배선과 이와 전기적으로 콘택하는 상부 금속 배선을 형성하기 위하여 콘택홀 및 그 내부에 금속 물질이 매립된 금속 콘택이 형성되어 있는 구조이다. As described above, in order to increase the degree of integration of semiconductor devices, metal wires are also developed in a multilayer structure, and the multilayer structure is formed of a contact hole and a metal material therein to form a lower metal wire and an upper metal wire electrically contacted therewith. This buried metal contact is formed.
한편, 종래 상하부의 금속 배선을 연결하기 위한 콘택홀 및 그 내부에 형성되는 금속 콘택을 포함한 상부 배선 금속막의 형성방법은, 우선, 하부의 금속 배선을 형성한 후, 상부와의 전기적인 절연을 위하여 하부 금속 배선 상에 순차적으로 적어도 하나 이상의, 자세하게, 제1 내지 제3산화막으로 이루어진 3층의 층간절연막을 형성한다. 이때, 상기 제1 내지 제3산화막은 모두 SiO2를 기본구성으로 하는 절연막으로서, 제1산화막은 PECVD 공정으로 형성된 PETEOS 산화막이고, 제 2산화막은 평탄화를 위하여 SOG(Spin-On-Glass) 공정으로 형성된다.Meanwhile, the method of forming the upper wiring metal film including a contact hole for connecting the upper and lower metal wires and a metal contact formed therein, first, after forming the lower metal wires, for electrical insulation with the upper parts, Three layers of interlayer insulating films formed of at least one or more first to third oxide films are sequentially formed on the lower metal wirings. In this case, all of the first to third oxide film is an insulating film based on SiO 2 , the first oxide film is a PETEOS oxide film formed by a PECVD process, and the second oxide film is a spin-on-glass process (SOG) for planarization. Is formed.
그런 다음, 상기 최상부 제3산화막 상에 금속 콘택이 형성될 영역을 노출시 키는 마스크패턴을 형성하고, 식각공정을 진행하여 상부와 하부의 금속 배선을 연결하는 콘택홀이 형성된다. Then, a mask pattern for exposing a region where the metal contact is to be formed is formed on the uppermost third oxide layer, and an etching process is performed to form a contact hole connecting the upper and lower metal wires.
여기서, 상기 콘택홀은 일반적으로 콘택 슬로프(Slope)가 식각시 과도 식각 등으로 인하여 식각면의 상부보다 하부가 식각이 많이 일어나 음의 경사를 보이는 네거티브 슬로프(Negative Slope)의 형태로 형성된다. 또한, 식각공정에서 발생하는 콘택 내 잔존물을 제거하기 위해 세정(Cleaning) 공정을 진행하는데, 이때, 습식 에천트에 대한 식각 속도가 PECVD에 의해 형성된 절연막들보다 SOG에 의해 형성된 제2산화막 더 크기 때문에 SOG로 형성된 절연막 영역에서 보윙(Bowing)도 발생하게 된다. Here, the contact hole is generally formed in the form of a negative slope (negative slope) showing a negative slope due to the excessive etching of the lower portion than the upper portion of the etching surface due to excessive etching during etching. In addition, a cleaning process is performed to remove the residues in the contacts generated during the etching process, since the etching rate for the wet etchant is larger than the second oxide film formed by SOG than the insulating films formed by PECVD. Bowing is also generated in the insulating film region formed of SOG.
이후, 상기 형성된 콘택홀의 내벽에 베리어막을 형성하고 상기 콘택홀을 매립하는 금속 콘택을 포함하는 상부 배선 금속막을 형성한다. 이때, 상기 베리어막은 네거티브 슬로프의 콘택 구조에 대해 Ti막/TiN막의 적층구조를 가지도록 PVD 방식으로 증착하고, 금속 콘택을 포함한 상부 배선 금속막은 상기 콘택홀의 내부가 매립되도록 WF6를 반응 가스로 사용하는 일반적으로 텅스텐(W)을 사용한 CVD 방법으로 형성한다.Thereafter, a barrier film is formed on an inner wall of the formed contact hole, and an upper wiring metal film including a metal contact filling the contact hole is formed. In this case, the barrier film is deposited in a PVD manner to have a stacked structure of Ti film / TiN film with respect to the contact structure of the negative slope, and the upper wiring metal film including the metal contact uses WF 6 as a reaction gas to fill the inside of the contact hole. In general, it is formed by a CVD method using tungsten (W).
그러나, 종래 네거티브 슬로프의 구조를 가지는 콘택홀의 측벽에 대해 PVD 방식으로 Ti막/TiN막으로 이루어진 베리어막을 증착하면 콘택홀의 측벽에는 베리어막이 안정적으로 도포되지 못하기 때문에 후속 CVD 공정으로 진행되는 텅스텐으로 이루어진 금속 콘택을 포함한 상부 배선 금속막을 형성시 콘택홀 내에 금속 콘택 매립 불량이 발생하게 된다.However, when a barrier film made of a Ti film / TiN film is deposited on a sidewall of a contact hole having a negative slope structure according to the related art, since the barrier film is not stably applied to the sidewall of the contact hole, the tungsten proceeds in a subsequent CVD process. When the upper wiring metal layer including the metal contact is formed, a defective filling of the metal contact occurs in the contact hole.
도 1은 종래 콘택홀 내부에서 발생하는 다층 금속 배선 형성 공정에서의 매립불량을 설명하기 위하여 도시한 사진이다.FIG. 1 is a photograph illustrating a buried defect in a multilayer metal wiring forming process occurring in a conventional contact hole.
도시된 바와 같이, 상하부 금속 배선을 연결하기 위하여 형성된 콘택홀의 측벽에 베리어막이 안정하게 도포되지 않아 후속 CVD 공정으로 진행되는 텅스텐으로 이루어진 금속 콘택을 포함한 상부 배선 금속막의 형성시 콘택홀 내에 금속 콘택 매립 불량이 발생한다.As shown, a poor buried metal contact is formed in the contact hole when the upper wiring metal film is formed, including a metal contact made of tungsten, which is not stably applied to the sidewall of the contact hole formed to connect the upper and lower metal wires, and proceeds to a subsequent CVD process. This happens.
여기서, 상기 금속 콘택 매립 불량 문제는 CVD 방법으로 금속 콘택을 포함한 상부 배선 금속막의 형성할 때 콘택홀의 측벽에 노출되어 있는 SOG 방식으로 형성된 제2산화막에서 심하게 생성되는 아웃 개싱(Out gassing)에 의해 발생한다.Here, the problem of poor filling of the metal contact is caused by out gassing that is severely generated in the second oxide film formed in the SOG method exposed to the sidewall of the contact hole when the upper wiring metal film including the metal contact is formed by CVD. do.
한편, 전술한 문제는 베리어막을 PVD 방식이 아닌 스텝카버리지(Stepcoverage)가 우수한 CVD 방식으로 증착하여 콘택홀의 측벽에 충분한 두께의 베리어막을 형성하고, 그 상부에 콘택홀을 매립하도록 금속 콘택을 포함한 상부 배선 금속막을 형성함으로써 해결할 수 있다.On the other hand, the above-mentioned problem is that the barrier film is deposited by a CVD method having excellent step coverage rather than the PVD method to form a barrier film having a sufficient thickness on the sidewall of the contact hole, and the upper part including the metal contact to fill the contact hole thereon. This can be solved by forming a wiring metal film.
그러나, 현재 사용되는 일반적인 CVD 방식의 베리어막 형성 공정은 그 증착온도가 고온이기 때문에 하부의 금속이 알루미늄(Al)인 경우에는 베리어막 형성 공정시 변형이 일어날 수 있어서 금속 배선의 특성을 열화시키게 된다. 또한, 고온의 CVD 공정에서의 문제를 극복하기 위하여 저온에서 베리어막을 증착하게 되면, TiN막과 같은 베리어막 내에 많은 불순물들이 포함되기 때문에 금속 저항이 높아지고 콘택 저항을 증가시키는 문제를 야기시킨다. 즉, 베리어막으로 TiN막을 적용하면 텅스텐 매립 불량 가능성이 높아지고, 저온 CVD 공정을 사용하여 형성한 베리어막을 적용하면 콘택 저항이 증가하여 금속 배선의 신뢰성이 나빠진다. However, in the current CVD barrier film forming process, since the deposition temperature is high, deformation of the barrier film forming process may occur when the lower metal is aluminum (Al), thereby deteriorating the characteristics of the metal wiring. . In addition, when the barrier film is deposited at a low temperature to overcome the problem in the high temperature CVD process, since a large amount of impurities are contained in the barrier film such as the TiN film, the metal resistance is increased and the contact resistance is increased. In other words, if the TiN film is used as the barrier film, the possibility of defective tungsten embedding increases, and when the barrier film formed by using the low temperature CVD process is applied, the contact resistance increases and the reliability of the metal wiring becomes poor.
본 발명은 반도체 소자의 매립 불량 없이 금속 콘택을 포함한 상부 배선 금속막을 형성하여 반도체 소자의 전기적 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 다층 금속 배선 형성 방법을 제공한다. The present invention provides a method for forming a multilayer metal wiring of a semiconductor device capable of improving the electrical reliability and yield of a semiconductor device by forming an upper wiring metal film including a metal contact without a defective filling of the semiconductor device.
일 실시예에 있어서, 반도체 소자의 다층 금속 배선 형성 방법은, 하부 금속 배선이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 하부 금속 배선을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 표면 및 층간절연막 상에 제1베리어막을 형성하는 단계; 상기 제1베리어막을 블랭킷 식각하여 상기 콘택홀 측벽에만 상기 제1베리어막을 잔류시키는 단계; 상기 제1베리어막을 포함한 콘택홀의 표면 및 층간절연막 상에 제2베리어막을 형성하는 단계; 및 상기 콘택홀이 매립되도록 제2베리어막 상에 상부 배선 금속막을 형성하는 단계를 포함하는 것을 특징으로 한다. In one embodiment, a method of forming a multi-layer metal wiring of a semiconductor device comprises: forming an interlayer insulating film on a semiconductor substrate on which lower metal wiring is formed; Etching the interlayer insulating layer to form a contact hole exposing the lower metal wire; Forming a first barrier film on the contact hole surface and the interlayer insulating film; Blanket etching the first barrier layer to leave the first barrier layer only on the sidewalls of the contact holes; Forming a second barrier film on the surface of the contact hole including the first barrier film and on the interlayer insulating film; And forming an upper wiring metal layer on the second barrier layer to fill the contact hole.
상기 층간절연막은 적어도 1층 이상의 산화막으로 형성하는 것을 특징으로 한다.The interlayer insulating film is formed of at least one oxide film.
상기 산화막들은 PECVD 방법으로 형성된 산화막과 SOG(Spin-On-Glass) 방법으로 형성된 산화막의 적층 형태로 형성되는 것을 특징으로 한다.The oxide films may be formed in a stacked form of an oxide film formed by a PECVD method and an oxide film formed by a spin-on-glass method.
상기 제1베리어막은 TiN막으로 형성하는 것을 특징으로 한다.The first barrier film is formed of a TiN film.
상기 제1베리어막은 100 ∼ 400℃의 온도와 TiCl4와 NH3를 화학 반응 가스를 사용한 CVD 방법, 원자층 증착법 및 TDMAT(Tetrakis-dimethylamido-Ti)와 TDEAT(Tetrakis-diethylamido-Ti)와 같은 금속-유기 전구체를 사용한 MOCVD 방법 중 어느 하나의 방법으로 형성하는 것을 특징으로 한다.The first barrier film has a temperature of 100 to 400 ° C. and a CVD method using TiCl 4 and NH 3 as a chemical reaction gas, an atomic layer deposition method, and a metal such as TDMAT (Tetrakis-dimethylamido-Ti) and TDEAT (Tetrakis-diethylamido-Ti). It is characterized by forming by any one method of the MOCVD method using an organic precursor.
상기 제1베리어막은 100 ∼ 400℃의 공정 온도의 CVD 방법으로 형성된 TaN막, TiW막, TaW막 및 WN막 중 어느 하나의 막으로 형성되는 것을 특징으로 한다.The first barrier film is formed of any one of a TaN film, a TiW film, a TaW film, and a WN film formed by a CVD method at a process temperature of 100 to 400 ° C.
상기 블랭킷 식각은 Cl 계열의 플라즈마 식각 방식으로 진행하는 것을 특징으로 한다.The blanket etching may be performed by a plasma plasma etching method of Cl series.
상기 제2베리어막은 50 ∼ 1,000Å의 두께로 형성된 TiN막 또는 50 ∼ 200Å의 두께의 Ti막과 50 ∼ 1,000Å의 두께의 TiN막의 적층막으로 형성하는 것을 특징으로 한다.The second barrier film may be formed of a TiN film formed to a thickness of 50 to 1,000 GPa or a laminated film of a Ti film having a thickness of 50 to 200 GPa and a TiN film having a thickness of 50 to 1,000 GPa.
상기 제2베리어막은 50 ∼ 200Å의 두께의 Ta막과 50 ∼ 1,000Å의 두께의 TaN또는 TaW막의 적층막으로 형성하는 것을 특징으로 한다.제 1 항에 있어서, The second barrier film is formed of a laminated film of a Ta film having a thickness of 50 to 200 GPa and a TaN or TaW film having a thickness of 50 to 1,000 GPa.
상기 금속 배선 형성용 금속막은 WF6 가스를 사용한 CVD 방법으로 형성된 텅스텐(W)막인 것을 특징으로 한다. The metal film for metal wiring formation is a tungsten (W) film formed by a CVD method using WF 6 gas.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 반도체 소자 제조 공정 중 하부의 금속 배선과 전기적으로 연결되 는 금속 콘택을 포함한 상부 배선 금속막의 형성 방법에 대한 것으로서, 네거티브 슬로프 형태 및 보윙 형태로 콘택홀이 형성되더라도 네거티브 슬로프 형태 및 보윙 형태의 콘택홀 측벽에 제1베리어막을 형성시킨 후, 콘택홀 및 층간절연막 상에 제2베리어막을 형성하고, 콘택홀 내부를 매립하도록 금속 콘택을 포함한 상부 배선 금속막을 형성함으로써 보이드(Void)와 같은 매립 불량 없이 콘택홀 내부에 금속 콘택을 형성할 수 있고, 따라서, 금속 배선의 전기적 신뢰성 및 수율을 크게 향상시킬 수 있다. The present invention relates to a method of forming an upper interconnection metal film including a metal contact electrically connected to a lower metal interconnection during a semiconductor device manufacturing process. The contact hole is formed in the form of a negative slope and a bow. A first barrier film is formed on the sidewalls of the contact holes of the second hole, and a second barrier film is formed on the contact hole and the interlayer insulating film, and an upper wiring metal film including a metal contact is formed to fill the inside of the contact hole. A metal contact can be formed inside the contact hole without any defect, and therefore, the electrical reliability and yield of the metal wiring can be greatly improved.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 금속 콘택 형성 방법을 설명하기 위하여 도시한 공정별 단면도이다.2A through 2E are cross-sectional views illustrating processes for forming a metal contact according to an embodiment of the present invention.
도 2a를 참조하면, 하부 구조가 형성되어 있는 반도체 기판(200) 상에 형성된 하부 금속 배선(202) 상에 상부에 형성될 금속 배선과의 전기적 절연을 위하여 적어도 1층 이상의 산화막으로, 자세하게, 순차적으로 제1 내지 제3산화막(204, 206, 208)으로 이루어진 3층의 층간절연막을 형성한다. Referring to FIG. 2A, at least one layer of oxide film is formed in detail to sequentially insulate the metal wiring to be formed on the
이때, 상기 제1 내지 제3산화막(204, 206, 208)은 모두 SiO2를 기본구성으로 절연막으로서, 하부 금속 배선(202)을 직접적으로 보호하는 역할을 하는 상기 제1산화막(204)은 PECVD 공정으로 형성된 PETEOS 산화막이고, 제2산화막(206)은 절연막을 평탄화를 위하여 우수한 평탄화 특성을 가지는 SOG(Spin-On-Glass) 공정으로 형성된 산화막이며, 제3산화막(208)은 후속 금속 콘택 및 상부 배선 금소막의 형성 공정으로부터 상기 제2산화막(206)을 보호하기 위하여 형성된 산화막이다.At this time, the first to
도 2b를 참조하면, 상기 하부 금속 배선(202)의 상부에 형성된 제3산화막(208) 상에 금속 콘택이 형성될 영역을 노출시키는 마스크패턴(미도시)을 형성하고, 식각공정을 진행하여 제1 내지 제3산화막(204, 206, 208)과 상기 하부 금속 배선(202)의 일부를 제거하여 콘택홀(H)을 형성한 후, 상기 마스크패턴을 제거한다.Referring to FIG. 2B, a mask pattern (not shown) is formed on the
여기서, 상기 콘택홀(H)은 일반적으로 콘택 슬로프(Slope)가 식각시 과도 식각 등으로 인하여 식각면의 상부보다 하부가 식각이 많이 발생하여 음의 경사를 보이는 네거티브 슬로프(Negative Slope)의 형태로 형성된다. 또한, 식각공정에서 발생하는 콘택 내 잔존물을 제거하기 위해 세정(Cleaning) 공정을 진행하는데, 이때, 습식 에천트에 대한 식각 속도가 PECVD에 의해 형성된 절연막들보다 SOG에 의해 형성된 제2산화막 더 크기 때문에 SOG로 형성된 절연막 영역에서 보윙(Bowing)도 발생하게 된다. In this case, the contact hole (H) is generally in the form of a negative slope (negative slope) showing a negative slope due to the etching occurs more than the upper portion of the etching surface due to the excessive etching during the etching (Slope) during etching Is formed. In addition, a cleaning process is performed to remove the residues in the contacts generated during the etching process, since the etching rate for the wet etchant is larger than the second oxide film formed by SOG than the insulating films formed by PECVD. Bowing is also generated in the insulating film region formed of SOG.
도 2c를 참조하면, 상기 콘택홀의 측벽을 포함한 제3산화막(208) 상에 스텝 카버리지가 우수한 CVD 공정 또는 원자층 증착법을 사용하여 후속 공정에서 텅스텐으로 이루어진 금속 콘택을 포함한 상부 배선 금속막을 형성하기 위하여 TiN막으로 이루어진 베리어막(210)을 형성한다.Referring to FIG. 2C, an upper wiring metal film including a metal contact made of tungsten is formed on a
이때, 상기 TiN막으로 형성된 베리어막(210)은 TiCl4와 NH3를 화학 반응 가스로 사용한 CVD 방법 또는 TDMAT(Tetrakis-dimethylamido-Ti)와 TDEAT(Tetrakis-diethylamido-Ti)와 같은 금속-유기 전구체를 사용하는 MOCVD 방법으로 형성할 수 있다.At this time, the
여기서, 상기 CVD 공정에서의 TiN막으로 이루어진 제1베리어막(210)은 알루미늄(Al)과 같이 녹는점 온도가 낮은 물질로 이루어진 하부 금속 배선(202)의 변형을 방지하기 위하여 100 ∼ 400℃의 온도에서 증착 공정이 진행된다. 그리고, 상기 제1베리어막은 100 ∼ 400℃ 온도의 CVD 방법을 사용한 TaN막, TiW막, TaW막 또는 WN막으로 형성할 수 있다.Here, the
도 2d를 참조하면, 상기 콘택홀(H)의 측벽 및 제3산화막(208) 상에 형성된 반도체 기판에 블랭킷 식각(Blanket etch) 공정을 진행하여 네거티브 슬로프(Negative Slope) 형태 및 보윙(Bowing) 형태의 콘택홀(H) 측벽에 형성되어 있는 TiN막으로 이루어진 제1베리어막(210)을 남기고 콘택홀(H)의 바닥 및 제3산화막(208) 상에 형성되어 있는 제1베리어막(210)을 모두 제거한다.Referring to FIG. 2D, a blanket etch process is performed on a sidewall of the contact hole H and a semiconductor substrate formed on the
여기서, 상기 블랭킷 식각은 Cl 계열의 플라즈마 식각 방식으로 진행되며, 상기 제1베리어막(210)인 상기 TiN막을 100 ∼ 400℃의 낮은 온도에서 형성하면 제1베리어막(210) 내에 염소 또는 탄소/산소 등의 불순물이 많이 포함되어 있어 제1베리어막(210)의 비저항이 높아져 콘택 저항을 높이는 결과를 가져오기 때문에 콘택홀(H) 바닥에 형성된 제1베리어막(210)을 제거하기 위하여 진행한다.Here, the blanket etching is performed by a Cl-based plasma etching method, and when the TiN film, which is the
도 2e를 참조하면, 상기 제1베리어막(210)이 형성된 콘택홀(H)의 측벽 및 제3절연막(208) 상에 TiN막으로 이루어진 제2베리어막(212)을 형성한다. Referring to FIG. 2E, a
여기서, 상기 제2베리어막(212)은 비저항을 낮추기 위하여 PVD 방식을 이용하여 형성된 TiN막이고, 상기 제2베리어막(212)인 TiN막 하부에 Ti막을 형성하여 베리어막을 형성할 수도 있다. 이때, 상기 TiN막으로 이루어진 제2베리어막(212)은 50 ∼ 1,000Å의 두께로 Ti막은 50 ∼ 200Å의 두께로 각각 형성된다. 그리고, 상기 제2베리어막(212)은 50 ∼ 200Å 두께의 Ta막과 50 ∼ 1,000Å 두께의 TaN막 또는 TaW막을 적층하여 형성할 수 있다.Here, the
그런 다음, 상기 콘택홀(H)이 매립되도록 제2베리어막(212)이 형성된 반도체 기판(200) 상에 CVD 방법을 사용하여 금속 콘택을 포함하는 상부 배선 금속막(214)인 텅스텐(W)막을 형성한다.Next, tungsten (W), which is an upper
이후, 도시하지는 않았지만, 공지된 방법을 사용하여 상부 배선 금속막을 식각하여 상부 금속 배선을 형성한다. Subsequently, although not shown, the upper wiring metal film is etched using a known method to form the upper metal wiring.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.Hereinbefore, the present invention has been illustrated and described with reference to specific embodiments, but the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention. It will be readily apparent to those skilled in the art that modifications and variations can be made.
이상에서와 같이, 본 발명은 네거티브 슬로프 형태 및 보윙 형태로 콘택홀이 형성되더라도 콘택홀 내벽의 네거티브 슬로프 형태 및 보윙 형태에 제1베리어막을 형성시킨 후, 콘택홀 및 절연막 상에 제2베리어막을 형성하고, 콘택홀 내부를 매립하도록 금속 콘택을 포함한 상부 배선 금속막을 형성함으로써 보이드(Void)와 같은 매립 불량 없이 콘택홀 내부에 금속 콘택을 형성할 수 있고, 따라서, 금속 배선의 전기적 신뢰성 및 수율을 크게 향상시킬 수 있다. As described above, in the present invention, although the contact hole is formed in the form of negative slope and bowing, the first barrier film is formed on the negative slope and bowing of the inner wall of the contact hole, and then the second barrier film is formed on the contact hole and the insulating film. In addition, by forming the upper wiring metal film including the metal contact to fill the inside of the contact hole, the metal contact can be formed inside the contact hole without voids such as voids, thereby greatly increasing the electrical reliability and yield of the metal wiring. Can be improved.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070011813A KR20080073151A (en) | 2007-02-05 | 2007-02-05 | Method for forming multi metal line of semiconductor device |
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Publications (1)
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ID=39883072
Family Applications (1)
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Country Status (1)
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|---|---|
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2007
- 2007-02-05 KR KR1020070011813A patent/KR20080073151A/en not_active Application Discontinuation
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |