KR20080069333A - Semiconductor memory device having a plurarity of memory chips and method of supplying internal power supply voltage of the semiconcuctor memory device - Google Patents

Semiconductor memory device having a plurarity of memory chips and method of supplying internal power supply voltage of the semiconcuctor memory device Download PDF

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KR20080069333A KR1020070006906A KR20070006906A KR20080069333A KR 20080069333 A KR20080069333 A KR 20080069333A KR 1020070006906 A KR1020070006906 A KR 1020070006906A KR 20070006906 A KR20070006906 A KR 20070006906A KR 20080069333 A KR20080069333 A KR 20080069333A
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황형렬
정우섭
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삼성전자주식회사
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Abstract

A semiconductor memory device having a plurality of memory chips and a method for supplying an internal power supply voltage of the semiconductor memory device are provided to supply an internal power supply voltage to a number of memory chips stably. A semiconductor memory device comprises a number of external voltage lines(201,202) and a number of internal voltage lines(203,204). A number of internal power supply voltage generators(210,230) receive an external voltage through a corresponding external voltage line among the external voltage lines, and generate an internal voltage on the basis of the received external voltage. A number of memory chips(220,240) receive a corresponding internal voltage through a corresponding internal voltage line among the internal voltage lines, and comprise independent data input/output lines.

Description

다수의 메모리 칩들을 구비하는 반도체 메모리 장치 및 이에 대한 내부 전원 전압 공급 방법{Semiconductor memory device having a plurarity of memory chips and method of supplying internal power supply voltage of the semiconcuctor memory device}Semiconductor memory device having a plurality of memory chips and a method for supplying an internal power supply voltage to the semiconductor memory device having a plurality of memory chips

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 일반적인 반도체 메모리 장치의 블럭도이다.1 is a block diagram of a general semiconductor memory device.

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 블럭도이다.2 is a block diagram of a semiconductor memory device according to an embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블럭도이다.3 is a block diagram of a semiconductor memory device according to another embodiment of the present invention.

도 4은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 블럭도이다.4 is a block diagram of a semiconductor memory device according to still another embodiment of the present invention.

도 5은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 블럭도이다.5 is a block diagram of a semiconductor memory device according to still another embodiment of the present invention.

도 6은 도 5에 도시된 제어부의 회로도이다.6 is a circuit diagram of the controller shown in FIG. 5.

도 7은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 블럭도이다.7 is a block diagram of a semiconductor memory device according to still another embodiment of the present invention.

본 발명은 다수의 메모리 칩들을 구비하는 반도체 메모리 장치에 관한 것으 로, 보다 상세하게는 외부 전원 전압 라인으로부터 상기 다수의 메모리 칩들 각각으로 내부 전원 전압을 공급하는 다수의 내부 전원 전압 공급회로들을 구비하는 반도체 메모리 장치 및 내부 전원 전압 공급 방법에 관한 것이다.The present invention relates to a semiconductor memory device having a plurality of memory chips, and more particularly, to a plurality of internal power supply voltage supply circuits for supplying an internal power supply voltage to each of the plurality of memory chips from an external power supply voltage line. A semiconductor memory device and an internal power supply voltage supply method.

일반적으로 반도체 메모리 장치는 외부 전원 전압을 강압하여 메모리 어레이용 내부 전압 및 주변 회로용 내부 전압(이하 '내부 전원 전압'이라 함)으로 이용한다.In general, a semiconductor memory device steps down an external power supply voltage to use an internal voltage for a memory array and an internal voltage for a peripheral circuit (hereinafter, referred to as an internal power supply voltage).

도 1은 일반적인 반도체 메모리 장치(100)의 블럭도이다. 도 1을 참조하면, 상기 반도체 메모리 장치(100)는 내부 전원 전압 발생기(110) 및 메모리 칩(120)을 구비한다.1 is a block diagram of a general semiconductor memory device 100. Referring to FIG. 1, the semiconductor memory device 100 includes an internal power supply voltage generator 110 and a memory chip 120.

상기 내부 전원 전압 발생기(110)는 외부 전원 전압 라인(101)으로부터 외부 전압(VOUT)을 수신하여, 상기 외부 전압(VOUT)에 기초하여 내부 전압(VINT)을 발생한다. 상기 메모리 칩(120)은 내부 전압 라인(102)을 통하여 상기 내부 전압(VINT)을 수신한다.The internal power supply voltage generator 110 receives the external voltage VOUT from the external power supply voltage line 101 and generates an internal voltage VINT based on the external voltage VOUT. The memory chip 120 receives the internal voltage VINT through an internal voltage line 102.

상기 메모리 칩(120)이 데이터 송수신을 수행하는 동안(즉, 엑티브 상태)에는 전력 소모가 대기 상태(즉, 스탠바이 상태)일 때보다 증가한다. 이때 상기 내부 전압(VINT)이 일시적으로 낮아져 상기 반도체 메모리 장치(100)가 정상 동작을 하지 못하여 에러가 발생할 확률이 증가할 수 있다.While the memory chip 120 performs data transmission and reception (ie, an active state), power consumption increases more than when it is in a standby state (ie, a standby state). In this case, since the internal voltage VINT is temporarily lowered, the semiconductor memory device 100 may not operate normally, thereby increasing the probability of an error.

최근 제품의 시스템 성능 향상을 위하여 다수의 입출력 데이터 라인(즉, 입출력 데이터 핀)들을 구비하는 반도체 메모리 장치, 특히 하나의 칩에 각각이 독립적인 명령에 기초하여 독립적으로 데이터를 입출력할 수 있는 다수의 메모리 칩들 을 구비하는 반도체 메모리 장치에 대한 요구가 증가하고 있다.In order to improve system performance of a recent product, a semiconductor memory device having a plurality of input / output data lines (ie, input / output data pins), in particular, a plurality of chips capable of inputting and outputting data independently based on an independent command to a single chip. There is an increasing demand for a semiconductor memory device having memory chips.

상기 다수의 메모리 칩들이 동시에 독립적으로 데이터 송수신을 수행하더라도 상기 다수의 메모리 칩들 각각에 내부 전원 전압을 안정적으로 공급하는 방법이 필요하다.There is a need for a method of stably supplying an internal power supply voltage to each of the plurality of memory chips even when the plurality of memory chips independently perform data transmission and reception simultaneously.

따라서 본 발명이 이루고자 하는 기술적인 과제는 독립적으로 동작 가능한 다수의 메모리 칩들 각각에 내부 전원 전압을 안정적으로 공급하는 다수의 내부 전원 전압 공급회로를 구비하는 반도체 메모리 장치 및 이에 대한 내부 전원 전압 공급 방법을 제공하는 것이다.Accordingly, a technical problem of the present invention is to provide a semiconductor memory device having a plurality of internal power supply voltage supply circuits for stably supplying internal power supply voltages to each of a plurality of independently operable memory chips, and an internal power supply method thereof. To provide.

상기 기술적 과제를 달성하기 위한 반도체 메모리 장치는 다수의 외부 전압 라인들, 다수의 내부 전압 라인들, 다수의 내부 전원 전압 발생기들, 및 다수의 메모리 칩들을 구비한다.A semiconductor memory device for achieving the above technical problem includes a plurality of external voltage lines, a plurality of internal voltage lines, a plurality of internal power supply voltage generators, and a plurality of memory chips.

상기 다수의 내부 전원 전압 발생기들 각각은 상기 다수의 외부 전압 라인들 중에서 대응하는 외부 전압 라인을 통하여 외부 전압을 수신하고, 수신된 외부 전압에 기초하여 내부 전압을 발생한다.Each of the plurality of internal power supply voltage generators receives an external voltage through a corresponding external voltage line among the plurality of external voltage lines, and generates an internal voltage based on the received external voltage.

상기 다수의 메모리 칩들 각각은 상기 다수의 내부 전압 라인들 중에서 대응하는 내부 전압 라인을 통하여 대응하는 내부 전압을 수신하고 독립적인 데이터 입출력 라인들을 구비한다.Each of the plurality of memory chips receives a corresponding internal voltage through a corresponding internal voltage line among the plurality of internal voltage lines and includes independent data input / output lines.

상기 다수의 외부 전압 라인들 각각은 적어도 하나의 다른 외부 전압 라인과 서로 접속될 수 있고, 상기 다수의 내부 전압 라인들 각각은 적어도 하나의 다른 내부 전압 라인과 서로 접속될 수 있다.Each of the plurality of external voltage lines may be connected to at least one other external voltage line, and each of the plurality of internal voltage lines may be connected to at least one other internal voltage line.

상기 반도체 메모리 장치는 컨트롤러로부터 수신되는 다수의 명령들에 응답하여 다수의 제어신호들을 발생하는 제어부 및 상기 다수의 제어신호들에 응답하여 상기 다수의 외부 전압 라인들 각각을 적어도 하나의 다른 외부 전압 라인과 서로 접속시키기 위한 제1스위칭 회로를 더 구비할 수 있다.The semiconductor memory device may include a controller configured to generate a plurality of control signals in response to a plurality of commands received from a controller, and at least one other external voltage line in each of the plurality of external voltage lines in response to the plurality of control signals. And a first switching circuit for connecting to each other.

상기 반도체 메모리 장치는 상기 다수의 제어신호들에 응답하여 상기 다수의 내부 전압 라인들 각각을 적어도 하나의 다른 내부 전압 라인과 접속시키기 위한 제2스위칭 회로를 더 구비할 수 있다.The semiconductor memory device may further include a second switching circuit for connecting each of the plurality of internal voltage lines with at least one other internal voltage line in response to the plurality of control signals.

상기 기술적 과제를 달성하기 위한 반도체 메모리 장치의 내부 전원 전압 공급 방법은 다수의 외부 전압 라인들 중에서 대응하는 외부 전압 라인을 통하여 외부 전압을 수신하고, 수신된 외부 전압에 기초하여 다수의 내부 전압들을 발생하는 단계; 및 다수의 내부 전압 라인들 중에서 대응하는 내부 전압 라인을 통하여 상기 다수의 내부 전압들 중에서 대응하는 내부 전압을 수신하는 단계를 구비한다.In order to achieve the above technical problem, an internal power supply voltage supply method of a semiconductor memory device receives an external voltage through a corresponding external voltage line among a plurality of external voltage lines, and generates a plurality of internal voltages based on the received external voltage. Doing; And receiving a corresponding internal voltage among the plurality of internal voltages through a corresponding internal voltage line among the plurality of internal voltage lines.

상기 반도체 메모리 장치의 내부 전압 공급 방법은 컨트롤러로부터 수신되는 다수의 명령들에 응답하여 다수의 제어신호들을 발생하는 단계; 및 상기 다수의 제어신호들에 응답하여 상기 다수의 외부 전압 라인들 각각을 적어도 하나의 다른 외부 전압 라인과 접속시키는 단계를 더 구비할 수 있다.The method of supplying an internal voltage of the semiconductor memory device may include generating a plurality of control signals in response to a plurality of commands received from a controller; And connecting each of the plurality of external voltage lines with at least one other external voltage line in response to the plurality of control signals.

상기 반도체 메모리 장치의 내부 전압 공급 방법은 상기 다수의 제어신호들에 응답하여 상기 다수의 내부 전압 라인들 각각을 적어도 하나의 다른 내부 전압 라인과 접속시키는 단계를 더 구비할 수 있다.The method of supplying internal voltages of the semiconductor memory device may further include connecting each of the plurality of internal voltage lines with at least one other internal voltage line in response to the plurality of control signals.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치(200)의 블럭도이다. 도 2를 참조하면, 상기 반도체 메모리 장치(200)는 다수의 외부 전압 라인들(201과 202), 다수의 내부 전원 전압 발생기(210과 230), 다수의 내부 전압 라인들(203과 204), 및 다수의 메모리 칩들(220과 240)을 구비한다.2 is a block diagram of a semiconductor memory device 200 according to an embodiment of the present invention. Referring to FIG. 2, the semiconductor memory device 200 includes a plurality of external voltage lines 201 and 202, a plurality of internal power supply voltage generators 210 and 230, a plurality of internal voltage lines 203 and 204, And a plurality of memory chips 220 and 240.

상기 다수의 내부 전원 전압 발생기들(210과 230) 각각은 상기 다수의 외부 전압 라인들(201과 202) 중에서 대응하는 외부 전압 라인을 통하여 외부 전압(VOUT1 또는 VOUT2)을 수신하고, 수신된 외부 전압(VOUT 또는 VOUT2)에 기초하여 내부 전압(VINT1 또는 VINT2)을 발생한다.Each of the plurality of internal power supply voltage generators 210 and 230 receives an external voltage VOUT1 or VOUT2 through a corresponding external voltage line among the plurality of external voltage lines 201 and 202, and receives the received external voltage. Generate an internal voltage (VINT1 or VINT2) based on (VOUT or VOUT2).

도 2에서는 내부 전압을 하나의 전압 라인만으로 도시하였으나, 상기 내부 전압들(VINT1과 VINT2) 각각은 대응하는 메모리 칩 각각의 내부 전원 전압, 메모리 셀 어레이에 공급되는 전압, 메모리 셀들을 턴-온 시키기 위한 전압, 메모리 셀들의 벌크(bulk)에 공급되는 전압, 및 주변 회로에 공급되는 전압 등을 포함한다.In FIG. 2, the internal voltage is illustrated by only one voltage line, but each of the internal voltages VINT1 and VINT2 turns on the internal power supply voltage of the corresponding memory chip, the voltage supplied to the memory cell array, and the memory cells. And a voltage supplied to a bulk of the memory cells, a voltage supplied to a peripheral circuit, and the like.

상기 다수의 메모리 칩들(220과 240) 각각은 상기 다수의 내부 전압 라인 들(203과 204) 중에서 대응하는 내부 전압 라인을 통하여 대응하는 내부 전압(VINT1 또는 VINT2)을 수신한다.Each of the plurality of memory chips 220 and 240 receives a corresponding internal voltage VINT1 or VINT2 through a corresponding internal voltage line among the plurality of internal voltage lines 203 and 204.

상기 다수의 메모리 칩들(220과 240) 각각은 메모리 칩 선택 명령(CS(Chip Select), 예컨대, CS1 또는 CS2), 로우 어드레스 스트로브 명령(RAS(Row Address Strobe), 예컨대, RAS1 또는 RAS2), 데이터 (DATA1 또는 DATA2), 및 어드레스(ADD1 또는 ADD2)를 수신한다.Each of the plurality of memory chips 220 and 240 may include a memory chip select command (CS (eg, CS1 or CS2)), a row address strobe command (RAS) (eg, RAS1 or RAS2) and data. (DATA1 or DATA2) and address (ADD1 or ADD2).

그러나 도 3, 도 4, 도 6, 및 도 7에 도시된 메모리 칩들(220과 240)에서는 상기 명령들(RAS와 CS), 어드레스(ADD), 및 데이터(DATA)가 도시되어 있지 않지만, 도 2에 도시된 다수의 메모리 칩들(220과 240)과 마찬가지로, 상기 명령들(RAS와 CS), 어드레스(ADD), 및 데이터(DATA)를 수신할 수 있음은 물론이다.However, in the memory chips 220 and 240 illustrated in FIGS. 3, 4, 6, and 7, the commands RAS and CS, the address ADD, and the data DATA are not shown. Like the plurality of memory chips 220 and 240 illustrated in FIG. 2, the commands RAS and CS, the address ADD, and the data DATA may be received.

상기 다수의 메모리 칩들(220과 240) 각각은 독립된 외부 전압 라인(201또는 202)으로부터 수신된 외부 전압(VOUT1 또는 VOUT2)을 기초로 하여 발생되는 내부 전압(VINT1 또는 VINT2)을 독립된 내부 전압 라인(203 또는 204)을 통하여 수신한다.Each of the plurality of memory chips 220 and 240 may include an internal voltage line VINT1 or VINT2 generated based on the external voltage VOUT1 or VOUT2 received from the independent external voltage line 201 or 202. 203 or 204).

그러므로 상기 다수의 메모리 칩들(220과 240) 각각은 다른 메모리 칩들의 동작 상태에 무관하게 독립적으로 외부 전압을 수신하고, 수신된 외부 전압에 기초하여 안정된 내부 전원 전압을 공급받을 수 있다.Therefore, each of the plurality of memory chips 220 and 240 may independently receive an external voltage regardless of operating states of other memory chips, and may receive a stable internal power supply voltage based on the received external voltage.

도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치(300)의 블럭도이다. 도 3에 도시된 상기 반도체 메모리 장치(300)의 구성 요소들 중에서 도 2에 도시된 반도체 메모리 장치(200)의 구성 요소들과 동일한 부재 번호를 가지는 구성 요소는 그 구조와 기능이 동일하므로 이들에 대한 상세한 설명은 생략한다.3 is a block diagram of a semiconductor memory device 300 according to another embodiment of the present invention. Among the components of the semiconductor memory device 300 shown in FIG. 3, the components having the same member numbers as those of the semiconductor memory device 200 shown in FIG. 2 have the same structure and function, Detailed description thereof will be omitted.

도 3을 참조하면, 상기 반도체 메모리 장치(300)의 다수의 외부 전압 라인들(301과 302)은 서로 접속된다. 즉, 상기 다수의 메모리 칩들(220과 240) 각각은 서로 접속된 외부 전압 라인들(301과 302)로부터 수신된 외부 전압(VOUT)을 기초로 하여 발생되는 내부 전압(VINT1 또는 VINT2)을 독립된 내부 전압 라인(203 또는 204)을 통하여 수신한다.Referring to FIG. 3, a plurality of external voltage lines 301 and 302 of the semiconductor memory device 300 are connected to each other. That is, each of the plurality of memory chips 220 and 240 may independently operate the internal voltage VINT1 or VINT2 generated based on the external voltage VOUT received from the external voltage lines 301 and 302 connected to each other. Receive via voltage line 203 or 204.

도 3에서는 2개의 메모리 칩들(220과 240)만이 도시되어 있으나, 본 발명에 따른 메모리 장치(300)는 그 이상의 메모리 칩들을 구비할 수 있다. 이는 상기 다수의 메모리 칩들로 외부 전압을 공급하는 외부 전압 라인은 여러 형태로 서로 접속될 수 있음을 의미한다. Although only two memory chips 220 and 240 are illustrated in FIG. 3, the memory device 300 according to the present invention may include more than one memory chip. This means that the external voltage lines for supplying external voltages to the plurality of memory chips may be connected to each other in various forms.

그러므로 상기 반도체 메모리 장치(300)는 상기 다수의 메모리 칩들 중에서 다수의 메모리 칩들이 동시에 엑티브 상태인 경우에도 안정적으로 외부 전압을 수신할 수 있으며, 수신된 외부 전압에 기초하여 상기 다수의 메모리 칩들로 내부 전압을 공급할 수 있다.Therefore, the semiconductor memory device 300 can stably receive an external voltage even when a plurality of memory chips among the plurality of memory chips are in an active state at the same time, and are internal to the plurality of memory chips based on the received external voltage. Voltage can be supplied.

도 4은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치(400)의 블럭도이다. 도 4에 도시된 상기 반도체 메모리 장치(400)의 구성 요소들 중에서 도 2에 도시된 반도체 메모리 장치(200)의 구성 요소들과 동일한 부재 번호를 가지는 구성 요소는 그 구조와 기능이 동일하므로 이들에 대한 상세한 설명은 생략한다.4 is a block diagram of a semiconductor memory device 400 according to another embodiment of the present invention. Among the components of the semiconductor memory device 400 shown in FIG. 4, the components having the same member numbers as those of the semiconductor memory device 200 shown in FIG. 2 have the same structure and function, Detailed description thereof will be omitted.

도 4를 참조하면, 상기 반도체 메모리 장치(400)의 다수의 내부 전압 라인들(403과 404)은 서로 접속된다. 즉, 상기 다수의 메모리 칩들(220과 240) 각각은 독립적인 외부 전압 라인(201 또는 202)으로부터 수신된 외부 전압(VOUT1 또는 VOUT2)을 기초로 하여 발생된 내부 전압(VINT)을 서로 접속된 내부 전압 라인(403과 404)을 통하여 수신한다.Referring to FIG. 4, a plurality of internal voltage lines 403 and 404 of the semiconductor memory device 400 are connected to each other. That is, each of the plurality of memory chips 220 and 240 may be connected to the internal voltage VINT generated based on the external voltage VOUT1 or VOUT2 received from the independent external voltage line 201 or 202. Receive via voltage lines 403 and 404.

도 4에서는 2개의 메모리 칩들(220과 240)만이 도시되어 있으나, 본 발명에 따른 메모리 장치(400)는 그 이상의 메모리 칩들을 구비할 수 있다. 이는 상기 다수의 메모리 칩들로 내부 전압을 공급하는 내부 전압 라인은 여러 형태로 서로 접속될 수 있음을 의미한다. Although only two memory chips 220 and 240 are shown in FIG. 4, the memory device 400 according to the present invention may have more memory chips. This means that internal voltage lines supplying internal voltages to the plurality of memory chips may be connected to each other in various forms.

그러므로 상기 반도체 메모리 장치(400)는 상기 다수의 메모리 칩들 중에서 다수의 메모리 칩들이 동시에 엑티브 상태인 경우에도 안정적으로 내부 전압을 상기 다수의 메모리 칩들로 공급할 수 있다.Therefore, the semiconductor memory device 400 can stably supply an internal voltage to the plurality of memory chips even when the plurality of memory chips are active at the same time.

도 5은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치(500)의 블럭도이다. 도 5에 도시된 상기 반도체 메모리 장치(500)의 구성 요소들 중에서 도 2에 도시된 반도체 메모리 장치(200)의 구성 요소들과 동일한 부재 번호를 가지는 구성 요소는 그 구조와 기능이 동일하므로 이들에 대한 상세한 설명은 생략한다.5 is a block diagram of a semiconductor memory device 500 according to another embodiment of the present invention. Among the components of the semiconductor memory device 500 shown in FIG. 5, the components having the same member numbers as those of the semiconductor memory device 200 shown in FIG. 2 have the same structure and function, Detailed description thereof will be omitted.

도 5를 참조하면, 상기 반도체 메모리 장치(500)는 제어부(550) 및 제1스위칭 회로(560)를 구비한다. 상기 제어부(550)는 컨트롤러(미도시)로부터 수신되는 다수의 명령들(RAS1, RAS2, CS1, 및 CS2)에 응답하여 다수의 제어신호들(ACTIVE1, ACTIVE1B, ACTIVE2, 및 ACTIVE2B)을 발생한다.Referring to FIG. 5, the semiconductor memory device 500 includes a controller 550 and a first switching circuit 560. The controller 550 generates a plurality of control signals ACTIVE1, ACTIVE1B, ACTIVE2, and ACTIVE2B in response to a plurality of commands RAS1, RAS2, CS1, and CS2 received from a controller (not shown).

상기 제1스위칭 회로(560)는 상기 다수의 제어신호들(ACTIVE1~ACTIVE2B)에 응답하여 상기 다수의 외부 전압 라인들(501과 502) 각각을 적어도 하나의 다른 외 부 전압 라인과 서로 접속시킨다.The first switching circuit 560 connects each of the plurality of external voltage lines 501 and 502 with at least one other external voltage line in response to the plurality of control signals ACTIVE1 to ACTIVE2B.

도 6은 도 5에 도시된 제어부(550)의 회로도이다. 도 6을 참조하면, 상기 제어부(550)는 상기 다수의 명령들(RAS1~CS2)에 대한 NAND 연산을 수행하는 다수의 NAND 게이트(551와 553)들 및 각각이 상기 다수의 NAND 게이트들(551과 553) 중에서 대응하는 NAND 게이트의 출력신호를 인버팅하는 다수의 인버터들(552와 554)를 구비한다.6 is a circuit diagram of the controller 550 shown in FIG. 5. Referring to FIG. 6, the controller 550 includes a plurality of NAND gates 551 and 553 for performing NAND operations on the plurality of commands RAS1 to CS2, and each of the plurality of NAND gates 551. And 553, a plurality of inverters 552 and 554 for inverting the output signal of the corresponding NAND gate.

상기 RAS(Row Address Strobe) 명령은 메모리 칩의 로우 어드레스를 지시하는 명령이고 상기 CS(Chip Select) 명령은 메모리 칩을 선택하는 명령이다.The Low Address Strobe (RAS) command is a command for indicating a row address of a memory chip and the Chip Select (CS) command is a command for selecting a memory chip.

상기 반도체 메모리 장치(500)의 다수의 메모리 칩들(220과 240) 중에서 제1메모리 칩(220)이 엑티브 상태이면, 상기 RAS1 명령과 상기 CS2 명령이 하이 레벨이 되어 상기 제어부(550)는 하이 레벨의 ACTIVE1 신호 및 로우 레벨의 ACITVE1B 신호를 출력할 수 있다.If the first memory chip 220 is in an active state among the plurality of memory chips 220 and 240 of the semiconductor memory device 500, the RAS1 command and the CS2 command are at a high level, and the controller 550 is at a high level. The ACTIVE1 signal and the low level ACITVE1B signal can be output.

그러면 상기 제1스위칭 회로(560)의 스위칭 소자들(562와 564) 중에서 대응하는 스위칭 소자(564)가 턴-온되므로 다수의 외부 전원 전압 라인들(201과 202)은 서로 접속된다.Then, the corresponding switching element 564 of the switching elements 562 and 564 of the first switching circuit 560 is turned on so that the plurality of external power supply voltage lines 201 and 202 are connected to each other.

또한 제2메모리 칩(240)이 엑티브 상태이면, 상기 RAS1 명령과 상기 CS2 명령이 하이 레벨이 되어 상기 제어부(550)는 하이 레벨의 ACTIVE2 신호 및 로우 레벨의 ACITVE2B 신호를 출력할 수 있다.In addition, when the second memory chip 240 is in an active state, the RAS1 command and the CS2 command are at a high level so that the controller 550 may output a high level ACTIVE2 signal and a low level ACITVE2B signal.

그러면 상기 스위칭 회로(560)의 스위칭 소자들(562와 564) 중에서 대응하는 스위칭 소자(562)가 턴-온되므로 다수의 외부 전원 전압 라인들(201과 202)은 서로 접속된다. 상기 스위칭 소자들(562와 564) 각각은 트랜스미션 게이트로 구현될 수 있다.Then, since the corresponding switching element 562 of the switching elements 562 and 564 of the switching circuit 560 is turned on, the plurality of external power supply voltage lines 201 and 202 are connected to each other. Each of the switching elements 562 and 564 may be implemented as a transmission gate.

그러나 상기 다수의 메모리 칩들(220과 240)이 스탠바이 상태이면 전류 소모를 감소시키기 위하여 상기 다수의 스위칭 소자들(562와 564) 각각은 턴-오프되어 상기 다수의 외부 전원 전압 라인들(201과 202)은 서로 분리된다.However, when the plurality of memory chips 220 and 240 are in a standby state, each of the plurality of switching elements 562 and 564 is turned off to reduce the current consumption, so that the plurality of external power supply voltage lines 201 and 202 are turned off. ) Are separated from each other.

도 5에서는 2개의 메모리 칩들(220과 240)만이 도시되어 있으나, 본 발명에 따른 메모리 장치(500)는 그 이상의 메모리 칩들을 구비할 수 있다. 이는 상기 다수의 메모리 칩들로 외부 전압을 공급하는 외부 전압 라인들은 여러 형태로 서로 접속될 수 있음을 의미한다.Although only two memory chips 220 and 240 are shown in FIG. 5, the memory device 500 according to the present invention may include more than one memory chip. This means that the external voltage lines supplying an external voltage to the plurality of memory chips may be connected to each other in various forms.

그러므로 상기 반도체 메모리 장치(400)는 상기 다수의 메모리 칩들 중에서 다수의 메모리 칩들이 동시에 엑티브 상태인 경우에도 안정적으로 외부 전압을 수신하고, 수신된 외부 전압에 기초하여 발생된 내부 전압을 상기 다수의 메모리 칩들로 안정적으로 공급할 수 있다.Therefore, the semiconductor memory device 400 receives an external voltage stably even when a plurality of memory chips among the plurality of memory chips are in an active state at the same time, and receives the internal voltage generated based on the received external voltage. The chips can be supplied reliably.

도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치(700)의 블럭도이다. 도 7에 도시된 상기 반도체 메모리 장치(700)의 구성 요소들 중에서 도 5에 도시된 반도체 메모리 장치(500)의 구성 요소들과 동일한 부재 번호를 가지는 구성 요소는 그 구조와 기능이 동일하므로 이들에 대한 상세한 설명은 생략한다.7 is a block diagram of a semiconductor memory device 700 according to another embodiment of the present invention. Among the components of the semiconductor memory device 700 illustrated in FIG. 7, components having the same member number as those of the semiconductor memory apparatus 500 illustrated in FIG. 5 have the same structure and function, Detailed description thereof will be omitted.

도 7을 참조하면, 상기 반도체 메모리 장치(700)는 제어부(550) 및 제2스위칭 회로(760)를 구비한다. 상기 제어부(550)는 컨트롤러(미도시)로부터 수신되는 다수의 명령들(RAS1~CS2)에 응답하여 다수의 제어신호들(ACTIVE1~ACTIVE2B)을 발생 한다.Referring to FIG. 7, the semiconductor memory device 700 includes a controller 550 and a second switching circuit 760. The controller 550 generates a plurality of control signals ACTIVE1 to ACTIVE2B in response to a plurality of commands RAS1 to CS2 received from a controller (not shown).

상기 제2스위칭 회로(760)는 상기 다수의 제어신호들(ACTIVE1~ACTIVE2B)에 응답하여 상기 다수의 내부 전압 라인들(203과 204) 각각을 적어도 하나의 다른 내부 전압 라인과 서로 접속시킨다.The second switching circuit 760 connects each of the plurality of internal voltage lines 203 and 204 with at least one other internal voltage line in response to the plurality of control signals ACTIVE1 to ACTIVE2B.

다수의 메모리 칩들(220과 240) 중에서 제1메모리 칩(220)이 엑티브 상태이면 상기 제어부(550)는 하이 레벨의 ACTIVE1 신호 및 로우 레벨의 ACITVE1B 신호를 출력한다. If the first memory chip 220 is in an active state among the plurality of memory chips 220 and 240, the controller 550 outputs a high level ACTIVE1 signal and a low level ACITVE1B signal.

그러면 상기 제2스위칭 회로(760)의 스위칭 소자들(762와 764) 중에서 대응하는 스위칭 소자(764)가 턴-온되므로 다수의 내부 전원 전압 라인들(203과 204)은 서로 접속된다.Then, the corresponding switching element 764 of the switching elements 762 and 764 of the second switching circuit 760 is turned on so that the plurality of internal power supply voltage lines 203 and 204 are connected to each other.

또한 제2메모리 칩(240)이 엑티브 상태이면 상기 제어부(750)는 하이 레벨의 ACTIVE2 신호 및 로우 레벨의 ACITVE2B 신호를 출력한다. 그러면 상기 스위칭 회로(760)의 스위칭 소자들(762와 764) 중에서 대응하는 스위칭 소자(762)가 턴-온되므로 다수의 내부 전원 전압 라인들(203과 204)는 서로 접속된다.In addition, when the second memory chip 240 is in an active state, the controller 750 outputs a high level ACTIVE2 signal and a low level ACITVE2B signal. Then, the corresponding switching element 762 of the switching elements 762 and 764 of the switching circuit 760 is turned on so that the plurality of internal power supply voltage lines 203 and 204 are connected to each other.

상기 스위칭 소자들(762와 764) 각각은 트랜스미션 게이트로 구현될 수 있다.Each of the switching elements 762 and 764 may be implemented as a transmission gate.

그러나 상기 다수의 메모리 칩들(220과 240)이 스탠바이 상태이면 전류 소모를 감소시키기 위하여 상기 다수의 스위칭 소자들(762와 764) 각각은 턴-오프되어 상기 다수의 내부 전원 전압 라인들(203과 204)은 서로 분리된다.However, when the plurality of memory chips 220 and 240 are in a standby state, each of the plurality of switching elements 762 and 764 is turned off to reduce the current consumption, so that the plurality of internal power supply voltage lines 203 and 204 are turned off. ) Are separated from each other.

도 7에서는 2개의 메모리 칩들(220과 240)만이 도시되어 있으나, 본 발명에 따른 메모리 장치(700)는 그 이상의 메모리 칩들을 구비할 수 있다. 이는 상기 다수의 메모리 칩들로 내부 전압을 공급하는 내부 전압 라인들은 여러 형태로 서로 접속될 수 있음을 의미한다.Although only two memory chips 220 and 240 are shown in FIG. 7, the memory device 700 according to the present invention may include more than one memory chip. This means that internal voltage lines supplying internal voltages to the plurality of memory chips may be connected to each other in various forms.

그러므로 상기 반도체 메모리 장치(700)는 상기 다수의 메모리 칩들 중에서 다수의 메모리 칩들이 동시에 엑티브 상태인 경우에도 상기 다수의 메모리 칩들로 안정적으로 내부 전압을 공급할 수 있다.Therefore, the semiconductor memory device 700 can stably supply internal voltages to the plurality of memory chips even when the plurality of memory chips are active at the same time.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 다수의 메모리 칩들을 구비하는 본 발명에 따른 반도체 메모리 장치는 다수의 메모리 칩들이 독립적으로 데이터 송수신을 수행하는 경우에도 상기 다수의 메모리 칩들 각각으로 안정적으로 내부 전원 전압을 공급할 수 있는 효과가 있다.As described above, the semiconductor memory device according to the present invention having a plurality of memory chips is capable of stably supplying an internal power supply voltage to each of the plurality of memory chips even when a plurality of memory chips independently perform data transmission and reception. There is.

Claims (10)

다수의 외부 전압 라인들;A plurality of external voltage lines; 다수의 내부 전압 라인들;A plurality of internal voltage lines; 각각이 상기 다수의 외부 전압 라인들 중에서 대응하는 외부 전압 라인을 통하여 외부 전압을 수신하고, 수신된 외부 전압에 기초하여 내부 전압을 발생하는 다수의 내부 전원 전압 발생기들; 및A plurality of internal power supply voltage generators each receiving an external voltage through a corresponding external voltage line among the plurality of external voltage lines and generating an internal voltage based on the received external voltage; And 각각이 상기 다수의 내부 전압 라인들 중에서 대응하는 내부 전압 라인을 통하여 대응하는 내부 전압을 수신하고 독립적인 데이터 입출력 라인들을 구비하는 다수의 메모리 칩들을 구비하는 반도체 메모리 장치.And a plurality of memory chips each receiving a corresponding internal voltage through a corresponding internal voltage line among the plurality of internal voltage lines and having independent data input / output lines. 제1항에 있어서, 상기 다수의 외부 전압 라인들 각각은 적어도 하나의 다른 외부 전압 라인과 서로 접속되는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein each of the plurality of external voltage lines is connected to at least one other external voltage line. 제1항에 있어서, 상기 다수의 내부 전압 라인들 각각은 적어도 하나의 다른 내부 전압 라인과 서로 접속되는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein each of the plurality of internal voltage lines is connected to at least one other internal voltage line. 제1항에 있어서, 상기 반도체 메모리 장치는,The semiconductor memory device of claim 1, wherein the semiconductor memory device comprises: 컨트롤러로부터 수신되는 다수의 명령들에 응답하여 다수의 제어신호들을 발생하는 제어부; 및A controller configured to generate a plurality of control signals in response to the plurality of commands received from the controller; And 상기 다수의 제어신호들에 응답하여 상기 다수의 외부 전압 라인들 각각을 적어도 하나의 다른 외부 전압 라인과 서로 접속시키기 위한 제1스위칭 회로를 더 구비하는 반도체 메모리 장치.And a first switching circuit for connecting each of the plurality of external voltage lines with at least one other external voltage line in response to the plurality of control signals. 제4항에 있어서, 상기 반도체 메모리 장치는,The semiconductor memory device of claim 4, wherein the semiconductor memory device comprises: 상기 다수의 제어신호들에 응답하여 상기 다수의 내부 전압 라인들 각각을 적어도 하나의 다른 내부 전압 라인과 접속시키기 위한 제2스위칭 회로를 더 구비하는 반도체 메모리 장치.And a second switching circuit for connecting each of the plurality of internal voltage lines with at least one other internal voltage line in response to the plurality of control signals. 다수의 외부 전압 라인들 중에서 대응하는 외부 전압 라인을 통하여 외부 전압을 수신하고, 수신된 외부 전압에 기초하여 다수의 내부 전압들을 발생하는 단계; 및Receiving an external voltage through a corresponding external voltage line among the plurality of external voltage lines, and generating a plurality of internal voltages based on the received external voltage; And 다수의 내부 전압 라인들 중에서 대응하는 내부 전압 라인을 통하여 상기 다수의 내부 전압들 중에서 대응하는 내부 전압을 수신하는 단계를 구비하는 반도체 메모리 장치의 내부 전압 공급 방법.And receiving a corresponding internal voltage among the plurality of internal voltages through a corresponding internal voltage line among a plurality of internal voltage lines. 제6항에 있어서, 상기 다수의 외부 전압 라인들 각각은 적어도 하나의 다른 외부 전압 라인과 서로 접속되는 반도체 메모리 장치의 내부 전압 공급 방법.The method of claim 6, wherein each of the plurality of external voltage lines is connected to at least one other external voltage line. 제6항에 있어서, 상기 다수의 내부 전압 라인들 각각은 적어도 하나의 다른 내부 전압 라인과 서로 접속되는 반도체 메모리 장치의 내부 전압 공급 방법.The method of claim 6, wherein each of the plurality of internal voltage lines is connected to at least one other internal voltage line. 제6항에 있어서, 상기 반도체 메모리 장치의 내부 전압 공급 방법은,The method of claim 6, wherein the internal voltage supply method of the semiconductor memory device is 컨트롤러로부터 수신되는 다수의 명령들에 응답하여 다수의 제어신호들을 발생하는 단계; 및Generating a plurality of control signals in response to the plurality of commands received from the controller; And 상기 다수의 제어신호들에 응답하여 상기 다수의 외부 전압 라인들 각각을 적어도 하나의 다른 외부 전압 라인과 접속시키는 단계를 더 구비하는 반도체 메모리 장치의 내부 전압 공급 방법.And connecting each of the plurality of external voltage lines with at least one other external voltage line in response to the plurality of control signals. 제9항에 있어서, 상기 반도체 메모리 장치의 내부 전압 공급 방법은,The method of claim 9, wherein the internal voltage supply method of the semiconductor memory device is 상기 다수의 제어신호들에 응답하여 상기 다수의 내부 전압 라인들 각각을 적어도 하나의 다른 내부 전압 라인과 접속시키는 단계를 더 구비하는 반도체 메모리 장치의 내부 전압 공급 방법.Connecting each of the plurality of internal voltage lines to at least one other internal voltage line in response to the plurality of control signals.
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