KR20080069037A - Method of fabricating semiconductor device having metallic gate on a active fins and semiconductor device fabricated thereby - Google Patents
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Abstract
Description
도 1a는 종래의 플래쉬 메모리 셀들의 평면도이다. 1A is a plan view of a conventional flash memory cell.
도 1b 및 도 1c는 각각 도 1a의 I-I'선 및 II-II'선을 따라 절단한 단면도들이다. 1B and 1C are cross-sectional views taken along lines II ′ and II-II ′ of FIG. 1A, respectively.
도 2는 본 발명의 일 실시예에 따른 플래쉬 메모리 셀의 평면도이다. 2 is a plan view of a flash memory cell according to an embodiment of the present invention.
도 3a 내지 도 5a는 도 2의 III-III'선을 따라 절단한 공정 단면도들이다. 3A through 5A are cross-sectional views taken along the line III-III ′ of FIG. 2.
도 3b 내지 도 5b는 도 2의 IV-IV'선을 따라 절단한 공정 단면도들이다.3B to 5B are cross-sectional views taken along the line IV-IV ′ of FIG. 2.
도 6은 본 발명의 다른 실시예에 따른 플래쉬 메모리 셀의 평면도이다. 6 is a plan view of a flash memory cell according to another exemplary embodiment of the present invention.
도 7a 및 도 8a는 도 6의 V-V'선을 따라 절단한 공정 단면도들이다. 7A and 8A are cross-sectional views taken along the line VV ′ of FIG. 6.
도 7b 및 도 8b는 도 6의 VI-VI'선을 따라 절단한 공정 단면도들이다.7B and 8B are cross-sectional views taken along the line VI-VI ′ of FIG. 6.
본 발명은 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자에 관한 것으로, 보다 상세하게는 활성 핀들 상에 금속 게이트를 갖는 반도체 소자 및 이에 의해 제조된 반도체 소자에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device manufactured thereby, and more particularly, to a semiconductor device having a metal gate on the active fins and a semiconductor device manufactured thereby.
최근에 반도체 소자는 서브 마이크론 이하의 디자인 룰을 가지고 전기적 특성을 향상시키기 위하여 종래의 평면형 트랜지스터를 대체할 수 있는 소자 구조로서 채널 양쪽에 게이트를 두어 채널의 전위를 효과적으로 조절할 수 있는 핀펫(Fin-FET) 구조가 제안된 바 있다. 핀펫 구조는 기존의 반도체 공정 기술을 그대로 이용하면서 효과적으로 전류 구동 능력을 향상시킨다. 반도체 메모리 소자의 셀 영역과 같이 일정한 규칙성을 가지며 배열된 핀 펫 구조들이 배치된 반도체 소자에서, 상기 핀펫 구조들은 트렌치 소자분리 기술(trench isolation technique)을 사용하여 형성된 소자 분리막에 의해 절연된 복수개의 활성 핀들에 형성될 수 있다. 상기 핀펫 구조는 모스 트랜지스터에 뿐만 아니라 다양한 반도체 메모리 소자에도 적용될 수 있고, 예를 들어, 플래쉬 메모리 셀에서도 채택될 수 있다.Recently, a semiconductor device has a design rule of sub-micron or less and can replace a conventional planar transistor in order to improve electrical characteristics. A fin-FET having gates on both sides of the channel can be effectively controlled. ) Structure has been proposed. The finpet structure effectively improves the current drive capability while using existing semiconductor process technology. In a semiconductor device in which fin fin structures are arranged with regularity, such as a cell region of a semiconductor memory device, the fin-pet structures are insulated by a device isolation film formed by using a trench isolation technique. It can be formed in the active fins. The finFET structure can be applied not only to MOS transistors but also to various semiconductor memory devices, and can be adopted, for example, in flash memory cells.
한편, 반도체 소자는 단위면적당 높은 집적 밀도, 빠른 동작속도와 아울러서 저소비전력에 대한 특성을 요구함에 따라, 상기 핀펫 소자를 구성하는 게이트 전극, 소스/드레인 접합은 가능한 범위 내에서 축소되도록 디자인되는 추세이다. 그러나, 상기 핀펫 소자의 축소에 따라 여러 문제점들이 유발된다. 예를 들면, 상기 게이트 전극의 축소에 따라, 상기 게이트 전극의 전기 저항이 증가되어 상기 게이트 전극에 가해지는 전기적인 신호의 전송속도는 지연된다. 더욱이, 상기 게이트 전극의 재료로 폴리실리콘막을 사용하는 경우에 상기 폴리실리콘 게이트 전극의 하부 영역 즉, 게이트 절연막과 인접한 영역에서 공핍 영역이 증가된다. 이로 인하여 상기 게이트 절연막의 전기적인 등가두께(equivalent thickness)를 증가시켜 상기 폴리실리콘 게이트 전극의 유효 게이트 전압(effective gate voltage)은 감소될 수 있다. 최근에, 이를 극복하기 위하여 상기 게이트 전극의 재료로 금속막을 사용하려는 시도가 진행되고 있다. On the other hand, as semiconductor devices require high integration density per unit area, fast operation speed, and low power consumption, the gate electrode and source / drain junctions of the finpet device are designed to be reduced to the extent possible. . However, various problems are caused by the shrinking of the pinpet element. For example, as the gate electrode shrinks, the electrical resistance of the gate electrode is increased, thereby delaying the transmission speed of the electrical signal applied to the gate electrode. Further, when the polysilicon film is used as the material of the gate electrode, the depletion region is increased in the lower region of the polysilicon gate electrode, that is, the region adjacent to the gate insulating film. This may increase the electrical equivalent thickness of the gate insulating layer, thereby reducing the effective gate voltage of the polysilicon gate electrode. Recently, attempts have been made to use a metal film as a material of the gate electrode to overcome this problem.
도 1a는 종래의 플래쉬 메모리 셀들의 평면도이다. 도 1b 및 도 1c는 각각 도 1a의 I-I'선 및 II-II'선을 따라 절단한 단면도들이다. 1A is a plan view of a conventional flash memory cell. 1B and 1C are cross-sectional views taken along lines II ′ and II-II ′ of FIG. 1A, respectively.
도 1a 내지 도 1c를 참조하면, 소자분리 트렌치(미도시)에 의하여 반도체 기판(10)에 한정된 활성 핀들(active fins; 14)을 형성할 수 있다. 상기 소자분리 트렌치의 하부 영역에 소자분리막(12)을 형성할 수 있다. 그 결과, 상기 활성 핀들(14)은 상기 소자분리막(12)에 대하여 돌출된 부분을 가질 수 있다. 상기 돌출된 활성 핀들(14) 상에 터널 절연막(22)을 형성할 수 있다. 1A to 1C,
상기 활성 핀들(14)을 갖는 반도체 기판(10)의 전면 상에 전하 저장막 및 전하 차단막을 차례로 적층시킬 수 있다. 상기 전하 저장막은 실리콘 질화막으로 형성될 수 있고, 상기 전하 차단막은 실리콘 산화막으로 형성될 수 있다. 이어서, 물리기상증착(Physical Vapor Deposition;PVD)을 사용하여 상기 전하 차단막 상에 제어 게이트 전극막을 증착시킨다. 상기 제어 게이트 전극막은 텅스텐막으로 형성될 수 있다. 이 경우에, 도 1b에서와 같이, 상기 텅스텐막은 상기 활성 핀들(14)의 상부 모서리에서 오버행(overhang)을 가진다. 아울러, 상기 활성 핀들(14)의 사이의 갭(gap)의 하부 모서리에서 상기 텅스텐막이 얇아지는 씨닝(thinning) 현상이 발생된다. 즉, 상기 갭의 높은 종횡비로 인하여 상기 텅스텐막은 불량한 단차도포성(step coverage)을 갖는다. A charge storage layer and a charge blocking layer may be sequentially stacked on the entire surface of the
상기 텅스텐막 상에 상기 활성 핀들(14)을 가로지르는 마스크 패턴들(미도시)을 형성한다. 상기 마스크 패턴들을 식각 마스크로 사용하여 상기 텅스텐막, 전하 차단막, 전하 저장막 및 터널 절연막을 차례로 식각한 결과, 차례로 적층된 터널 절연막 패턴(22), 전하 저장 패턴(24), 전하 차단 패턴(26) 및 제어 게이트 전극들(30)을 형성한다. 이 경우에, 도 1b에서와 같이, 상기 텅스텐막의 불량한 단차도포성으로 기인하여 상기 제어 게이트 전극(30)과 중첩되는 상기 갭의 하부 모서리에 상기 제어 게이트 전극(30)은 얇은 부분(T)을 가진다. 그 결과, 후속 식각 공정에서 상기 얇은 부분(T)은 손상을 받아 단절될 수 있다. 아울러, 상기 마스크 패턴들은 상기 마스크 패턴들 사이의 텅스텐막을 노출시키도록 소정 간격으로 이격되어 형성된다. 그러나, 상기 오버행으로 인해 상기 마스크 패턴들은 상기 활성 핀들(14) 사이의 갭의 하부 모서리에 형성된 상기 텅스텐막에 잔존된다. 그 결과, 상기 텅스텐막을 식각하는 경우에, 상기 잔존된 마스크 패턴 하부의 텅스텐막(B)은 식각되지 않고 잔존될 수 있다. 따라서, 상기 잔존된 텅스텐막(B)으로 인해 상기 제어 게이트 전극들(30) 사이에 단락(bridge)을 유발할 수 있다. Mask patterns (not shown) that cross the
본 발명이 이루고자 하는 기술적 과제는 활성 핀들 사이의 갭의 종횡비를 낮춰 금속 게이트 패턴을 형성하는 반도체 소자의 제조 방법을 제공함에 있다.An object of the present invention is to provide a method of manufacturing a semiconductor device to form a metal gate pattern by lowering the aspect ratio of the gap between the active fins.
본 발명이 이루고자 하는 다른 기술적 과제는 활성 핀들 사이의 갭을 부분적으로 채우는 금속 게이트 패턴을 구비하는 반도체 소자를 제공함에 있다.Another object of the present invention is to provide a semiconductor device having a metal gate pattern partially filling a gap between active fins.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 반도체 기판 상에 일 방향으로 신장된 활성 핀들을 형성하는 것을 구비한다. 상기 활성 핀들 사이의 갭의 하부 영역에 실리콘 패턴을 형성한다. 상기 실리콘 패턴을 갖는 반도체 기판 상에 금속막을 형성한다. 상기 금속막을 패터닝하여 상기 활성 핀들의 상부면을 가로지르는 금속 게이트 패턴을 형성한다. 상기 금속 게이트 패턴은 상기 갭의 상부 영역에 형성된다. 상기 실리콘 패턴을 패터닝하여 실리콘 게이트 패턴을 형성한다. 상기 실리콘 게이트 패턴은 상기 금속 게이트 패턴과 중첩되는 상기 갭의 하부 영역에 형성된다.According to one aspect of the present invention for achieving the above technical problem, a method for manufacturing a semiconductor device is provided. The method of manufacturing the semiconductor device includes forming active fins extending in one direction on a semiconductor substrate. A silicon pattern is formed in a lower region of the gap between the active fins. A metal film is formed on the semiconductor substrate having the silicon pattern. The metal layer is patterned to form a metal gate pattern crossing the upper surface of the active fins. The metal gate pattern is formed in an upper region of the gap. The silicon pattern is patterned to form a silicon gate pattern. The silicon gate pattern is formed in a lower region of the gap overlapping the metal gate pattern.
본 발명의 몇몇 실시예에서, 상기 실리콘 패턴은 폴리실리콘막으로 형성될 수 있다. 상기 실리콘 패턴을 형성하는 것은 상기 실리콘 패턴을 형성하는 것은 상기 활성 핀들을 갖는 반도체 기판의 전면 상에 폴리실리콘막을 형성하는 것을 구비할 수 있다. 염소 또는 브롬화수소가 함유된 식각 가스를 사용하여 상기 폴리실리콘막을 에치백(etchback)할 수 있다.In some embodiments of the present invention, the silicon pattern may be formed of a polysilicon film. Forming the silicon pattern may include forming a polysilicon film on an entire surface of the semiconductor substrate having the active fins. An etching gas containing chlorine or hydrogen bromide may be used to etch back the polysilicon layer.
다른 실시예들에서, 상기 금속막은 텅스텐막으로 형성될 수 있다. In other embodiments, the metal film may be formed of a tungsten film.
또 다른 실시예들에서, 상기 실리콘 패턴을 형성하기 전에, 상기 활성 핀들의 상부면 및 측벽들과 아울러서 상기 활성 핀들 사이의 상기 반도체 기판을 덮는 금속 질화막을 형성할 수 있다. 상기 실리콘 게이트 패턴을 형성한 후에, 상기 금속 질화막을 식각하여 질화막 게이트 패턴을 형성할 수 있다. In some embodiments, before forming the silicon pattern, a metal nitride layer may be formed to cover the semiconductor substrate between the active fins along with upper and sidewalls of the active fins. After forming the silicon gate pattern, the metal nitride layer may be etched to form a nitride gate pattern.
또 다른 실시예들에서, 상기 실리콘 패턴을 형성하기 전에, 상기 활성 핀들 의 상부면들 및 측벽들을 덮는 게이트 절연막을 형성할 수 있다. In other embodiments, before forming the silicon pattern, a gate insulating layer may be formed to cover upper surfaces and sidewalls of the active fins.
또 다른 실시예들에서, 상기 실리콘 패턴을 형성하기 전에. 상기 활성 핀들의 상부면들 및 측벽들을 덮는 제1 절연막을 형성할 수 있다. 상기 제1 절연막 상에 전하 저장막을 형성할 수 있다. 상기 전하 저장막 상에 제2 절연막을 형성할 수 있다. 상기 전하 저장막은 실리콘 질화막 또는 고유전막으로 형성될 수 있다. 아울러, 상기 전하 저장막은 부유 게이트막일 수 있다. 상기 전하 저장막은 도핑된 폴리실리콘막으로 형성될 수 있다. 또한, 상기 제1 절연막은 실리콘 산화막이고, 상기 제2 절연막은 실실리콘 산화막, 고유전막 또는 이들의 조합막으로 형성으로 형성될 수 있다. In still other embodiments, before forming the silicon pattern. A first insulating layer may be formed to cover upper surfaces and sidewalls of the active fins. A charge storage layer may be formed on the first insulating layer. A second insulating layer may be formed on the charge storage layer. The charge storage layer may be formed of a silicon nitride layer or a high dielectric layer. In addition, the charge storage layer may be a floating gate layer. The charge storage layer may be formed of a doped polysilicon layer. The first insulating film may be a silicon oxide film, and the second insulating film may be formed of a silicon oxide film, a high dielectric film, or a combination thereof.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 반도체 소자가 제공된다. 상기 반도체 소자는 반도체 기판 상에 일 방향으로 신장된 활성 핀들을 구비한다. 상기 활성 핀들의 상부면을 가로지르며 상기 활성 핀들 사이의 갭의 상부 영역에 배치되는 금속 게이트 패턴이 제공된다. 상기 게이트 패턴들과 중첩되는 상기 갭의 하부 영역에 배치되는 실리콘 게이트 패턴이 제공된다. According to another aspect of the present invention for achieving the above technical problem, a semiconductor device is provided. The semiconductor device has active fins extending in one direction on a semiconductor substrate. A metal gate pattern is provided across the top surface of the active fins and disposed in an upper region of the gap between the active fins. A silicon gate pattern disposed in a lower region of the gap overlapping the gate patterns is provided.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다. 또한, 소자(element) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout the specification. Also, an element or layer is referred to as "on" or "on" of another element or layer by interposing another layer or other element in the middle as well as directly above the other element or layer. Include all cases.
먼저, 도 2 내지 도 5b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대하여 설명한다. 본 실시예는 절연막을 전하 트랩막(trap layer)으로 사용하는 플래쉬 메모리 소자를 예로 들어 설명한다. 도 2는 본 발명의 일 실시예에 따른 플래쉬 메모리 셀의 평면도이며, 도 3a 내지 도 5a는 도 2의 III-III'선을 따라 절단한 공정 단면도들이며, 도 3b 내지 도 5b는 도 2의 IV-IV'선을 따라 절단한 공정 단면도들이다.First, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 2 to 5B. This embodiment is described taking a flash memory device using an insulating film as a charge trap layer as an example. 2 is a plan view of a flash memory cell according to an exemplary embodiment of the present invention, FIGS. 3A to 5A are cross-sectional views taken along line III-III ′ of FIG. 2, and FIGS. 3B to 5B are IVs of FIG. 2. Process cross-sections cut along the line -IV '.
도 2, 도 3a 및 도 3b를 참조하면, 반도체 기판(100)에 소자분리 트렌치(미도시)를 형성하여 일 방향으로 신장된 활성 핀들(active fins; )을 한정할 수 있다. 상기 소자분리 트렌치는 공지의 패터닝 기술을 이용하여 형성할 수 있다. 상기 반도체 기판(100)은 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI)웨이퍼일 수 있다.Referring to FIGS. 2, 3A, and 3B, an isolation trench (not shown) may be formed in the
상기 소자분리 트렌치를 채우고 상기 반도체 기판(100) 상을 덮는 절연막을 형성할 수 있다. 상기 절연막을 리세스(recess)하여 상기 소자분리 트렌치를 부분적으로 채우는 소자분리막(102)을 형성할 수 있다. 즉, 상기 소자분리막(102)은 상기 소자분리 트렌치 내의 하부 영역에 잔존할 수 있다. 상기 절연막을 리세스(recess)하는 것은 에치백(etch-back) 공정, 화학기계적연마(chemical mechanical polishing; CMP) 공정, 또는 이들의 조합을 포함할 수 있다. 그 결과, 상기 활성 핀들(104)은 상기 소자분리막(102)에 대하여 돌출되어 노출될 수 있다. 상기 소자분리막(102)은 실리콘산화막과 같은 절연막으로 형성할 수 있다. An insulating layer may be formed to fill the device isolation trench and cover the
이어서, 상기 노출된 활성 핀들(104)의 표면에 제1 절연막들(122)을 형성할 수 있다. 상기 제1 절연막들(122)은 상기 활성 핀들(104)의 상부면들 및 측벽들을 따라 형성될 수 있다. 본 실시예와 같이, 절연막을 전하트랩막으로 사용하는 플래쉬 메모리 소자의 경우에 제1 절연막들(122)은 터널 유전막들로 채택될 수 있다. 상기 터널 유전막들(122)은 열산화막(thermal oxide)과 같은 실리콘 산화막으로 형성될 수 있다. 다음으로, 상기 터널 유전막들(122)을 갖는 반도체 기판(100) 전면 상에 제2 절연막(124)을 형성할 수 있다. 상기 제2 절연막(124)은 상기 터널 절연막들(122)의 표면 및 상기 소자분리막(102)의 상부면을 따라 덮도록 형성될 수 있다. 본 실시예에서, 상기 제2 절연막(124)은 전하 저장막으로 채택될 수 있다. 상기 전하 저장막(124)은 실리콘질화막 또는 고유전막(high-k dielectrics)으로 형성될 수 있다. 상기 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 하프늄 알루미늄 산화막(HfAlO) 또는 이들의 조합막으로 형성될 수 있다. 예를 들어, 상기 실리콘질화막은 저압화학기상증착(low pressure chemical vapor deposition; LPCVD) 공정을 이용하여 형성할 수 있다. 계속해서, 상기 전하 저장막(124)을 갖는 반도체 기판(100) 상에 상기 전하 저장막(124)을 따라 제3 절연막(126)을 형성할 수 있다. 본 실시예에서, 상기 제3 절연막(126)은 전하 차단막으로 채택될 수 있다. 상기 전하 차단막(126)은 실리콘 산화막 또는 고유전막으로 형성될 수 있다. Subsequently, first insulating
상기 전하 차단막(126)을 갖는 반도체 기판(100)의 전면 상에 상기 전하 차단막(126)을 따라 금속 질화막(130)을 형성할 수 있다. 상기 금속 질화막(130)은 탄탈륨 질화막(TaN) 또는 타이타늄 질화막(TiN)으로 형성될 수 있다. 상기 금속 질화막은 물리기상증착(physical vapor deposition; PVD) 공정을 사용하여 형성될 수 있다. The
상기 금속 질화막(130)을 갖는 반도체 기판(100)의 전면 상에 실리콘막을 형성할 수 있다. 상기 실리콘막은 상기 활성 핀들(104)의 상부면을 덮도록 형성될 수 있다. 예를 들어, 상기 실리콘막은 폴리실리콘막일 수 있고, 상기 폴리실리콘막은 N 형 불순물로 도핑되도록 형성될 수 있다. 상기 폴리실리콘막은 저압화학기상증착(low pressure chemical vapor deposition; LPCVD) 공정을 사용하여 형성될 수 있다. 또한, 상기 증착 공정 진행 중에 인시튜(in-situ)로 N형 불순물을 주입하거나 상기 폴리실리콘막을 형성한 후에, 상기 폴리실리콘막에 대하여 N형 불순물을 주입할 수 있다. 본 실시예에서, 상기 폴리실리콘막의 매립(gapfill) 능력이 양호하여 보이드(void) 없이 형성될 수 있다. 이어서, 상기 폴리실리콘막을 리세스(recess)시켜 도 3a 및 도 3b에 도시된 바와 같이, 상기 활성 핀들(104) 사이의 갭(gap)의 하부 영역을 채우는 실리콘 패턴들(132)을 형성한다. 상기 실리콘 패턴들(132)은 상기 활성 핀들(104)과 평행한 방향으로 형성될 수 있다. 상기 실리콘막에 대한 리세스 공정은 에치백(etchback) 공정을 사용할 수 있으며, 상기 에치백 공정은 염소 또는 브롬화수소(HBr) 함유된 식각 가스를 사용하는 건식 식각으로 진행될 수 있다. A silicon film may be formed on the entire surface of the
도 2, 도 4a 및 도 4b를 참조하면, 상기 실리콘 패턴들(132)을 갖는 반도체 기판(100)의 전면 상에 금속막(134)을 형성한다. 구체적으로, 상기 금속막(134)은 상기 금속 질화막(130)의 상부면 및 상기 활성 핀들(104) 사이의 갭의 상부 영역을 덮도록 형성될 수 있다. 상기 금속막(134)은 텅스텐막으로 형성될 수 있다. 상기 텅스텐막은 물리기상증착 공정을 사용하여 형성될 수 있다. 상기 실리콘 패턴들(132)이 적절한 범위의 높이를 갖도록 형성되어 상기 텅스텐막은 상기 갭의 상부 영역을 전부 채울 수 있다. 즉, 상기 실리콘 패턴들(132)의 존재로 인해 상기 갭의 종횡비가 감소되어 상기 텅스텐막이 상기 갭의 상부 영역을 전부 채울 수 있다. 한편, 상기 금속막(134)과 상기 전하 저장막(124) 사이에 개재되는 상기 금속 질화막(130)이 형성되어 상기 금속막(134)과 상기 전하 저장막(124)의 계면에서 상기 금속막(134)의 산화를 방지하고, 이로 인해 유발되는 상기 전하 저장막(124)의 열화를 방지할 수 있다.2, 4A, and 4B, a
상기 금속막(134) 상에 상기 활성 핀들(104)을 가로지르는 마스크 패턴(140)을 형성할 수 있다. 상기 마스크 패턴(140)은 실리콘 질화막으로 형성될 수 있다. A
도 2, 도 5a 및 도 5b를 참조하면, 상기 마스크 패턴(140)을 식각 마스크로 사용하여 상기 금속막(134), 상기 실리콘 패턴들(132) 및 상기 금속 질화막(130)을 차례로 식각한다. 상기 실리콘 패턴들(132)이 폴리실리콘막인 경우에 상기 폴리실리콘막은 염소 또는 브롬화수소가 함유된 식각 가스를 사용하여 식각될 수 있다. 그 결과, 상기 활성 핀들(104)의 상부면들을 가로지르며 상기 갭의 상부 영역을 채우는 금속 게이트 패턴(134a), 상기 금속 게이트 패턴(134a)과 중첩되는 갭의 하부 영역을 채우는 실리콘 게이트 패턴들(132a)이 형성된다. 아울러, 상기 금속 게이트 패턴(134a)의 신장된 방향을 따라 상기 금속 게이트 패턴(134a) 및 상기 활성 핀들(104)의 상부 사이에 개재되는 질화막 게이트 패턴(130a)이 형성될 수 있다. 상기 질화막 게이트 패턴(130a)은 상기 실리콘 게이트 패턴들(132a)의 하부로 연장되어 상기 실리콘 게이트 패턴들(132a) 및 상기 활성 핀들(104)의 하부 사이에 개재되도록 형성될 수 있다. 즉, 상기 금속 게이트 패턴(134a), 상기 실리콘 게이트 패턴들(132a) 및 상기 질화막 게이트 패턴(130a)로 구성되는 게이트 패턴들이 형성될 수 있다. 본 실시예에서, 상기 게이트 패턴들은 전송 게이트 전극(136)으로 채택될 수 있다. 다른 실시예에서, 핀펫 구조를 갖는 반도체 소자가 모스(Metal Oxide Semiconductor; MOS) 트랜지스터로 사용되는 경우에 상기 게이트 패턴(136)은 게이트 전극의 역할을 할 수 있다.2, 5A, and 5B, the
계속해서, 상기 마스크 패턴(140)을 식각 마스크로 사용하여 상기 전하 차단막(126), 상기 전하 저장막(124) 및 상기 터널 절연막들(122)을 차례로 식각하여 차례로 적층된 터널 절연막 패턴들(122a), 전하 저장 패턴(124a) 및 전하 차단 패턴(126a)을 형성할 수 있다. 이어서, 상기 마스크 패턴(140)을 제거하거나 제거되지 않고 캐핑막 패턴으로 사용할 수 있다. 다른 실시예에서, 핀펫 구조를 갖는 반도체 소자가 모스(Metal Oxide Semiconductor; MOS) 트랜지스터로 사용되는 경우에 상기 제1 절연막(122), 제 2 절연막(124), 제3 절연막(126) 또는 이들의 조합막으로 구성된 절연막을 패터닝한 절연막 패턴은 게이트 절연막의 역할을 할 수 있다. 다음으로, 상기 전송 게이트 전극(136)의 양측에 인접한 상기 반도체 기판(100) 내 에 불순물을 주입하여 소오스/드레인 영역들(미도시)을 형성할 수 있다.Subsequently, the
본 발명의 일 실시예를 따라 제조한 경우에, 상기 금속막(도 4의 134 참고) 및 상기 실리콘막(도 4의 132 참고)이 상기 갭의 상부 및 하부 영역에 각각 채워져 도 5a에 도시된 바와 같이, 상기 금속 게이트 패턴(134a) 및 상기 실리콘 게이트 패턴들(132a)은 보이드 없이 형성될 수 있다. 또한, 상기 금속막(134)이 상기 갭의 상부 영역을 매립하고 있어, 후속 식각 공정에서 상기 금속 게이트 패턴(134a)은 단절없이 형성될 수 있다. 아울러, 도 5b에 도시한 바와 같이, 상기 마스크 패턴(도 4의 140 참고)에 의해 노출된 상기 금속막(134) 및 상기 실리콘막(132)도 상기 갭의 상부 및 하부 영역을 전부 채워 상기 금속막(134) 및 상기 실리콘막(132)에 대한 식각 공정에서 상기 금속막(134) 및 상기 실리콘막(132)이 잔존되지 않고 제거된다. 그 결과, 상기 금속 게이트 패턴(134a)이 인접한 금속 게이트 패턴과 단락을 방지할 수 있다.When manufactured according to an embodiment of the present invention, the metal film (see 134 of FIG. 4) and the silicon film (see 132 of FIG. 4) are filled in the upper and lower regions of the gap, respectively, as shown in FIG. 5A. As described above, the
이하, 도 2 및 도 5a를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자에 대하여 설명하기로 한다. Hereinafter, a semiconductor device according to an exemplary embodiment of the present invention will be described with reference to FIGS. 2 and 5A.
소자분리 트렌치(미도시)에 의하여 반도체 기판(100)에 한정되어 일 방향으로 신장되는 활성 핀들(104)이 제공될 수 있다. 상기 활성 핀들(104) 사이의 상기 소자분리 트렌치를 부분적으로 채우는 소자분리막(102)이 제공될 수 있다. 즉, 상기 활성 핀들(104)은 상기 소자분리막(102)에 대하여 돌출된 부분을 구비할 수 있다.
상기 활성 핀들(104)의 상부면들 및 측벽들 상에 제1 절연막 패턴들 예를 들 어, 터널 절연막 패턴들(122a)이 배치될 수 있다. 상기 터널 절연막 패턴들(122a)은 열산화막일 수있다. 상기 터널 절연막 패턴들(122a) 상에 차례로 적층된 제2 및 제3 절연막 패턴(124a, 126a)이 배치될 수 있다. 본 실시예에서, 상기 제2 및 제3 절연막 패턴들은 전하 저장막 패턴(124a) 및 전하 차단막 패턴(126a)일 수 있다. 상기 전하 저장막 패턴(124a)은 실리콘 질화막 또는 고유전막일 수 있다. First insulating layer patterns, for example, tunnel insulating
상기 전하 차단막 패턴(126a) 상에 상기 활성 핀들(104)의 상부를 가로지르는 게이트 패턴(136)이 배치된다. 본 실시예에서, 상기 게이트 패턴(136)은 제어 게이트 전극의 역할을 할 수 있다. 상기 제어 게이트 전극(136)은 상기 활성 핀들(104) 사이의 갭을 채우도록 연장된다. 본 실시예에서, 상기 제어 게이트 전극(136)은 워드라인들의 역할을 수행할 수 있다. 상기 제어 게이트 전극(136)은 상기 활성 핀들(104)의 상부면들 및 상기 갭의 상부 영역을 덮는 금속 게이트 패턴(134a), 상기 금속 게이트 패턴(134a)과 중첩되는 상기 갭의 하부 영역에 배치되는 실리콘 게이트 패턴들(132a)을 포함한다. 이에 더하여, 상기 제어 게이트 전극(136)은 상기 금속 게이트 패턴(134a) 및 상기 전하 차단 패턴(126a) 사이에 개재되는 질화막 게이트 패턴(130a)을 더 포함할 수 있다. 상기 질화막 게이트 패턴(130a)은 상기 실리콘 게이트 패턴들(132a)의 하부로 연장되어 상기 실리콘 게이트 패턴들(132a) 및 상기 전하 차단 패턴(126a) 사이에 개재되도록 배치될 수 있다. 상기 금속 게이트 패턴(134a)은 텅스턴막일 수 있고, 상기 실리콘 게이트 패턴들(132a)은 폴리실리콘막일 수 있다. 상기 질화막 게이트 패턴(130a)은 탄탈륨 질화막 또는 타이타늄 질화막일 수 있다. A gate pattern 136 crossing the upper portion of the
상기 제어 게이트 전극(136)의 양측에 인접한 상기 활성 핀들(104)에 소스/드레인 영역들(미도시)이 배치될 수 있다. 상기 소스/드레인 영역들은 고농도 불순물영역일 수 있다.Source / drain regions (not shown) may be disposed in the
핀펫 구조를 갖는 반도체 소자가 모스(Metal Oxide Semiconductor; MOS) 트랜지스터로 사용되는 경우에 상기 게이트 패턴(136)은 게이트 전극으로 채택되고, 상기 제1 내지 제3 절연막 패턴(122a, 124a, 126a) 또는 이들의 조합막으로 구성되는 절연막 패턴은 게이트 절연막으로 채택될 수 있다. When a semiconductor device having a finFET structure is used as a metal oxide semiconductor (MOS) transistor, the gate pattern 136 is adopted as a gate electrode, and the first to third
도 6 내지 8b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기로 한다. 다른 실시예의 반도체 소자는 부유 게이트를 갖는 플래쉬 메모리 셀이다. 도 6은 본 발명의 다른 실시예에 따른 플래쉬 메모리 셀의 평면도이며, 도 7a 및 도 8a는 도 6의 V-V'선을 따라 절단한 공정 단면들이며, 도 7b 및 도 8b는 도 6의 VI-VI'선을 따라 절단한 공정 단면도들이다. 6 to 8B, a method of manufacturing a semiconductor device according to another embodiment of the present invention will be described. Another embodiment of the semiconductor device is a flash memory cell having a floating gate. 6 is a plan view of a flash memory cell according to another exemplary embodiment of the present invention, and FIGS. 7A and 8A are cross-sectional views taken along the line VV ′ of FIG. 6, and FIGS. 7B and 8B are VI of FIG. 6. Process cross-sectional views cut along the line 'VI'.
도 6, 도 7a 및 도 7b을 참조하면, 반도체 기판(200)에 소자분리 트렌치(미도시)를 형성하여 일 방향으로 신장된 활성 핀들(204)을 한정할 수 있다. 상기 소자분리 트렌치를 채우고 상기 반도체 기판(200) 상을 덮는 절연막을 형성할 수 있다. 상기 절연막을 리세스(recess)하여 상기 소자분리 트렌치를 부분적으로 채우는 소자분리막(202)을 형성할 수 있다. 6, 7A, and 7B, an isolation trench (not shown) may be formed in the
상기 활성 핀들(204)을 갖는 반도체 기판(200) 상에 제1 절연막(222)을 형성할 수 있다. 상기 제1 절연막(222)은 상기 활성 핀들(204)의 상부면들 및 측벽들을 덮도록 형성될 수 있다. 다른 실시예에서는 상기 제1 절연막(222)은 터널 절연막으 로 채택될 수 있다. 상기 제1 절연막(222)은 열산화막과 같은 실리콘 산화막으로 형성될 수 있다. 다음으로, 상기 제1 절연막(222) 상에 전하 저장막(224)을 형성한다. 상기 전하 저장막(224)은 부유 게이트막으로 채택되고, 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 부유 게이트막(224)은 상기 활성 핀들(204)의 상부면들 및 측벽들을 덮도록 형성될 수 있다. 상기 부유 게이트막(224)을 갖는 반도체 기판(200) 상에 제2 절연막(226)을 형성할 수 있다. 상기 제2 절연막(226)은 실리콘 산화막, 실리콘 질화막, 고유전막 또는 이들의 조합막으로 형성될 수 있다.The first insulating
이어서, 상기 제2 절연막(226)을 갖는 반도체 기판(200) 상에 금속 질화막(230) 및 실리콘 패턴들(232)을 차례로 형성한다. 상기 실리콘 패턴들(232)은 상기 활성 핀들(204) 사이의 갭의 하부 영역을 채우도록 형성된다. 이들의 형성 과정은 도 3a 및 도 3b에서 상술하였으므로 이에 대한 설명은 생략하기로 한다. 이어서, 상기 실리콘 패턴들(232)을 갖는 반도체 기판(200)의 전면 상에 금속막(234)을 형성한다. 구체적으로, 상기 금속막(234)은 상기 금속 질화막(230)의 상부면 및 상기 활성 핀들(204) 사이의 갭의 상부 영역을 덮도록 형성될 수 있다. 이들의 형성 과정은 도 4a 및 도 4b에서 상술하였으므로 이에 대한 설명은 생략하기로 한다.Subsequently, the
이어서, 상기 금속막(234) 상에 상기 활성 핀들(204)을 가로지르는 마스크 패턴(240)을 형성할 수 있다. Subsequently, a
도 6, 도 8a 및 도 8b를 참조하면, 상기 마스크 패턴(240)을 식각 마스크로 사용하여 상기 금속막(234), 상기 실리콘 패턴들(232) 및 상기 금속 질화막(230)을 차례로 식각한다. 그 결과, 상기 활성 핀들(204)의 상부면들을 가로지르며 상기 갭 의 상부 영역을 채우는 금속 게이트 패턴(234a), 상기 금속 게이트 패턴(234a)과 중첩되는 갭의 하부 영역을 채우는 실리콘 게이트 패턴들(232a)이 형성된다. 아울러, 상기 금속 게이트 패턴(234a)의 신장된 방향을 따라 상기 금속 게이트 패턴(234a) 및 상기 활성 핀들(204)의 상부 사이에 개재되는 질화막 게이트 패턴(230a)이 형성될 수 있다. 상기 질화막 게이트 패턴(230a)은 상기 실리콘 게이트 패턴들(232a)의 하부로 연장되어 상기 실리콘 게이트 패턴들(232a) 및 상기 활성 핀들(204)의 하부 사이에 개재될 수 있다. 즉, 상기 금속 게이트 패턴(234a), 상기 실리콘 게이트 패턴들(232a) 및 상기 질화막 게이트 패턴(230a)으로 구성되는 게이트 패턴들이 형성될 수 있다. 본 실시예에서, 상기 게이트 패턴들은 전송 게이트 전극(236)으로 채택될 수 있다.6, 8A, and 8B, the
계속해서, 상기 마스크 패턴(240)을 식각 마스크로 사용하여 상기 제2 절연막(226), 상기 부유 게이트막(224) 및 상기 제1 절연막(222)을 차례로 식각할 수 있다. 그 결과, 차례로 적층된 제1 절연막 패턴(222a), 부유 게이트(224a) 및 제2 절연막 패턴(226a)이 형성된다. 상기 부유 게이트(224a)는 자기정렬되어(self-aligned) 형성될 수 있다. Subsequently, the second insulating
상기 마스크 패턴(240)을 제거하거나 제거하지 않고 캐핑막 패턴으로 사용할 수 있다. 이어서, 상기 전송 게이트 전극(236)의 양측에 인접한 상기 반도체 기판(200) 내에 불순물을 주입하여 소오스/드레인 영역들(미도시)을 형성할 수 있다.The
본 발명의 다른 실시예에 의해 제조된 플래쉬 메모리 셀 또한 도 8a에서와 같이, 상기 활성 핀들(204) 사이의 갭에서 상기 전송 게이트 전극(236)이 단절되 지 않고 형성된다. 상기 금속 게이트 패턴(234a)은 도 8b에서와 같이, 인접한 금속 게이트 패턴과 단락없이 형성되어 플래쉬 메모리 셀의 신뢰성을 향상시킬 수 있다. A flash memory cell manufactured by another embodiment of the present invention is also formed without disconnection of the transfer gate electrode 236 in the gap between the
상술한 바와 같이 본 발명에 따르면, 활성 핀들의 사이의 갭의 하부 영역에 실리콘막을 형성하여 상기 갭의 종횡비를 감소시킨다. 그 결과, 상기 갭의 상부 영역을 채우는 금속막은 보이드 또는 씨닝 현상을 갖지 않고 양호하게 형성될 수 있다. 따라서, 금속 게이트 패턴은 보이드 없이 형성될 수 있다. 또한, 후속 식각 공정에서 상기 금속 게이트 패턴은 단절없이 형성될 수 있다. 아울러, 금속막에 대한 식각 공정에서 상기 금속막이 잔존되지 않을 수 있다. 그 결과, 상기 금속 게이트 패턴이 인접한 금속 게이트 패턴과 단락을 방지할 수 있다.As described above, according to the present invention, a silicon film is formed in the lower region of the gap between the active fins to reduce the aspect ratio of the gap. As a result, the metal film filling the upper region of the gap can be well formed without voids or thinning phenomenon. Thus, the metal gate pattern can be formed without voids. In addition, in the subsequent etching process, the metal gate pattern may be formed without disconnection. In addition, the metal film may not remain in the etching process for the metal film. As a result, the metal gate pattern may prevent a short circuit with an adjacent metal gate pattern.
Claims (18)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070006622A KR20080069037A (en) | 2007-01-22 | 2007-01-22 | Method of fabricating semiconductor device having metallic gate on a active fins and semiconductor device fabricated thereby |
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Publication Number | Publication Date |
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KR20080069037A true KR20080069037A (en) | 2008-07-25 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103854989A (en) * | 2012-11-30 | 2014-06-11 | 国际商业机器公司 | Structures having uniform finFET gate height and forming method thereof |
CN105336624A (en) * | 2014-08-11 | 2016-02-17 | 中国科学院微电子研究所 | Fin field effect transistor and manufacturing method of dummy gate thereof |
-
2007
- 2007-01-22 KR KR1020070006622A patent/KR20080069037A/en not_active Application Discontinuation
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