KR20080067903A - Booting system and method thereof - Google Patents

Booting system and method thereof Download PDF

Info

Publication number
KR20080067903A
KR20080067903A KR1020070005392A KR20070005392A KR20080067903A KR 20080067903 A KR20080067903 A KR 20080067903A KR 1020070005392 A KR1020070005392 A KR 1020070005392A KR 20070005392 A KR20070005392 A KR 20070005392A KR 20080067903 A KR20080067903 A KR 20080067903A
Authority
KR
South Korea
Prior art keywords
signal
memory
reset signal
cle
booting
Prior art date
Application number
KR1020070005392A
Other languages
Korean (ko)
Other versions
KR101331019B1 (en
Inventor
김선영
황홍기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070005392A priority Critical patent/KR101331019B1/en
Publication of KR20080067903A publication Critical patent/KR20080067903A/en
Application granted granted Critical
Publication of KR101331019B1 publication Critical patent/KR101331019B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Debugging And Monitoring (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

A booting system and method are provided to perform a booting operation only when a pin reset signal is inputted so as to prevent the booting operation from being executed due to a wrong operation of a reset unit. A booting system(100) includes a reset unit(110), a controller(120), and a computing unit(130). The reset unit outputs an internal reset signal when input of a pin reset signal is recognized. The controller outputs a CLE(Command Latch Enable) signal when the internal reset signal is received from the reset unit. The computing unit performs a logic operation on the pin reset signal and the CLE signal and transmits the CLE signal to a memory(140) according to the result of the logic operation.

Description

부팅시스템 및 그 방법{Booting system and method thereof}Booting system and method

도 1은 본 발명의 일 실시 예에 따른 부팅시스템의 구성을 나타내기 위한 블럭도, 그리고,1 is a block diagram showing the configuration of a boot system according to an embodiment of the present invention, and

도 2는 본 발명의 다른 실시 예에 따른 부팅시스템의 부팅방법을 설명하기 위한 흐름도이다.2 is a flowchart illustrating a booting method of a booting system according to another exemplary embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* * Description of the symbols for the main parts of the drawings *

100 : 부팅시스템 110 : 리셋부100: boot system 110: reset unit

120 : 컨트롤러 130 : 연산부120: controller 130: calculator

140 : 메모리 140: memory

본 발명은 부팅시스템 및 그 방법에 관한 것으로, 보다 상세하게는 핀 리셋신호 및 컨트롤러의 CLE(Command Latch Enable)신호의 논리연산 결과에 따라, 부팅을 수행하는 부팅시스템 및 그 방법에 관한 것이다.The present invention relates to a booting system and a method thereof, and more particularly, to a booting system and a method for performing a boot according to the logical operation result of the pin reset signal and the command latch enable (CLE) signal of the controller.

일반적으로, 부팅시스템은 부트 데이터, OS(Operating System), 응용 프로그램 등을 저장한 낸드 플래쉬 메모리, 노어 플래쉬 메모리, 및 EEPROM등과 같은 메 모리를 이용하여 부팅을 수행하게 된다. In general, the booting system uses a memory such as NAND flash memory, NOR flash memory, and EEPROM that stores boot data, an operating system (OS), and an application program.

전원 온(on)에 따라 전원전압이 인가되면, 핀 리셋신호가 입력되게 된다. 핀 리셋신호가 입력되면, F/F(Flip/Flop)을 이용하여 핀 리셋신호를 정형화한 내부 리셋신호를 생성하게 되며, 컨트롤러는 생성된 내부 리셋신호를 이용하여 메모리 제어신호를 생성하게 된다. When a power supply voltage is applied according to the power-on, a pin reset signal is input. When the pin reset signal is input, an internal reset signal is formed by shaping the pin reset signal using F / F (Flip / Flop), and the controller generates a memory control signal using the generated internal reset signal.

이때, F/F은 전원이 인가되는 시점에, 알 수 없는 임의의 값들로 설정된 상태이다. 이 경우, 핀 리셋신호가 입력되지 않은 상태, 즉 전원이 안정화되기 이전에 F/F가 우연히 활성화되는 경우가 발생된다. 이에 따라, 내부 리셋신호가 생성되어, 컨트롤러는 메모리를 제어할 여지가 있게 된다. At this time, the F / F is set to unknown values at the time when the power is applied. In this case, there is a case where the F / F is accidentally activated before the pin reset signal is input, that is, before the power is stabilized. Accordingly, an internal reset signal is generated, so that the controller has room to control the memory.

결과적으로, 초기화가 이루어지기 전에 시스템의 오동작이 발생할 수 있다는 문제점이 있었다. As a result, there was a problem that a malfunction of the system may occur before the initialization is made.

본 발명은 이상과 같은 목적을 달성하기 위해 제안된 것으로서, 핀 리셋신호 및 컨트롤러의 CLE신호의 논리연산 결과, 핀 리셋신호가 입력될 때에만 CLE신호를 출력하여 부팅을 수행함으로써 부팅 오동작을 방지하는 부팅시스템 및 그 방법을 제공함에 있다. The present invention has been proposed to achieve the above object, and as a result of the logical operation of the pin reset signal and the CLE signal of the controller, booting is performed by outputting the CLE signal only when the pin reset signal is input to prevent booting malfunction. The present invention provides a booting system and method thereof.

본 발명의 일 실시 예에 따른 부팅 시스템은 핀 리셋 신호의 입력이 인식되면 내부 리셋 신호를 출력하는 리셋부, 상기 리셋부로부터 상기 내부 리셋신호가 수신되면, CLE 신호를 출력하는 컨트롤러, 및, 상기 핀 리셋 신호 및 상기 CLE 신 호를 논리 연산하여, 그 연산 결과에 따라 상기 CLE 신호를 메모리로 전달하는 연산부를 포함한다.The booting system according to an embodiment of the present invention includes a reset unit for outputting an internal reset signal when an input of a pin reset signal is recognized, a controller for outputting a CLE signal when the internal reset signal is received from the reset unit, and the And an operation unit configured to logically perform a pin reset signal and the CLE signal and transfer the CLE signal to a memory according to a result of the operation.

바람직하게는, 상기 컨트롤러는 상기 메모리로부터 상기 CLE 신호에 대응되는 응답신호가 수신되면, 상기 메모리에 대한 제어 신호를 출력하여 상기 메모리에 저장된 부팅 데이터를 리드하고, 리드된 부팅 데이터에 따라 부팅을 수행할 수 있다.Preferably, when the controller receives a response signal corresponding to the CLE signal from the memory, the controller outputs a control signal for the memory to read boot data stored in the memory, and performs booting according to the read boot data. can do.

바람직하게는, 상기 연산부는 AND 게이트 연산을 수행할 수 있다.Preferably, the operation unit may perform an AND gate operation.

한편, 본 발명의 다른 실시 예에 따른 메모리를 이용하여 부팅을 수행하는 부팅 시스템의 부팅 방법은 핀 리셋 신호의 입력이 인식되면, 내부 리셋 신호를 생성하는 단계, 상기 내부 리셋 신호에 따라 CLE 신호를 생성하는 단계, 상기 핀 리셋 신호 및 상기 CLE 신호를 논리 연산하여, 그 연산 결과에 따라 상기 CLE 신호를 메모리로 전달하는 단계, 상기 메모리로부터 상기 CLE 신호에 대응되는 응답신호가 수신되면, 상기 메모리에 대한 제어 신호를 출력하여 상기 메모리에 저장된 부팅 데이터를 리드하는 단계, 및, 상기 리드된 부팅 데이터에 따라 부팅을 수행하는 단계를 포함한다.Meanwhile, in the booting method of a booting system that performs booting using a memory according to another embodiment of the present invention, if an input of a pin reset signal is recognized, generating a internal reset signal and generating a CLE signal according to the internal reset signal. Generating, logically performing the pin reset signal and the CLE signal, and transferring the CLE signal to a memory according to a result of the operation; when a response signal corresponding to the CLE signal is received from the memory, Outputting a control signal to read boot data stored in the memory, and performing booting according to the read boot data.

바람직하게는, 상기 논리 연산은 AND 게이트 연산이 될 수 있다.Advantageously, said logical operation may be an AND gate operation.

이하에서, 첨부된 도면을 참조하여 본 발명에 대하여 자세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the present invention.

도 1은 본 발명의 일 실시 예에 따른 부팅시스템의 구성을 나타내기 위한 블럭도이다. 도 1에 따르면, 본 부팅시스템(100)은 리셋부(110), 컨트롤러(120), 연산부(130), 및 메모리(140)를 포함한다.1 is a block diagram illustrating a configuration of a booting system according to an exemplary embodiment. According to FIG. 1, the boot system 100 includes a reset unit 110, a controller 120, an operation unit 130, and a memory 140.

리셋부(110)는 전원이 3.3V의 정격전압에 도달하게 되면, 핀 리셋 신호의 입력을 인식하여 내부 리셋 신호를 컨트롤러(120)로 출력한다. 이때, 핀 리셋 신호의 입력은 핀 리셋 신호의 크기 레벨로 인식할 수 있다. 즉, 크기 레벨이 하이(high)인 경우 핀 리셋 신호가 입력된 것으로 인식하며, 로우(low)인 경우 입력이 없는 것으로 인식한다.When the power supply reaches the rated voltage of 3.3V, the reset unit 110 recognizes the input of the pin reset signal and outputs an internal reset signal to the controller 120. In this case, the input of the pin reset signal may be recognized as the magnitude level of the pin reset signal. That is, when the magnitude level is high, the pin reset signal is recognized as input. When the magnitude level is high, the pin reset signal is recognized as no input.

여기서, 리셋부(110)는 64단의 리셋 플립플롭으로 구성될 수 있으며, 핀 리셋 신호가 입력되면 핀 리셋 신호를 64단을 거쳐 정형화시키게 된다.Here, the reset unit 110 may be configured as a 64-stage reset flip-flop, and when the pin reset signal is input, the reset unit 110 may format the pin reset signal through 64 stages.

즉, 내부 리셋 신호는 핀 리셋신호를 정형화시킨 신호이다. 여기서, 리셋 플립플롭은 SR-F/F, D-F/F, JK-F/F, 및 T-F/F 등 중 하나로 구현될 수 있다.That is, the internal reset signal is a signal obtained by shaping the pin reset signal. Here, the reset flip-flop may be implemented as one of SR-F / F, D-F / F, JK-F / F, T-F / F, and the like.

한편, 핀 리셋 신호는 전원이 온(on)되는 경우 발생하는 신호로 리셋부(110)의 리셋단 입력이 된다. On the other hand, the pin reset signal is a signal generated when the power is turned on, and is a reset terminal input of the reset unit 110.

컨트롤러(120)는 리셋부(110)로부터 내부 리셋신호를 입력받게 된다. 컨트롤러(120)는 내부 리셋신호가 입력되면, 메모리(140)를 제어하기 위한 제어신호들을 생성하게 된다. The controller 120 receives an internal reset signal from the reset unit 110. When the internal reset signal is input, the controller 120 generates control signals for controlling the memory 140.

여기서, 제어신호들은 메모리(140)에 저장된 부트코드를 독출하기 위한 제어신호로, CLE(Command Latch Enable)신호, ALE(Address Latch Enable)신호, CE(Chip Enable)신호, WE(Write Enable)신호, RE(Read Enable)신호 등이 될 수 있다. 한편, 생성된 제어신호들은 이후 설명될 연산부(130)의 논리연산 결과에 따라, 메모리(140)로 전달된다. Here, the control signals are control signals for reading the boot code stored in the memory 140, and include a command latch enable (CLE) signal, an address latch enable (ALE) signal, a chip enable (CE) signal, and a write enable (WE) signal. It may be a RE (Read Enable) signal. On the other hand, the generated control signals are transferred to the memory 140 according to the logical operation result of the operation unit 130 to be described later.

한편, 리셋부(110)는 전원인가 시점에서 임의의 알 수 없는 값이 초기저장되 기 때문에, 핀 리셋 신호의 크기 레벨이 로우(low)인 경우에도 내부 리셋신호를 생성하여 컨트롤러(120)로 출력하는 경우가 발생한다. 이에 따라, 본 발명에서는 연산부(130)를 AND게이트로 구현하여 리셋부(110)의 오동작으로 인해 컨트롤러(120)가 메모리(140)에 제어신호를 출력하는 것을 방지한다.On the other hand, since the reset unit 110 initially stores an unknown value at the time of applying power, even when the magnitude level of the pin reset signal is low, the reset unit 110 generates an internal reset signal to the controller 120. The output occurs. Accordingly, the present invention prevents the controller 120 from outputting a control signal to the memory 140 due to a malfunction of the reset unit 110 by implementing the operation unit 130 as an AND gate.

즉, 연산부(130)는 핀 리셋 신호 및 컨트롤러(120)의 제어신호 중 CLE신호를 AND연산하여, 참이 되면 입력된 핀 리셋신호에 따라 생성된 CLE신호를 메모리(140)로 전달한다.That is, the calculation unit 130 performs an AND operation on the CLE signal among the pin reset signal and the control signal of the controller 120, and when true, transfers the CLE signal generated according to the input pin reset signal to the memory 140.

구체적으로, 연산부(130)는 핀 리셋신호의 레벨크기가 하이(high)이며, 컨트롤러(120)의 CLE신호가 활성화되어 하이(high)인 경우에만 컨트롤러(120)의 CLE신호를 메모리(140)에 전달한다. 따라서, 이때 메모리(140)에 전달되는 CLE신호는 리셋부(110)에서 핀 리셋신호 입력에 따라 생성한 내부 리셋신호를 이용하여 생성된 신호가 될 수 있다. 즉, 핀 리셋신호가 입력되지 않은 상황에서 내부 리셋신호가 생성되면, 연산부(130)의 작용에 의해 CLE신호가 메모리(140)에 전달되지 않게 한다. Specifically, the operation unit 130 stores the CLE signal of the controller 120 only when the level of the pin reset signal is high and the CLE signal of the controller 120 is activated and is high. To pass on. Therefore, the CLE signal transmitted to the memory 140 may be a signal generated by using the internal reset signal generated by the reset unit 110 according to the pin reset signal input. That is, when the internal reset signal is generated in a situation where the pin reset signal is not input, the CLE signal is not transmitted to the memory 140 by the operation of the operation unit 130.

메모리(140)는 부팅을 위한 부트 데이터를 저장하며, 운용체제(OS) 및 응용 프로그램 등이 저장될 수 있다. 여기서, 부트 데이터는 시스템 초기화 코드 및 카피 루프 명령 코드를 포함하는 코드이다. 여기서, 메모리(140)는 낸드플래쉬 메모리가 될 수 있다. The memory 140 stores boot data for booting and may store an operating system (OS) and an application program. Here, the boot data is code including system initialization code and copy loop command code. In this case, the memory 140 may be a NAND flash memory.

컨트롤러(120)는 메모리(140)로부터 CLE신호에 대응되는 응답신호가 수신되면, 메모리(140)에 대한 제어 신호를 출력하여 메모리(140)에 저장된 부팅 데이터 를 리드하고, 리드된 부팅 데이터에 따라 부팅을 수행한다. When the controller 120 receives a response signal corresponding to the CLE signal from the memory 140, the controller 120 outputs a control signal for the memory 140 to read boot data stored in the memory 140, and according to the read boot data. Perform a boot.

이때, 메모리(140)에 출력되는 제어신호는 내부 리셋신호에 따라 생성된 CLE(Command Latch Enable)신호, ALE(Address Latch Enable)신호, CE(Chip Enable)신호, WE(Write Enable)신호, RE(Read Enable)신호 등을 포함할 수 있다.At this time, the control signal output to the memory 140 is a CLE (Command Latch Enable) signal, ALE (Address Latch Enable) signal, CE (Chip Enable) signal, WE (Write Enable) signal, RE generated according to the internal reset signal (Read Enable) signal and the like.

여기서, CLE신호는 소정 명령이 메모리(140)에 입력될 때 활성화되며, ALE신호는 소정의 어드레스가 메모리(140)에 입력될 때 활성화된다. Here, the CLE signal is activated when a predetermined command is input to the memory 140, and the ALE signal is activated when a predetermined address is input to the memory 140.

메모리(140)는 CLE신호, CE신호, 및 RE신호의 활성화에 응답하여 컨트롤러(120)로부터 리드 명령을 입력받는다. 또는 메모리(140)는 ALE신호, CE신호, 및 WE신호의 활성화에 응답하여 어드레스 및, 컨트롤러(120)를 통해 입력되는 부트 데이터 리드 및 복사명령이 입력에 따라 해당 어드레스에 기입된 부트 데이터를 리드하여 내부 램(미도시)에 복사하게 된다. 한편, 내부 램에 부트 데이터를 복사한 이후, 메모리(140)의 제어권은 CPU(미도시)가 갖게 된다. The memory 140 receives a read command from the controller 120 in response to the activation of the CLE signal, the CE signal, and the RE signal. Alternatively, the memory 140 reads an address and boot data written to the address in response to the activation of the ALE signal, the CE signal, and the WE signal, and the boot data read and copy commands input through the controller 120. To copy to the internal RAM (not shown). On the other hand, after copying the boot data into the internal RAM, the CPU (not shown) has the control right of the memory 140.

이후, CPU는 컨트롤러(120)를 통해 메모리(140)에 저장된 OS 및 응용프로그램을 내부 램에 리드 및 복사하며, 복사된 OS 및 응용프로그램을 실행시켜 시스템을 초기화시킬 수 있다. Thereafter, the CPU reads and copies an OS and an application program stored in the memory 140 to the internal RAM through the controller 120, and initializes the system by executing the copied OS and application program.

이에 따라, 리셋부(110)의 오동작으로 생성된 내부 리셋 신호에 따라 컨트롤러(120)가 초기화하더라도, 연산부(130)에 핀 리셋신호가 입력되지 않으면 컨트롤러(120)가 메모리에 제어신호를 전달하지 않으므로 부팅초기화 오동작을 방지할 수 있게 된다. Accordingly, even when the controller 120 is initialized according to an internal reset signal generated by a malfunction of the reset unit 110, if the pin reset signal is not input to the operation unit 130, the controller 120 does not transmit a control signal to the memory. Therefore, boot initialization malfunction can be prevented.

도 2는 본 발명의 다른 실시 예에 따른 부팅시스템의 부팅방법을 설명하기 위한 흐름도이다. 도 2에 따르면, 전원인가에 따라 핀 리셋신호가 입력되면(S210), 내부 리셋 신호를 생성하게 된다(S220). 여기서, 핀 리셋신호의 크기레벨이 하이(high)이면 핀 리셋신호가 입력된 것으로 인식한다. 한편, 전원이 인가되더라도 정격전원 3.3V가 되지 않으면, 핀 리셋신호는 입력되지 않는다. 핀 리셋신호가 입력되지 않은 상태에서 내부 리셋신호가 생성될 수도 있다. 2 is a flowchart illustrating a booting method of a booting system according to another exemplary embodiment of the present invention. According to FIG. 2, when a pin reset signal is input according to the application of power (S210), an internal reset signal is generated (S220). Here, if the magnitude level of the pin reset signal is high, the pin reset signal is recognized as input. On the other hand, even when the power is applied, if the rated power is not 3.3V, the pin reset signal is not input. The internal reset signal may be generated when the pin reset signal is not input.

이때, 내부 리셋 신호는 64단의 플립플롭을 거쳐 안정된 신호로 정형화된다. 생성된 내부 리셋신호를 이용하여 메모리를 제어하기 위한 제어신호를 생성하게 된다. 여기서, 제어신호는 CLE(Command Latch Enable)신호, ALE(Address Latch Enable)신호, CE(Chip Enable)신호, WE(Write Enable)신호, RE(Read Enable)신호 등이 될 수 있다. At this time, the internal reset signal is shaped into a stable signal via 64 flip-flops. The generated internal reset signal is used to generate a control signal for controlling the memory. The control signal may be a command latch enable (CLE) signal, an address latch enable (ALE) signal, a chip enable (CE) signal, a write enable (WE) signal, a read enable (RE) signal, or the like.

내부 리셋신호를 이용하여 생성된 CLE신호 및 핀 리셋신호를 논리 연산하여(S240), 논리연산 결과가 참인 경우(S250), 메모리로 CLE신호를 전달하게 된다(S260). 이때, 논리연산은 AND 게이트 연산이 될 수 있다.The CLE signal and the pin reset signal generated using the internal reset signal are logically operated (S240), and if the logical operation result is true (S250), the CLE signal is transferred to the memory (S260). In this case, the logical operation may be an AND gate operation.

구체적으로, 핀 리셋신호의 크기레벨 및 CLE신호의 크기레벨이 하이(high)로 인식되는 경우에만 메모리로 CLE신호를 전달하게 된다. 즉, 정격전압 3.3V에 따라 입력된 핀 리셋신호를 정형화하여 내부 리셋신호 생성하고, 생성된 내부 리셋신호를 이용하여 생성된 제어신호 중 CLE신호를 메모리로 출력하게 된다.Specifically, the CLE signal is transferred to the memory only when the magnitude level of the pin reset signal and the magnitude level of the CLE signal are recognized as high. That is, an internal reset signal is generated by shaping the input pin reset signal according to the rated voltage 3.3V, and the CLE signal among the control signals generated using the generated internal reset signal is output to the memory.

한편, 핀 리셋신호의 크기레벨이 로우(low)인 경우에는 내부 리셋신호 및 제어신호가 생성되더라도 제어신호를 출력하지 않는다. On the other hand, when the magnitude level of the pin reset signal is low, the control signal is not output even when the internal reset signal and the control signal are generated.

논리연산 결과에 따라 메모리로 CLE신호를 전달한 경우, CLE신호에 따른 응 답이 수신되면 복수의 제어신호를 메모리로 전달하여 메모리에 저장된 부팅 데이터를 리드하여(S270), 내부램에 복사하게 된다. 이후 제어권은 CPU가 갖게 되며, CPU의 제어에 따라 부팅이 수행된다. When the CLE signal is transmitted to the memory according to the result of the logic operation, when a response according to the CLE signal is received, the control signal is transmitted to the memory, and the boot data stored in the memory is read (S270) and copied to the internal RAM. After that, the CPU has the control right, and booting is performed under the control of the CPU.

이에 따라, 정격전압에 따라 입력된 핀 리셋신호를 이용하여 생성된 내부 리셋신호 및 CLE신호를 출력함으로써 오동작없이 부팅을 수행할 수 있게 된다. Accordingly, booting can be performed without malfunction by outputting the internal reset signal and the CLE signal generated using the pin reset signal input according to the rated voltage.

이상 설명한 바와 같이, 본 발명에 따르면 핀 리셋신호 및 컨트롤러의 CLE신호의 논리연산 결과에 따라 부팅을 수행함으로써, 핀 리셋신호가 입력될 때에만 부팅을 수행할 수 있게 된다. 따라서, 리셋부의 오동작으로 인한 부팅수행을 방지할 수 있게 된다. As described above, according to the present invention, booting is performed according to the logical operation result of the pin reset signal and the CLE signal of the controller, so that booting can be performed only when the pin reset signal is input. Therefore, booting due to malfunction of the reset unit can be prevented.

또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어 져 서는 안될 것이다. In addition, although the preferred embodiment of the present invention has been shown and described above, the present invention is not limited to the above-described specific embodiment, the technical field to which the invention belongs without departing from the spirit of the invention claimed in the claims. Of course, various modifications can be made by those skilled in the art, and these modifications should not be individually understood from the technical spirit or the prospect of the present invention.

Claims (5)

부팅 시스템에 있어서,In a boot system, 핀 리셋 신호의 입력이 인식되면 내부 리셋 신호를 출력하는 리셋부;A reset unit configured to output an internal reset signal when the input of the pin reset signal is recognized; 상기 리셋부로부터 상기 내부 리셋신호가 수신되면, CLE 신호를 출력하는 컨트롤러; 및A controller configured to output a CLE signal when the internal reset signal is received from the reset unit; And 상기 핀 리셋 신호 및 상기 CLE 신호를 논리 연산하여, 그 연산 결과에 따라 상기 CLE 신호를 메모리로 전달하는 연산부;를 포함하는 것을 특징으로 하는 것을 특징으로 하는 부팅 시스템.And an operation unit configured to perform a logic operation on the pin reset signal and the CLE signal, and to transfer the CLE signal to a memory according to a result of the operation. 2. 제1항에 있어서,The method of claim 1, 상기 컨트롤러는, The controller, 상기 메모리로부터 상기 CLE 신호에 대응되는 응답신호가 수신되면, 상기 메모리에 대한 제어 신호를 출력하여 상기 메모리에 저장된 부팅 데이터를 리드하여, 리드된 부팅 데이터에 따라 부팅을 수행할 수 있도록 하는 것을 특징으로 하는 것을 특징으로 하는 부팅 시스템. When a response signal corresponding to the CLE signal is received from the memory, the control signal for the memory is output to read boot data stored in the memory, and booting is performed according to the read boot data. Boot system, characterized in that. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 연산부는,The calculation unit, AND 게이트 연산을 수행하는 것을 특징으로 하는 것을 특징으로 하는 부팅 시스템.A boot system, characterized in that to perform an AND gate operation. 메모리를 이용하여 부팅을 수행하는 부팅 시스템의 부팅 방법에 있어서,In the booting method of a booting system that performs booting using memory, 핀 리셋 신호의 입력이 인식되면, 내부 리셋 신호를 생성하는 단계;Generating an internal reset signal when an input of the pin reset signal is recognized; 상기 내부 리셋 신호에 따라 CLE 신호를 생성하는 단계;Generating a CLE signal according to the internal reset signal; 상기 핀 리셋 신호 및 상기 CLE 신호를 논리 연산하여, 그 연산 결과에 따라 상기 CLE 신호를 메모리로 전달하는 단계;Performing a logic operation on the pin reset signal and the CLE signal and transferring the CLE signal to a memory according to a result of the operation; 상기 메모리로부터 상기 CLE 신호에 대응되는 응답신호가 수신되면, 상기 메모리에 대한 제어 신호를 출력하여 상기 메모리에 저장된 부팅 데이터를 리드하는 단계; 및,If a response signal corresponding to the CLE signal is received from the memory, outputting a control signal for the memory to read boot data stored in the memory; And, 상기 리드된 부팅 데이터에 따라 부팅을 수행하는 단계;를 포함하는 것을 특징으로 하는 부팅방법. And booting according to the read boot data. 제4항에 있어서,The method of claim 4, wherein 상기 논리 연산은, AND 게이트 연산인 것을 특징으로 하는 부팅방법.And the logical operation is an AND gate operation.
KR1020070005392A 2007-01-17 2007-01-17 Booting system and method thereof KR101331019B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070005392A KR101331019B1 (en) 2007-01-17 2007-01-17 Booting system and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070005392A KR101331019B1 (en) 2007-01-17 2007-01-17 Booting system and method thereof

Publications (2)

Publication Number Publication Date
KR20080067903A true KR20080067903A (en) 2008-07-22
KR101331019B1 KR101331019B1 (en) 2013-11-19

Family

ID=39821975

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070005392A KR101331019B1 (en) 2007-01-17 2007-01-17 Booting system and method thereof

Country Status (1)

Country Link
KR (1) KR101331019B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318176B2 (en) 2013-06-24 2016-04-19 SK Hynix Inc. Semiconductor integrated circuit

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000112576A (en) * 1998-10-08 2000-04-21 Toshiba Corp Reset device and information processor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318176B2 (en) 2013-06-24 2016-04-19 SK Hynix Inc. Semiconductor integrated circuit

Also Published As

Publication number Publication date
KR101331019B1 (en) 2013-11-19

Similar Documents

Publication Publication Date Title
US8176281B2 (en) Controlling access to an embedded memory of a microcontroller
US8065512B2 (en) Embedded memory protection
CN104981778A (en) Patching boot code of read-only memory
KR102493964B1 (en) Storage controller, storage device including the same, and operation method of storage controller
KR100604877B1 (en) Apparatus and method for controlling memory address mapping in embedded system
CN110018791B (en) SSD SOC-based power consumption management control method and system
TW201608467A (en) Operating method of data storage device
JP2006268827A (en) Multi-chip package device
US20090049232A1 (en) Execute-in-place implementation for a nand device
CN109117205B (en) Double-chip loading method based on MCU and FPGA
CN105988400B (en) Microcontroller unit
KR20060122064A (en) Electronic device and booting method thereof
JP2005092957A (en) Semiconductor memory
KR101331019B1 (en) Booting system and method thereof
JP6070600B2 (en) Microcomputer
US20110258428A1 (en) Data processor and data processing system
US11113386B2 (en) Information processing apparatus, control method for information processing apparatus, and storage medium
TW202042055A (en) Memory control system and method for operating a memory control system
WO2019231589A1 (en) Methods and systems for serial memory device control
CN113311931B (en) Double-reset vector 8-bit MCU (microprogrammed control Unit) architecture convenient for IAP (inter Access Point) and method thereof
KR102643030B1 (en) System on chip and power management system of multi-chips
US11429312B1 (en) Multiplexed storage accesses
JP2009093270A (en) Computer system and startup method therefor
CN109086003B (en) Method for reducing power consumption of integrated circuit and medium interface controller thereof
WO2020014879A1 (en) Method for reducing power consumption of integrated circuit and control circuit thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161028

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171025

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181018

Year of fee payment: 6