KR20080066983A - 전압 제어 발진기를 위한 고해상도 자동-동조 - Google Patents

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Abstract

하나의 예시적인 실시예에 따르면, 자동-동조 회로(104)는 위상 동기 루프의 전압 제어 발진기(102)에 연결되고, 여기서, 전압 제어 발진기는 캐패시터 어레이(105)에 연결되며, 자동-동조 회로는 분할된 전압 제어 발진기 주파수를 제공하도록 구성된 프리스케일러 회로(106)를 포함하고, 여기서, 프리스케일러 회로는 전압 제어 발진기의 저밀 동조 동안 자동-동조 회로에 이용되고, 전압 제어 발진기의 고밀 동조 동안 위상 동기 루프에 이용된다. 자동-동조 회로는 프리스케일러 회로에 연결되고, comp_cnt를 미리 결정된 값과 비교함으로써 캐패시터 어레이의 캐패시턴스를 결정하도록 구성된 디지털 프로세싱 로직 회로(108)를 더 포함하며, 여기서, comp_cnt는 교정 간격에서 발생하는 분할된 전압 제어 발진기 주파수의 다수의 사이클들에 의해 결정된다.
Figure P1020087013431
위상 동기 루프, 자동 동조 회로, 전압 제어 발진기, 프리스케일러 회로, 고밀 동조, 저밀 동조

Description

전압 제어 발진기를 위한 고해상도 자동-동조{HIGH RESOLUTION AUTO-TUNING FOR A VOLTAGE CONTROLLED OSCILLATOR}
본 발명은 일반적으로 전기 회로들의 분야에 관한 것이다. 보다 구체적으로, 본 발명은 전압 제어 발진기들의 분야에 관한 것이다.
무선 통신 장치들에 이용된 전압 제어 발진기(VCO)들과 같은 전압 제어 발진기들("VCOs")은 통상, 프로세스 변화들에 의한 주파수 변경들뿐만 아니라 원하는 주파수 대역들 및 채널 대역폭들을 커버하기 위해 넓은 동조 범위를 요구한다. LC 탱크 회로들을 이용하는 VCOs는 연속 주파수 동조를 위해 버랙터(varactor)들을 통상 이용한다. 그러나, 넓은 주파수 범위에 걸친 연속 동조를 위해 큰 버랙터들을 이용함으로써, 제어 전압에 대한 잡음 및 교란의 민감성을 원하지 않게 증가시키는 큰 VCO 게인(gain)을 야기할 수 있다. 이러한 문제를 해결하기 위해, 작은 버랙터는 스위치형 캐패시터 어레이와 결합하여 이용되어, 디지털 동조(즉, 저밀 동조(coarse tuning)) 및 연속 동조(즉, 고밀 동조(fine tuning))를 달성한다. 디지털 동조 또는 연속 동조는 원하는 자동-동조 기능을 구현하기 위해 폐쇄 루프를 필요로 한다.
그러나, 현재의 디지털 자동-동조 접근법들은 다수의 상당한 결점들을 갖는 다. 하나의 종래의 접근법은 VCO 디지털 자동-동조를 위해 고정 분할비(fixed division ratio)를 갖는 개별적인 고속 분할기를 이용한다. 그러나, 이러한 접근법에서, 고속 분할기의 고정 분할비는 해상도를 감소시키고, 개별적인 고속 분할기는 반도체 다이 크기 및 비용을 증가시킨다. 다른 종래의 VCO 디지털 자동-동조 접근법은, 고해상도 및 저 비용을 갖도록 설계하는 것이 어려운 아날로그 주파수 비교기를 이용한다. 기타 종래의 VCO 디지털 자동-동조 접근법들은 긴 동조 시간 및/또는 제한된 해상도와 같은 원하지 않은 특징들을 갖는다.
따라서, 본 기술분야에서 VCO에 대한 저 비용의 고해상도 디지털 자동-동조 회로의 필요성이 존재한다.
< 본 발명의 요약 >
본 발명은 전압 제어 발진기를 위한 고해상도 자동-동조 회로에 관한 것이다. 본 발명은 전압 제어 발진기를 위한 저 비용의 고해상도 디지털 자동-동조 회로에 대한 본 기술분야에서의 필요성을 극복한다.
하나의 예시적인 실시예에 따르면, 전압 제어 발진기가 캐패시터 어레이와 연결되는, 위상 동기 루프(phase locked loop)의 전압 제어 발진기에 연결된 자동-동조 회로는, 전압 제어 발진기로부터 전압 제어 발진기 주파수를 수신하여, 분할된 전압 제어 발진기 주파수를 제공하도록 구성된 프리스케일러(prescaler) 회로를 포함하고, 여기서, 프리스케일러 회로는, 전압 제어 발진기의 저밀 동조 동안 자동-동조 회로에, 그리고 전압 제어 발진기의 고밀 동조 동안 위상 동기 루프에 이용된다. 자동-동조 회로는 전압 제어 발진기가 대략적인 저밀 동조 타겟 주파수를 갖도록 한다. 자동-동조 회로는 상기 전압 제어 발진기의 저밀 동조 동안, 전압 제어 발진기의 입력에 전압 기준 신호를 제공하고, 여기서 전압 기준 신호는 온도에 비례한다. 프리스케일러 회로는 선택가능한 분할비를 포함한다.
하나의 예시적인 실시예에 따르면, 자동-동조 회로는 프리스케일러 회로에 연결된 디지털 프로세싱 로직 회로를 더 포함한다. 디지털 프로세싱 로직 회로는 미리 결정된 값과 comp_cnt를 비교함으로써, 캐패시터 어레이의 캐패시턴스를 결정하도록 구성되고, 여기서 comp_cnt는 교정 간격(calibration interval)에서 발생하는 분할된 전압 제어 발진기 주파수의 다수의 사이클들에 의해 결정된다. 미리 결정된 값은 M과 Q의 곱과 같고, 여기서 M은 위상 동기 루프의 M 카운터의 분할비이고, Q는 디지털 프로세싱 로직 회로의 분할비이다.
이러한 예시적인 실시예에 따르면, 교정 간격은 Q를 기준 클록의 주파수로 나눈 값과 동일하고, 여기서 기준 클록은 디지털 프로세싱 로직 회로 내로 입력된다. 프리스케일러 회로는 위상 동기 루프 내의 N 카운터 모듈로부터 모드 제어 신호를 수신하도록 더 구성될 수 있고, 여기서 모드 제어 신호는 프리스케일러 회로의 분할비를 결정하고, N 카운터는 M 카운터를 포함한다. 캐패시터 어레이의 캐패시턴스는 최종 캐패시터 어레이 제어 신호에 의해 결정될 수 있고, 여기서 최종 캐패시터 어레이 제어 신호는 캐패시터 어레이에 연결된다. 최종 캐패시터 어레이 제어 신호는 다수의 비트들을 포함할 수 있고, 여기서 최종 캐패시터 어레이 제어 신호의 각각의 비트들은 M과 Q의 곱에 의해 결정된다. 다른 실시예에 따르면, 본 발명은 상술된 자동-동조 회로를 이용하는 전압 제어 발진기를 저밀 동조하기 위한 방법을 포함한다. 다음의 상세 설명 및 첨부하는 도면들을 검토한 후, 본 발명의 다른 특징들 및 이점들은 본 기술분야의 통상의 기술자들에게 보다 쉽게 명백해 질 것이다.
도 1은 본 발명의 일 실시예에 따른, 예시적인 자동-동조 회로에 연결된 예시적인 VCO를 포함하는 예시적인 위상 동기 루프 모듈의 블록도이다.
도 2는 본 발명의 일 실시예에 따른, VCO를 저밀 동조하는 예시적인 방법을 도시하는 흐름도를 나타낸다.
도 3은 본 발명의 일 실시예에 따른, 예시적인 VCO 고밀 동조를 나타내는 그래프이다.
본 발명은 전압 제어 발진기를 위한 고해상도 자동-동조 회로에 관한 것이다. 다음의 설명은 본 발명의 구현에 관한 특정 정보를 포함한다. 본 기술분야의 기술자는 본 발명이 본원에 구체적으로 설명된 것과 상이한 방식으로 구현될 수 있다는 것을 인지할 것이다. 또한, 본 발명의 특정 상세들 중 일부는 본 발명을 모호하지 않게 하기 위해 설명되지 않는다. 본원에 설명되지 않은 특정 상세들은 본 기술분야의 통상의 기술자의 지식 내에 있다.
본원의 도면들 및 그의 수반하는 상세 설명은 단지 본 발명의 예시적인 실시예들에 관한 것이다. 명료성을 유지하기 위해, 본 발명의 원리들을 이용하는 본 발명의 다른 실시예들은 본원에 구체적으로 설명되지 않고, 본 도면들에 의해 구체 적으로 도시되지 않는다.
도 1은 본 발명의 일 실시예에 따른, 예시적인 자동-동조 회로 및 예시적인 캐패시터 어레이에 연결된 예시적인 VOC를 포함하는 예시적인 위상 동기 루프의 블록도를 도시한다. 본 기술분야의 통상의 기술자에게 명백한 소정의 상세들 및 특징들은 도 1에 생략되었다. 위상 동기 루프(100)는 VCO(102), 위상-주파수 검출기/전하 펌프 모듈(103), 자동-동조 회로(104), 캐패시터 어레이(105), 자동-동조 회로(104)에서 또한 이용되는 프리스케일러 회로(106), 루프 필터(107), 및 N 카운터 모듈(109)을 포함한다. 자동-동조 회로(104)는 프리스케일러 회로(106), 디지털 프로세싱 로직 회로(108) 및 스위치들(110, 112 및 114)을 더 포함한다.
도 1에 나타낸 바와 같이, 위상-주파수 검출기/전하 펌프 모듈(103)은 라인(111)을 통해 루프 필터(107)에 연결된다. 위상-주파수 검출기/전하 펌프 모듈(103)은, 하나의 입력에서 기준 클록(130)을 수신하고, 다른 입력에서 라인(115)을 통해 N 카운터 모듈(109)로부터의 피드백 신호를 수신하여, 기준 클록(130)의 위상을 피드백 신호의 위상과 비교하고, 라인(111)을 통해 루프 필터(107)로 출력되는 보정 신호(correction signal)를 생성하도록 구성될 수 있다. 루프 필터(107)는 위상-주파수 검출기/전하 펌프(103)로부터 보정 신호를 수신하고, 스위치(114)가 닫힐 때 노드(140)에서 VCO(102)의 입력에 연결되는 동조 전압("Vtune")(138)을 출력하도록 구성될 수 있다.
또한, 도 1에 나타낸 바와 같이, 자동-동조 회로(104)는 노드(122)에서 VCO(102)의 출력 및 캐패시터 어레이(105)의 제1 단자에 연결되고, 라인(124)을 통 해 캐패시터 어레이(105)의 제2 단자에 연결된다. 자동-동조 회로(104)는, VCO(102)의 입력에 전압 기준 신호("Vref")(126)를 제공하고, 노드(122)에서 VCO(102)의 출력 신호를 수신하고, 캐패시터 어레이 제어 신호를 교정하며, 라인(124)을 통해 캐패시터 어레이(105)에 캐패시터 어레이 제어 신호를 제공하여 VCO(102)가 대략 저밀 동조 타겟 주파수를 갖도록 함으로써, VCO(102)에 대해 저밀 동조를 제공하도록 구성될 수 있는 디지털 자동-동조 회로이다.
캐패시터 어레이(105)는 서로 병렬로 연결된 (도 1에 나타내지 않은) "k" 캐패시터들을 포함하는 스위치형 캐패시터 어레이이며, 여기서 "k"는 식(1): k=정수(log2(%의 동조 범위/측정 해상도)+0.5)에 의해 결정된다. 여기서, "k"는 가장 가까운 정수를 버리고, "%의 동조 범위"는 퍼센트로 측정되는 VCO(102)의 원하는 동조 범위이며, "측정 해상도"는 캐패시터 어레이(105)의 원하는 측정 해상도이다. 따라서, 예를 들어, "%의 동조 범위"는 20.0%(즉, 0.2)와 같고, "측정 해상도"가 1.0/1000.0과 동일한 경우, "k"는 8과 동일할 수 있다. 따라서, 상기 예에서, 캐패시터 어레이(105)는 서로 병렬로 연결된 8개의 스위치가능한 캐패시터들을 포함할 수 있다.
측정 해상도는 VCO(102)의 주파수가 어떻게 정확하게 측정될 수 있는지를 결정한다. VCO(102)의 주파수는, 프리스케일러(106)을 이용하여 측정되어, VCO(102)의 출력 주파수를 분할하고, VCO(102)의 분할된(즉, 스케일 다운된) 주파수("분할 VCO 주파수")를 제공할 수 있으며, 이는 특정 시간 주기 내에 발생하는 분할된 VCO 주파수의 엣지들의 수를 카운트함으로써 기준 클록(130)과 비교될 수 있다. 따라서, VCO(102)의 주파수가 측정될 수 있는 정확성은, 정확성을 증가시키기 위해, 분할 VCO 주파수의 엣지들의 적정 수를 측정하는데 더 많은 양의 시간이 요구되는 시간의 함수이다. 따라서, 본 발명은, 고정된 분할기 대신에 듀얼 모듈러스(dual modulus)를 갖는 프리스케일러(106)를 이용함으로써, 감소된 시간으로 주파수 측정 정확성을 증가시킨다. 그러나, VCO(102)의 주파수가 조절될 수 있는 정확성은, k에 의해 결정되는, 캐패시터 어레이(105)의 해상도에 의해 결정된다. 따라서, 본 발명의 자동-동조 회로에서, 프리스케일러(106)의 해상도 및 캐패시터 어레이(105)의 해상도는 VCO(102)의 주파수를 측정하는 것에 대한 정확성 및 VCO(102)의 주파수를 조절하는 것에 대한 정확성의 균형을 달성하기 위해 균형잡힌다.
캐패시터 어레이(105)의 (도 1에 나타내지 않은) 각각의 캐패시터는 (도 1에 나타내지 않은) 스위치와도 직렬로 연결되어, 캐패시터는 스위치가 닫힐 때 활성화되고, 스위치가 열릴 때 비활성화될 수 있다. 따라서, 캐패시터 어레이(105)의 캐패시턴스는 캐패시터 어레이(105) 내의 각각의 활성화된 캐패시터들의 캐패시턴스들의 합과 동일하다. 캐패시터 어레이(105)의 캐패시턴스는 라인(124)을 통해 자동-동조 회로(104)에 의해 캐패시터 어레이(105)로 입력된 캐패시터 어레이 제어 신호에 의해 결정된다. 캐패시터 어레이 제어 신호는 k비트들을 포함하는 디지털 워드(digital word)이고, 여기서 각각의 비트는 연관된 캐패시터를 제어하는 스위치를 제어한다. 본 실시예에서, 캐패시터 어레이 제어 신호의 비트 값이 "1"로 설정될 때, 캐패시터 어레이(105)의 대응하는 캐패시터는 활성화되고, 캐패시터 어레 이 제어 신호의 비트 값이 "0"으로 설정될 때, 캐패시터 어레이(105)의 대응하는 캐패시터는 비활성화된다. 다른 실시예에서, "0" 또는 "1"의 각각의 비트 값은 캐패시터 어레이(105)의 대응하는 캐패시터를 활성화하거나 비활성화하는 캐패시터 어레이 제어 신호에 이용될 수 있다.
본 실시예에서, 캐패시터 어레이(105)의 (도 1에 나타내지 않은) 각각의 캐패시터들의 캐패시턴스들은 값을 순차적으로 감소시키도록 선택되어, 캐패시터 어레이 제어 신호의 MSB(most significant bit)와 연관된 캐패시터는 가장 큰 캐패시턴스를 갖고, 캐패시터 어레이 제어 신호의 LSB(least significant bit)와 연관된 캐패시터는 가장 작은 캐패시턴스를 갖는다. 다른 실시예에서, 캐패시터 어레이(105)의 캐패시터들 및 그들 각각의 캐패시턴스들은 상이한 배열을 가질 수 있다.
또한, 도 1에 나타낸 바와 같이, 프리스케일러 회로(106)의 하나의 입력은 노드(122)에서 VCO(102)의 출력에 연결되고, 프리스케일러 회로(106)의 다른 입력은 N 카운터 모듈(109)의 출력에 연결되며, 프리스케일러 회로(106)의 출력은 노드(117)에서 스위치(110)의 제1 단자 및 N 카운터 모듈(109)의 입력에 연결된다. 프리스케일러 회로(106)는 선택가능한 분할비를 포함하는 프리스케일러 회로이다(즉, 프리스케일러(106)는 고정 분할비를 갖지 않음). 본 실시예에서, 프리스케일러 회로(106)는 듀얼 모듈러스를 포함할 수 있다. 다른 실시예에서, 프리스케일러 회로(106)는 선택가능한 분할비를 갖는 다른 타입의 프리스케일러일 수 있다. 프리스케일러 회로(106)는 VCO(102)의 출력 신호 및 N 카운터 모듈(109)로부터의 모 드 제어 신호(128)를 수신하여, VCO(102)의 주파수를, 모드 제어 신호(128)에 의해 선택되는 분할비로 나누어, 분할된 VCO 주파수를 출력하도록 구성될 수 있다.
모드 제어 신호(128)에 의해 결정되는 프리스케일러 회로(106)의 분할비는 예를 들어, P 또는 P+1일 수 있고, 여기서, P는 정수이다. 선택가능한 분할비를 갖는 프리스케일러 회로를 이용함으로써, 본 발명은 장점으로서, 고정 분할비를 갖는 분할기 회로를 이용하는 종래의 저밀 동조 회로와 비교하여 증가된 해상도를 갖는 분할된 VCO 주파수를 달성하여 VCO 주파수를 스케일 다운한다. 프리스케일러 회로(106)는 위상 동기 루프(100)의 위상-주파수 검출기/전하 펌프 모듈(103), 루프 필터(107), 및 N 카운터 모듈(109)과 조합하여 이용되어, VCO(102)에 대해 연속 동조(즉, 고밀 동조)를 제공할 수도 있다. 따라서, 듀얼 모듈러스를 포함하고 위상 동기 루프(100)에 연속 동조를 제공하는데 이미 이용된 프리스케일러 회로(즉, 프리스케일러 회로(106))를 이용함으로써, 한편, 본 발명은 장점으로서, 고해상도를 제공하는 자동-동조 회로를 달성하고, 장점으로서 부가적인 고속 카운터 회로를 필요로 하지 않음으로써 반도체 다이 공간을 절약한다. 또한, 프리스케일러 회로(106)는 위상 동기 루프(100)에서 연속 동조 동작 동안 이미 이용되었기 때문에, 본 발명의 자동-동조 회로는 프리스케일러 회로(106)를 이용함으로써 전류 유출을 절약한다.
또한, 도 1에 나타낸 바와 같이, N 카운터 모듈(109)은 프리스케일러 회로(106) 및 위상-주파수 검출기/전하 펌프 모듈(103)에 연결된다. N 카운터 모듈(109)은 M 카운터(119) 및 A 카운터(121)를 포함한다. M 카운터는 노드(123)에 서 분할비 M(132) 및 디지털 프로세싱 로직 회로(108)의 입력에 연결된다. N 카운터 모듈(109)은 하나의 입력에서 분할비 M(132)를 수신하고 다른 입력에서 프리스케일러(106)의 출력을 수신하여, 라인(115)을 통해 하나의 출력에서 위상-주파수 검출기/전하 펌프 모듈(103)에 피드백 신호를 제공하고, 다른 출력에서 프리스케일러 회로(106)에 모드 제어 신호(128)를 제공하도록 구성될 수 있다. M 카운터(119)는 본 기술분야의 알려진 방식으로 A 카운터(121)와 조합하여 동작하여 모드 제어 신호(128)를 생성한다. 또한, 도 1에서 나타낸 바와 같이, 스위치(110)의 제2 단자는 디지털 프로세싱 로직 회로(108)의 입력에 연결되고, 스위치(110)의 제3 단자(즉, 제어 단자)는 노드(134)에서 디지털 프로세싱 로직 회로(108)의 출력에 연결된다. 스위치(110)는, 자동-동조 회로(104)가 활성화될 때(즉, VCO(102)의 저밀 동조 동안) 닫히고, 자동-동조 회로(104)가 비활성화될 때(예를 들어, VCO(102)의 고밀 동조 동안) 열리도록 구성될 수 있다.
또한, 도 1에 나타낸 바와 같이, 기준 클록(130)은 노드(113)에서 위상-주파수 검출기/전하 펌프 모듈(103)의 입력 및 디지털 프로세싱 로직 회로(108)의 입력에 연결된다. 디지털 프로세싱 로직 회로(108)는 기준 클록(130)을 수신하여 기준 클록(130)의 주파수를 분할비 Q로 나누도록 구성되어 기준 클록(130)의 분할된 주파수("분할된 기준 클록 주파수")를 결정한다. 디지털 프로세싱 로직 회로(108)는 프리스케일러 회로(106)를 통해 분할된 VCO 주파수 및 (간단히 "M"으로서 지칭되기도 하는) 분할비 M을 수신하고, 미리 결정된 값인 M·Q와 comp_cont를 비교하도록 더 구성될 수 있어, 캐패시터 어레이(105)에 대한 최종 캐패시터 어레이 제어 신호 를 결정하며, 여기서, comp_cnt는 교정 간격 동안 발생하는 분할된 VCO 주파수의 사이클들의 수이고, "Q"는 기준 클록(130)을 분할하기 위해 디지털 프로세싱 로직 회로(108)에 의해 이용된 분할비이며, "M"은 위상 동기 루프(100)에서의 M 카운터(119)의 분할비이다. 디지털 프로세싱 로직 회로(108)에 의해 이용된 교정 간격은 Q/Fref와 같고, 여기서 "Fref"는 기준 클록(130)의 주파수이다. 일 실시예에서, Q는 프리스케일러 회로(106)에 이용된 분할비인 P와 대략 동일할 수 있다. 디지털 프로세싱 로직 회로(108)에 의해 결정된 최종 캐패시터 어레이 제어 신호는 캐패시터 어레이(105)의 최종 저밀 동조 캐패시턴스를 결정한다. 디지털 프로세싱 로직 회로(108)의 동작은 도 2과 관련하여 하기에 더 설명될 것이다.
또한, 도 1에 나타낸 바와 같이, 디지털 프로세싱 로직 회로(108)의 하나의 출력은 라인(124)을 통해 캐패시터 어레이(105)에 연결되고, 디지털 프로세싱 로직 회로(108)의 다른 출력은 노드(134)에서 스위치들(110, 112 및 114)의 제어 단자들에 연결된다. 디지털 프로세싱 로직 회로(108)은 라인(124)을 통해 캐패시터 어레이(105)에 최종 캐패시터 어레이 제어 신호를 출력하도록 더 구성될 수 있다. 캐패시터 어레이 제어 신호의 각각의 비트는 디지털 프로세싱 로직 회로(108)에 의해 교정되어 캐패시터 어레이(105)의 대략적인 최종 저밀 동조 캐패시턴스를 달성한다. 캐패시터 어레이(105)의 최종 저밀 동조 캐패시턴스는, comp_cnt가 M·Q와 동등할 때의 조건에 대응하는, VCO(102)의 대략적인 타겟 주파수를 제공한다. 디지털 프로세싱 로직 회로(108)는 노드(134)에서 저밀 동조 제어 신호를 제공하도록 더 구성되며, 저밀 동조 제어 신호는 VCO(102)의 저밀 동조의 시작 시에 스위치들(110 및 112)이 닫히고, 스위치(114)가 열리도록 하며, VCO(102)의 저밀 동조의 완료 후, 스위치들(110 및 112)이 열리고, 스위치(114)가 닫히도록 한다. 또한, 도 1에 나타낸 바와 같이, 교정 인에이블 신호(136)는 디지털 프로세싱 로직 회로(108)에 연결되고, 디지털 프로세싱 로직 회로(108)를 인에이블함으로써 VCO(102)의 저밀 동조의 시작을 개시하도록 구성된다.
또한, 도 1에 나타낸 바와 같이, 스위치(114)의 제1 단자는 루프 필터(107)의 출력에 연결되고, 스위치(114)의 제2 단자는 노드(140)에서 스위치(112)의 제1 단자 및 전압 제어 발진기(102)의 입력에 연결되며, 스위치(112)의 제2 단자는 Vref(126)에 연결된다. 전압 제어 발진기(102)의 저밀 동조 동안, 스위치(112)는 Vref(126)가 노드(140)(즉, 전압 제어 발진기(102)의 입력)에 접속되도록 구성될 수 있고, 스위치(114)는 Vtune(138)이 노드(140)로부터 분리되도록 (즉, 위상 동기 루프(100)의 고밀 동조 루프를 오픈하도록) 구성될 수 있다. 전압 제어 발진기(102)의 연속 동조(즉, 고밀 동조) 동안, 스위치(112)는 Vref(126)가 노드(140)로부터 분리되도록 구성될 수 있고, 스위치(114)는 루프 필터(107)에 의해 출력된 Vtune(138)이 노드(140)에 접속하도록 구성될 수 있다. 따라서, 노드(140)로부터 루프 필터(107)의 출력을 분리시키기 위해 스위치(114)를 오픈함으로써, 위상 동기 루프(100)는 자동-동조 회로(104)에 의해 VCO(102)의 저밀 동조 동안 오픈된다.
본 발명에서, Vref(126)는 VCO(102)의 고밀 동조 동안 VCO(102)의 온도 변화 커버리지(coverage)를 감소시키기 위해 온도 보상된다. Vref(126)는 온도에 비례 하여, 온도가 증가할 때 보다 높은 값을 갖고, 온도가 감소할 때 보다 낮은 값을 갖는다. 결과적으로, VCO(102)는 장점으로서, 고밀 동조 동작 동안 보다 넓은 온도 범위를 커버하는데 더 적은 게인을 요구한다. 자동-동조 회로(104)의 동작은 도 2를 참조하여 지금 설명될 것이다.
도 2는 본 발명의 실시예에 따라, 도 1의 저밀 동조 VCO(102)의 예시적인 방법을 도시하는 흐름도를 나타낸다. 본 기술분야의 통상의 기술자에게 명백한 소정의 상세들 및 특징들은 흐름도(200)에서 생략되었다. 예를 들어, 단계는, 하나 이상의 하위 단계들로 구성될 수 있거나 본 기술분야에서 알려진 바와 같은 특정 장비 또는 재료들을 포함할 수 있다. 흐름도(200)에 나타낸 단계들(202 내지 222)은 본 발명의 하나의 실시예를 설명하기에 충분하고, 본 발명의 다른 실시예들은 흐름도(200)에 나타낸 것들과 상이한 단계들을 이용할 수 있다.
흐름도(200)의 단계(202)에서, 자동-동조 회로(104)에 의한 도 1의 VCO(102)의 저밀 동조 방법은 교정 인에이블 신호(136)에 의한 디지털 프로세싱 로직 회로(108)의 활성화로 시작한다. 디지털 프로세싱 로직 회로(108)가 활성화된 후, 디지털 프로세싱 로직 회로(108)에 의해 출력된 저밀 동조 제어 신호는 Vref(126)가 VCO(102)의 입력에 접속되도록 하고, Vtune(138)이 VCO(102)의 입력으로부터 분리되도록 하며, 프리스케일러 회로(106)의 출력이 디지털 프로세싱 로직 회로(108)의 입력에 연결되도록 한다. 단계(204)에서, 캐패시터 어레이 제어 신호의 MSB의 값(비트(N), 여기서 N=k-1)이 "1"로 설정되고, 캐패시터 어레이 제어 신호의 남아있는 N-1 비트들의 값들이 "0"으로 설정되어, 캐패시터 어레이(105)로 입력되는 초 기 캐패시터 어레이 제어 신호를 제공한다. 초기 캐패시터 어레이 제어 신호는 캐패시터 어레이(105)의 초기 저밀 동조 캐패시턴스를 결정한다.
단계(206)에서, VCO(102)의 주파수는 고정 분할비를 갖지 않는 프리스케일러 회로(106)에 의해 분할된다. 예를 들어, 프리스케일러 회로(106)는 모듈러스 2개의 프리스케일러 회로일 수 있다. 단계(208)에서, 교정 간격에서 발생하는 분할된 VCO 주파수의 사이클들의 수인 comp_cnt는 디지털 프로세싱 로직 회로(108)에 의해 결정된다. 교정 간격은 Q/Fref와 동등하고, 여기서 "Q"는 디지털 프로세싱 로직 회로(108)에 이용된 분할비이고, "Fref"는 기준 클록(130)의 주파수이다. 교정 간격들 사이의 시간은 자동-동조 회로(104)에서 안정성을 확보하는데 요구되는, VCO(102)의 주파수에 대한 충분한 시간이 정해지도록 선택된다. 단계(210)에서, comp_cnt가 M·Q보다 작은지에 대하여 판정이 이루어지고, 여기서 "M"은 위상 동기 루프(100)에서의 M 카운터의 분할비이다. comp_cnt가 M·Q보다 작지 않다면, 방법은 단계(212)로 가고, 여기서, 비트의 값(N)이 "1"로 설정된다. comp_cnt가 M·Q보다 작다면, 방법은 단계(216)로 가고, 여기서 비트의 값(N)은 "0"으로 설정된다.
단계(214)에서, 교정될 캐패시터 어레이 제어 신호의 임의의 보다 많은 비트들이 남아 있는지에 대한 판정이 이루어지며, 이는 N=0인지에 의해 판정된다. 교정될 캐패시터 어레이 제어 신호의 하나 이상의 비트들이 남아 있다면(즉, N이 "0"과 동일하지 않다면), 방법은 단계(218)로 간다. 단계(218)에서, N은 그의 이전 값으로부터 "1"만큼 감소되고 방법은 단계(220)로 간다. 단계(220)에서, 교정될 것으로 남아있는 비트의 값(N)은 "1"로 설정되고, 현재의 캐패시터 어레이 제어 신호는 캐패시터 어레이(105)에 제공된다. 단계(220) 이후, 방법은, 다른 교정 루프를 시작하기 위해 현재 VCO 주파수가 프리스케일러 회로(106)에 의해 분할되는 단계(206)로 되돌아간다. 상술된 교정 루프는 캐패시터 어레이 제어 신호의 각각의 비트를 교정하도록 반복된다. 더 이상 교정될 캐패시터 어레이 제어 신호의 비트들이 남아 있지 않다면, 방법은, 최종 캐패시터 어레이 제어 신호가 디지털 프로세싱 로직 회로(108)에 저장되고 캐패시터 어레이(105)에 입력되는 단계(222)로 간다. 단계(224)에서, VCO(102)의 저밀 동조 방법이 완료된다.
도 3은 본 발명의 일 실시예에 따른 예시적인 VCO 고밀 동조 곡선들을 포함하는 예시적인 그래프(300)를 나타낸다. 그래프(300)는 VCO 주파수("fvco") 축(302), Vtune 축(304), 및 VCO 고밀 동조 곡선들(306, 308, 310 및 312)을 포함한다. 그래프(300)에서, fvco 축(302)은 도 1의 VCO(102)의 예시적인 고밀 동조 범위에 대응하지만, Vtune 축(304)은 VCO(102)의 고밀 동조 동안의 도 1의 Vtune(138)의 예시적인 동조 전압 범위에 대응한다.
그래프(300)에서, VCO 고밀 동조 곡선(306)은 Vtune(138)의 최소 전압("Vmin")(314)과 최대 전압("Vmax")(316) 사이의 -30℃ 온도에서의 VCO(102)의 고밀 동조 주파수 범위에 대응하고, 여기서 VCO(102)는 -30℃와 90℃ 사이에서 선형적으로 증가하는 Vref(126)에 대한 전압 곡선을 이용하여 자동-동조 회로(104)를 통해 저밀 동조된다. VCO 고밀 동조 곡선(308)은 Vtune(138)의 Vmin(314)와 Vmax(316) 사이의 90℃ 온도에서의 VCO(102)의 고밀 동조 주파수 범위에 대응하며, 여기서, VCO(102)는 -30℃와 90℃ 사이에서 선형적으로 증가하는 Vref(126)에 대한 전압 곡선을 이용하여 자동-동조 회로(104)를 통해 저밀 동조된다. VCO 고밀 동조 곡선(310)은 Vtune(138)의 Vmin(314)과 Vmax(316) 사이의 -30℃ 온도에서의 VCO(102)의 고밀 동조 주파수 범위에 대응하고, 여기서, VCO(102)는 Vref(126)에 대한 고정 중간 범위 전압("Vmid")(318)을 이용하여 자동-동조 회로(104)를 통해 저밀 동조된다. VCO 고밀 동조 곡선(312)은 Vtune(138)의 Vmin(314)과 Vmax(316) 사이의 90℃ 온도에서의 VCO(102)의 고밀 동조 주파수 범위에 대응하고, 여기서, VCO(102)는 Vref(126)에 대한 Vmid(318)를 이용하여 자동-동조 회로(104)를 통해 저밀 동조된다.
그래프(300)에 나타낸 예에서, Vtune(138)이 Vmin(314)과 Vmax(316) 사이에서 변화할 때, VCO 고밀 동조 곡선(306)은 주파수들(326 및 330) 사이에서 변화하고, VCO 고밀 동조 곡선(308)은 주파수들(322 및 326) 사이에서 변화하고, VCO 고밀 동조 곡선(310)은 주파수들(324 및 332) 사이에서 변화하며, VCO 고밀 동조 곡선(312)은 주파수들(320 및 328) 사이에서 변화한다. 그러나, 그래프(300)의 예에서 나타낸 바와 같이, 주파수들(324 및 332) 사이의 VCO 고밀 동조 곡선(310)의 범위는 주파수들(326 및 330) 사이의 VCO 고밀 동조 곡선(306)의 범위보다 상당히 더 크고, 주파수들(320 및 328) 사이의 VCO 고밀 동조 곡선(312)의 범위는 주파수들(322 및 326) 사이의 VCO 고밀 동조 곡선(308)의 범위보다 상당히 더 크다.
따라서, 그래프(300)의 예에서 나타낸 바와 같이, 자동-동조 회로(104)에 의한 VCO(102)의 저밀 동조 동안, 증가하는 온도에 대해 선형적으로 증가하는 Vref에 대한 전압 곡선을 이용함으로써, 본 발명은 Vref(126)에 대한 고정 전압을 이용하여, 요구되는 VCO 고밀 동조 범위와 비교하여 상당히 감소된 VCO 고밀 동조 범위를 요구한다. 따라서, 요구되는 VCO 고밀 동조 범위를 감소시키기 위해, VCO(102)의 저밀 동조 동안, Vref(126)에 대한 온도 보상 전압을 이용함으로써, 본 발명은 장점으로서 향상된 VCO 게인을 달성한다.
따라서, 상술한 바와 같이, 본 발명은 VCO를 저밀 동조하기 위한 자동-동조 회로를 제공하고, 여기서, 자동-동조 회로는 교정된 캐패시터 어레이 제어 신호를 결정하기 위한 디지털 프로세싱 로직 회로 및 선택가능한 분할비를 갖는 프리스케일러 회로를 포함한다. 분할된 VCO 주파수를 제공하기 위해 선택가능한 분할비를 갖는 프리스케일러 회로를 이용함으로써, 본 발명은 장점으로서 VCO 주파수를 분할하기 위해 고정 분할비를 이용하는 종래의 저밀 동조 회로와 비교하여 보다 높은 해상도를 갖는 자동-동조 회로를 달성한다. 또한, 위상 동기 루프의 다른 기능에 이용되는 프리스케일러 회로를 이용한 자동-동조 회로를 제공함으로써, 본 발명은 장점으로서, VCO 주파수 분할을 위해 전용 분할기 회로를 이용하는 종래의 저밀 동조 회로와 비교하여 감소된 가격으로 제조될 수 있는 자동-동조 회로를 제공한다.
부가적으로, 본 발명은 디지털 프로세싱 로직 회로에서 쉽게 구현될 수 있는 캐패시터 어레이 제어 신호의 비트들을 교정하기 위한 단순 알고리즘을 이용한다. 또한, 캐패시터 어레이의 비트들의 수를 적절하게 정의함으로써, 본 발명은 장점으로서, VCO 저밀 동조 해상도와 캐패시터 어레이 제어 신호의 비트들을 교정하는데 요구되는 시간 사이의 균형을 제공한다. 또한, VCO의 입력에서 온도 보상된 전압 기준 신호를 이용함에 의해 VCO를 저밀 동조함으로써, 본 발명은 장점으로서 향상된 VCO 게인을 달성한다.
본 발명의 상기 설명으로부터, 본 발명의 범위를 벗어남 없이 본 발명의 개념들을 구현하는데 다양한 기술들이 이용될 수 있다는 것은 명백하다. 또한, 본 발명은 소정의 실시예들에 대한 특정 참조로서 설명되었지만, 본 기술분야의 통상의 기술자는 본 발명의 사상 및 범위에서 벗어남 없이 형태 및 상세에서의 변화들이 이루어질 수 있다는 것을 이해할 것이다. 그와 같이, 설명된 실시예들은 모든 관점에서 예시적으로서 고려될 뿐 제한적이지 않다. 본 발명은 본원에 설명된 특정 실시예들로 제한되지 않고, 본 발명의 범위에서 벗어남 없이 많은 재정렬들, 수정들 및 대체들이 가능하다는 것도 이해되어야 한다.
따라서, 전압 제어 발진기를 위한 높은 해상도의 동조 회로가 설명되었다.

Claims (20)

  1. 위상 동기 루프(phase locked loop)에서 전압 제어 발진기에 연결된 자동-동조(auto-tuning) 회로로서,
    상기 전압 제어 발진기는 캐패시터 어레이에 연결되고,
    상기 자동-동조 회로는,
    프리스케일러(prescaler) 회로 - 상기 프리스케일러 회로는 상기 전압 제어 발진기로부터 전압 제어 발진기 주파수를 수신하고 분할된 전압 제어 발진기 주파수를 출력하도록 구성되고, 상기 프리스케일러 회로는 상기 전압 제어 발진기의 고밀 동조(fine tuning) 동안 상기 위상 동기 루프에 이용되고, 상기 전압 제어 발진기의 저밀 동조(coarse tuning) 동안 상기 자동-동조 회로에 이용됨 - ; 및
    상기 프리스케일러 회로에 연결된 디지털 프로세싱 로직 회로
    를 포함하고,
    상기 디지털 프로세싱 로직 회로는 교정 간격에서 발생하는 상기 분할된 전압 제어 발진기 주파수의 다수의 사이클들을 미리 결정된 값과 비교함으로써 상기 캐패시터 어레이의 캐패시턴스를 결정하도록 구성되는 자동-동조 회로.
  2. 제1항에 있어서,
    상기 미리 결정된 값은 M과 Q의 곱과 대략 동일하고, 상기 M은 상기 위상 동기 루프의 M 카운터의 분할비(division ratio)이고, 상기 Q는 상기 디지털 프로세 싱 로직 회로의 분할비인 자동-동조 회로.
  3. 제2항에 있어서,
    상기 교정 간격은 상기 Q를 기준 클록(reference clock)의 주파수로 나눈 것과 동일하고, 상기 기준 클록은 상기 분할기 회로에 입력되는 자동-동조 회로.
  4. 제2항에 있어서,
    상기 프리스케일러 회로는 상기 위상 동기 루프의 N 카운터 모듈로부터 모드 제어 신호를 수신하도록 더 구성되고, 상기 모드 제어 신호는 상기 프리스케일러 회로의 분할비를 결정하고, 상기 N 카운터 모듈은 상기 M 카운터를 포함하는 자동-동조 회로.
  5. 제2항에 있어서,
    상기 캐패시터 어레이의 상기 캐패시턴스는 최종 캐패시터 어레이 제어 신호에 의해 결정되고, 상기 최종 캐패시터 어레이 제어 신호는 상기 캐패시터 어레이에 연결되는 자동-동조 회로.
  6. 제5항에 있어서,
    상기 최종 캐패시터 어레이 제어 신호는 다수의 비트들을 포함하고, 상기 최종 캐패시터 어레이 제어 신호의 상기 다수의 비트들은 상기 M과 상기 Q의 상기 곱 에 의해 결정되는 자동-동조 회로.
  7. 제1항에 있어서,
    상기 Q는 상기 프리스케일러 회로의 분할비와 대략 동일한 자동-동조 회로.
  8. 제1항에 있어서,
    상기 프리스케일러 회로는 선택가능한 분할비를 포함하는 자동-동조 회로.
  9. 제1항에 있어서,
    상기 자동-동조 회로는 상기 전압 제어 발진기가 대략적인 저밀 동조 타겟 주파수를 갖도록 하는 자동-동조 회로.
  10. 제1항에 있어서,
    상기 자동-동조 회로는 상기 전압 제어 발진기의 상기 저밀 동조 동안, 상기 전압 제어 발진기의 입력에 전압 기준 신호를 제공하고, 상기 전압 기준 신호는 온도에 비례하는 자동-동조 회로.
  11. 위상 동기 루프에서 전압 제어 발진기를 동조하기 위한 방법으로서,
    상기 전압 제어 발진기는 자동-동조 회로 및 캐패시터 어레이에 연결되고, 상기 자동-동조 회로는 프리스케일러 회로 및 디지털 프로세싱 로직 회로를 포함하 고, 상기 방법은,
    상기 프리스케일러 회로를 이용하여 분할된 전압 제어 발진기 주파수를 제공하는 단계;
    교정 간격에서 발생하는 상기 분할된 전압 제어 발진기 주파수의 다수의 사이클들을 결정하는 단계;
    최종 캐패시터 어레이 제어 신호를 결정하기 위해 미리 결정된 값과 상기 다수의 사이클들을 비교하는 단계
    을 포함하고,
    상기 최종 캐패시터 어레이 제어 신호는 상기 전압 제어 발진기가 대략적인 타겟 주파수를 갖도록 하고, 상기 프리스케일러 회로는 상기 전압 제어 발진기의 고밀 동조 동안, 상기 위상 동기 루프에 이용되고, 상기 전압 제어 발진기의 저밀 동조 동안, 상기 자동-동조 회로에 이용되는 동조 방법.
  12. 제11항에 있어서,
    상기 미리 결정된 값은 대략 M과 Q의 곱과 동일하고, 상기 M은 상기 위상 동기 루프의 M 카운터의 분할비이고, 상기 Q는 상기 디지털 프로세싱 로직 회로의 분할비인 동조 방법.
  13. 제12항에 있어서,
    상기 교정 간격은 상기 Q를 기준 클록의 주파수로 나눈 것과 동일하고, 상기 기준 클록은 상기 디지털 프로세싱 로직 회로에 입력되는 동조 방법.
  14. 제12항에 있어서,
    상기 프리스케일러 회로는 상기 위상 동기 루프의 N 카운터 모듈로부터 모드 제어 신호를 수신하도록 구성되고, 상기 모드 제어 신호는 상기 프리스케일러 회로의 분할비를 결정하고, 상기 N 카운터 모듈은 상기 M 카운터를 포함하는 동조 방법.
  15. 제12항에 있어서,
    상기 최종 캐패시터 어레이 제어 신호는 다수의 비트들을 포함하고, 상기 미리 결정된 값과 상기 다수의 사이클들을 비교하는 상기 단계는 상기 최종 캐패시터 어레이 제어 신호의 상기 다수의 비트들 각각을 교정하기 위해 상기 M과 상기 Q의 상기 곱을 이용하는 단계를 포함하는 동조 방법.
  16. 제11항에 있어서,
    상기 분할된 전압 제어 발진기 주파수를 제공하는 단계 이전에 상기 전압 제어 발진기의 입력에 전압 기준 신호를 접속하는 단계를 더 포함하고, 상기 전압 제어 신호는 온도에 비례하는 동조 방법.
  17. 제16항에 있어서,
    상기 전압 제어 발진기의 상기 입력에 상기 전압 기준 신호를 접속하는 상기 단계는 상기 위상 동기 루프를 오픈하기 위해 상기 전압 제어 발진기의 상기 입력으로부터 동조 전압을 분리시키는 단계를 포함하는 동조 방법.
  18. 제11항에 있어서,
    상기 프리스케일러 회로는 선택가능한 분할비를 포함하는 동조 방법.
  19. 제11항에 있어서,
    상기 최종 캐패시터 어레이 제어 신호를 상기 캐패시터 어레이에 입력하는 단계를 더 포함하는 동조 방법.
  20. 제11항에 있어서,
    상기 대략적인 타겟 주파수는 대략적인 저밀 동조 타겟 주파수인 동조 방법.
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