KR20080064496A - Method for manufacturing semiconductor device having bulb-type recessed channel - Google Patents
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Abstract
Description
도 1은 종래 기술에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자를 나타내보인 도면이다.1 is a diagram illustrating a semiconductor device having a bulb type recess channel according to the related art.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.2A to 2K are views illustrating a method of manufacturing a semiconductor device having a bulb type recess channel according to an embodiment of the present invention.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 셀 트랜지스터의 온-오프 특성을 향상시킬 수 있는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device having a bulb type recess channel capable of improving on-off characteristics of a cell transistor.
최근 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격하게 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증대되고 있다. 따라서 디자인 룰의 증가 없이 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히 제한된 게이트선폭에 대해 채널의 길이를 보다 확장시켜 주는 구조로서, 2단계의 식각공정을 이용하여 벌브 타입(bulb-type)의 리세스 채널을 갖는 반도체 소자가 제안되어 있다.Recently, as the degree of integration of integrated circuit semiconductor devices has increased and design rules have sharply decreased, it is increasingly difficult to secure stable operation of transistors. Therefore, various methods for securing channel lengths without increasing design rules have been studied. In particular, a semiconductor device having a bulb-type recess channel using a two-step etching process has been proposed as a structure for extending the channel length to a limited gate line width.
도 1은 종래 기술에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자를 나타내보인 도면이다.1 is a diagram illustrating a semiconductor device having a bulb type recess channel according to the related art.
도 1을 참조하면, 종래의 벌브 타입의 리세스 채널을 갖는 반도체 소자는 반도체 기판(100) 내에 활성영역을 정의하는 소자분리막(102)이 배치되어 있다. 다음에 반도체 기판(100) 내에 바닥면이 구(bulb) 형태로 이루어진 벌브 타입의 리세스 채널용 트렌치(103)가 형성되어 있다. 다음에 벌브 타입의 리세스 채널용 트렌치(103)와 중첩하여 게이트 스택(112)이 형성되어 있다. 여기서 게이트 스택(112)은 게이트 절연막패턴(104), 도전막패턴(106), 금속막패턴(108) 및 하드마스크막패턴(110)을 포함한다. Referring to FIG. 1, in the semiconductor device having a conventional bulb type recess channel, an
이와 같이 형성된 반도체 소자는 벌브 타입의 리세스 채널용 트렌치(103)를 따라 채널이 형성되어 평면 채널을 가지는 반도체 소자에 비하여 유효 채널 길이가 증가한다. 유효 채널 길이가 증가하면 그에 따라 셀 문턱전압(Vth; Threshold voltage)이 상승한다. 셀 문턱전압이 상승하게 되면, 전계의 양이 감소하면서 정션 누설전류와 GIDL(Gate Induced Drain Leakage)가 감소되어 소자의 리프레시 특성이 향상된다. In the semiconductor device formed as described above, a channel is formed along the
한편, 반도체 기판(100) 내에 벌브 타입의 리세스 채널용 트렌치(103)를 형성한 다음 상기 트렌치(103)를 매립하는 게이트 도전막을 증착하는 과정에서 게이트 도전막 내에 보이드(void) 형태의 심(Seam, 114)이 발생할 수 있다. 이는 트렌 치 하단부가 구(sphere) 형태의 구조로 형성되기 때문이다. 그런데 이와 같이 게이트 도전막 내에 형성된 심(Seam)이 반도체 소자를 제조하는 과정에서 진행하는 열처리 과정에서 게이트 절연막(104) 방향으로 이동하는 문제가 유발되고 있다. 이는 불순물 농도차이에 따른 폴리실리콘의 실리콘(Si)이 확산(diffusion)하는 것으로 이해될 수 있다. 이와 같이 실리콘(Si)이 게이트 절연막(104) 방향으로 이동하면서 부분적으로 게이트 절연막이 두꺼워지는 것처럼 인식된다. 이 때문에 채널 형성 영역 중에서 심(Seam)의 이동이 발생한 부분에서 셀 문턱전압(Vth) 증가현상이 발생하고, 이에 따라 전류 강하(Current drop)가 발생하여 기입 회복 시간(tWR; Write recovery time)과 같은 셀 소자의 특성이 열화되는 문제가 발생한다. 따라서 실리콘(Si)이 이동되는 현상을 최소화하면서 셀 트랜지스터의 온-오프(on-off) 특성을 개선할 수 있는 방법이 요구된다.Meanwhile, in the process of forming a bulb type
본 발명이 이루고자 하는 기술적 과제는, 실리콘이 이동되는 현상을 최소화하면서 셀 트랜지스터의 전기적 특성을 향상시킬 수 있는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a semiconductor device having a bulb type recess channel capable of improving the electrical characteristics of a cell transistor while minimizing the phenomenon of silicon migration.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법은, 반도체 기판 내에 벌브 타입의 트렌치를 형성하는 단계; 상기 벌브 타입의 트렌치 내의 벌브 내측 표면상에 연장되는 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 형성되면서 상기 벌브 내로 연장되는 제1 반도체막을 증착하는 단계; 상기 제1 반도체막 상에 포스핀(PH3) 가스를 플로우시키는 단계; 상기 제1 반도체막 위에 형성되면서 상기 벌브 내로 연장되는 텅스텐(W)계 배리어막을 증착하는 단계; 상기 텅스텐계 배리어막 위에 제2 반도체막을 증착하는 단계; 상기 제2 반도체막 위에 금속막, 하드마스크막을 증착하는 단계; 및 상기 하드마스크막, 금속막, 제2 반도체막, 텅스텐계 배리어막, 제1 반도체막 및 게이트 절연막을 패터닝하여 상기 벌브 타입의 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a semiconductor device having a bulb type recess channel according to the present invention, forming a bulb type trench in the semiconductor substrate; Forming a gate insulating film extending on the bulb inner surface in the bulb type trench; Depositing a first semiconductor film formed on the gate insulating film and extending into the bulb; Flowing a phosphine (PH 3 ) gas on the first semiconductor film; Depositing a tungsten (W) -based barrier film formed on the first semiconductor film and extending into the bulb; Depositing a second semiconductor film on the tungsten-based barrier film; Depositing a metal film and a hard mask film on the second semiconductor film; And patterning the hard mask film, the metal film, the second semiconductor film, the tungsten-based barrier film, the first semiconductor film, and the gate insulating film to form a gate stack overlapping the bulb type trench. .
본 발명에 있어서, 상기 벌브 타입의 트렌치를 형성하는 단계는, 상기 반도체 기판 위에 벌브 타입의 트렌치가 형성될 반도체 기판의 활성 영역을 노출시키는 하드마스크막 패턴을 형성하는 단계; 상기 하드마스크막 패턴을 마스크로 노출된 반도체 기판을 식각하여 제1 트렌치를 형성하는 단계; 상기 제1 트렌치 측벽에 배리어막을 형성하는 단계; 및 상기 배리어막을 마스크로 상기 제1 트렌치 바닥면으로부터 구형의 제2 트렌치를 형성하여, 상기 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 트렌치를 형성하는 단계를 포함하는 것이 바람직하다.The forming of the bulb type trench may include forming a hard mask layer pattern on the semiconductor substrate to expose an active region of the semiconductor substrate on which the bulb type trench is to be formed; Etching the semiconductor substrate exposing the hard mask layer pattern as a mask to form a first trench; Forming a barrier layer on the sidewalls of the first trenches; And forming a spherical second trench from the bottom of the first trench using the barrier layer as a mask to form a bulb type trench comprising the first trench and the second trench.
상기 하드마스크막은 산화막 및 비정질 카본막이 적층된 구조로 이루어진 갇 바람직하다.The hard mask film is preferably trapped in a structure in which an oxide film and an amorphous carbon film are laminated.
상기 배리어막은 산화막을 포함하는 것이 바람직하다.It is preferable that the said barrier film contains an oxide film.
상기 제2 트렌치는 500-900Å의 직경을 갖도록 형성할 수 있다.The second trench may be formed to have a diameter of 500-900Å.
상기 제1 반도체막은 도프트 폴리실리콘을 포함하여 형성할 수 있다.The first semiconductor film may be formed including doped polysilicon.
상기 제1 반도체막을 증착하는 단계 및 상기 제1 반도체막 상에 포스핀(PH3) 가스를 플로우시키는 단계는 인-시츄(in-situ) 공정으로 진행하는 것이 바람직하다.The depositing of the first semiconductor film and the flowing of the phosphine (PH 3 ) gas on the first semiconductor film may be performed in an in-situ process.
상기 텅스텐(W)계 배리어막은, 텅스텐(W), 텅스텐실리사이드(WSix)막 및 텅스텐나이트라이드(WN)막의 그룹 가운데 어느 하나 이상의 물질을 선택하여 형성할 수 있다.The tungsten (W) -based barrier film may be formed by selecting any one or more materials from a group of tungsten (W), tungsten silicide (WSix) film, and tungsten nitride (WN) film.
상기 제2 반도체막은, 도프트 폴리실리콘 및 언도프트 폴리실리콘이 적층된 구조로 이루어지는 것이 바람직하다.It is preferable that the said 2nd semiconductor film consists of a structure by which doped polysilicon and undoped polysilicon were laminated | stacked.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.2A to 2K are views illustrating a method of manufacturing a semiconductor device having a bulb type recess channel according to an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(200) 상에 활성영역을 정의하는 트렌치 소자분리막(202)을 형성한다. Referring to FIG. 2A, a
구체적으로, 패드산화막 및 패드질화막을 순차적으로 증착한 다음 선택적으 로 제거하여 반도체 기판(200)의 소자분리영역을 노출시킨다. 계속해서 노출된 반도체 기판(200)의 소자분리영역을 식각하여 일정 깊이를 갖는 트렌치를 형성한다. 다음에 트렌치가 매립되도록 전면에 매립절연막을 형성하고, 평탄화 공정을 수행한 후 패드질화막 및 패드산화막을 제거하여 트렌치 소자분리막(202)을 형성한다. 다음에 활성 영역의 표면에 문턱 전압 조절을 위한 이온 주입 과정에서 패드(pad)로 사용될 문턱 전압용 스크린 산화막(Vt screen)(204)을 50-100Å의 두께로 형성하고, 셀 영역 및 주변회로영역에 대한 이온 주입을 수행한다. Specifically, the pad oxide film and the pad nitride film are sequentially deposited and then selectively removed to expose the device isolation region of the
도 2b를 참조하면, 스크린 산화막(204)을 포함하는 반도체 기판(200) 위에 1차 하드마스크막(206) 및 2차 하드마스크막(208)을 순차적으로 증착한다. Referring to FIG. 2B, the first
1차 및 2차 하드마스크막(206, 208)은 이후 벌브 타입의 리세스 채널의 상단부 트렌치를 형성하기 위한 식각과정에서 식각마스크로 사용된다. 여기서 1차 하드마스크막(206)은 산화막 또는 질화막으로 200-400Å의 두께로 형성할 수 있고, 2차 하드마스크막(208)은 비정질 카본(Amorphous Carbon)을 포함하는 막으로 1500-2000Å의 두께로 형성할 수 있다. The first and second
계속해서 2차 하드마스크막(208) 위에 감광막을 도포 및 패터닝하여 2차 하드마스크막(208)의 소정 영역, 예를 들어 이후 벌브 타입의 리세스 채널용 트렌치가 형성될 영역을 노출시키는 감광막 패턴(210)을 형성한다. 이때, 감광막 패턴(210)은 반사방지막(미도시함)을 포함하여 형성할 수 있다. Subsequently, a photoresist layer is applied and patterned on the second
도 2c를 참조하면, 감광막 패턴(210)을 마스크로 2차 하드마스크막(206)을 식각하여 1차 하드마스크막(208)을 선택적으로 노출시키는 2차 하드마스크막 패턴 (208')을 형성한다. 계속해서 2차 하드마스크막(208')을 마스크로 1차 하드마스크막(206) 및 스크린 산화막(204)을 식각하여 반도체 기판(200)을 선택적으로 노출시키는 1차 하드마스크막 패턴(206') 및 산화막 패턴(204')을 형성한다. 여기서 노출된 반도체 기판(200)의 영역은 이후 벌브 타입의 리세스 채널용 트렌치가 형성될 영역이다. Referring to FIG. 2C, the secondary
도 2d를 참조하면, 감광막 패턴(210), 2차 하드마스크막 패턴(208'), 1차 하드마스크막 패턴(206') 및 산화막 패턴(204')을 마스크로 노출된 반도체 기판(200)의 활성 영역을 식각하여 제1 트렌치(214)를 형성한다. Referring to FIG. 2D, the
여기서 제1 트렌치(214)는 벌브(bulb) 타입의 트렌치의 목(neck)부분에 해당한다. 제1 트렌치(214)는 이후 형성될 벌브의 크기를 고려하여 적당한 깊이, 예를 들어 1000-1500Å의 깊이로 형성한다. 다음에 감광막 패턴(210)은 스트립(strip) 공정을 이용하여 제거한다. 이때, 2차 하드마스크막 패턴(208')은 감광막 패턴(210)을 제거하는 과정에서 함께 제거된다. 이후 세정 공정을 진행하여 식각공정에서 발생한 반도체 기판(200) 위의 이물질을 제거한다.Here, the
계속해서 제1 트렌치(214) 측벽에 배리어막(216)을 형성한다. Subsequently, a
구체적으로, 반도체 기판(200) 전면에 산화막을 형성한다. 다음에 제1 트렌치(214)의 상부, 바닥면과 트렌치 측벽 일부의 산화막을 선택적으로 식각하여, 배리어막(216)을 형성한다. 그러면, 제1 트렌치(214)의 바닥면 및 트렌치 측벽의 일부의 실리콘층(Si)이 노출된다. 여기서 배리어막(216)은 40-70Å의 두께로 형성할 수 있다.Specifically, an oxide film is formed on the entire surface of the
도 2e를 참조하면, 1차 하드마스크막 패턴(206') 및 배리어막(216)을 식각마스크로 제1 트렌치(214) 하단부에 구(sphere)형의 제2 트렌치(218)를 형성한다. 그러면, 제1 트렌치(214) 및 구형의 제2 트렌치(218)로 이루어지는 벌브 타입의 트렌치(220)가 형성된다. 여기서 구형의 제2 트렌치(218)는 제1 트렌치(214)의 바닥 면으로부터 식각되는 것이 바람직하다. 이러한 구형의 제2 트렌치(218)를 형성하는 식각공정은 모든 방향으로 똑같은 속도로 식각되어 식각 후 형태가 곡면을 가지는 등방성 식각(isotropic etch)으로 진행할 수 있다. 이때, 구형의 제2 트렌치(218)는 500-900Å의 직경(diameter)을 갖도록 형성할 수 있다. Referring to FIG. 2E, a spherical
이때, 배리어막(218)은 등방성 식각을 진행하는 동안 벌브 타입의 트렌치(220) 측면이 과도하게 식각됨으로써 발생할 수 있는 반도체 기판(200)의 손상을 방지하는 역할을 한다. 다음에 1차 하드마스크막 패턴(206') 및 배리어막(216)은 제거한다. In this case, the
도 2f를 참조하면, 반도체 기판(200) 상에 BFN 세정을 250-350초 동안 진행하여 반도체 기판(200)의 활성영역 상에 잔류된 산화막을 제거한다. Referring to FIG. 2F, the BFN cleaning is performed on the
BFN 세정은, 황산(H2O4)과 과수(H2O2)가 혼합된 제1용액을 이용하는 B세정, 희석된 불산(HF)을 포함하는 제2용액을 이용하는 F 세정, 암모니아(NH4OH) 및 과산화수소(H2O2)의 혼합액을 포함하는 제3용액을 이용하는 N 세정을 순차적으로 진행한다. 이와 같은 세정을 진행하는 과정에서 벌브 타입의 트렌치(220) 내에 남아 있는 배리어막(216) 및 불순물을 제거할 수 있다.BFN cleaning includes B cleaning using a first solution of sulfuric acid (H 2 O 4 ) and fruit water (H 2 O 2 ), F cleaning using a second solution containing dilute hydrofluoric acid (HF), and ammonia (NH). N-washing using a third solution containing a mixture of 4 OH) and hydrogen peroxide (H 2 O 2 ) is carried out sequentially. During the cleaning process, the
도 2g를 참조하면, 벌브 타입의 트렌치(220) 내의 벌브, 예를 들어 제2 트렌치(218) 내측 표면상에 연장되는 게이트 절연막(222)을 형성한다. 계속해서 게이트 절연막(222) 위에 형성되면서 벌브 타입의 트렌치(220) 내의 벌브 내로 연장되는 제1 반도체막(224)을 증착한다. 여기서 게이트 절연막(222)은 산화막을 포함하여 30-50Å의 두께로 형성할 수 있다. 제1 반도체막(224)은 도프트 폴리실리콘(doped polysilicon)막을 포함하여 50-100Å의 두께로 형성할 수 있다. 이때, 제1 반도체막(224)을 증착하는 과정에서 디실란(Disilane, Si2H6)을 5-20sccm의 유량으로 공급할 수 있다. Referring to FIG. 2G, a
도 2h를 참조하면, 제1 반도체막(224)을 증착한 후, 반도체 기판(200) 상에 포스핀(PH3) 가스를 공급하여 표면이 고농도로 도핑된 제1 반도체막(224)을 형성한다. 여기서 제1 반도체막(224)의 증착 공정과 제1 반도체막(224) 상에 포스핀(PH3) 가스를 공급하여 플로우시키는 공정은 인-시츄(In-situ) 공정으로 진행하는 것이 바람직하다. 그러면 제1 반도체막(224)의 표면으로 다량의 포스핀(PH3)이 주입되면서 제1 반도체막(224)은 고농도로 도핑된 폴리실리콘막(High doped level poly-silicon)으로 형성된다. 이때, 제1 반도체막(224) 표면에 주입된 불순물 농도는 1.0E20 내지 4.0E20 atm/㎤의 농도로 주입할 수 있다. 이와 같이 제1 반도체막(224)의 표면에 다량의 포스핀(PH3)이 주입되면, 제1 반도체막(224)은 표면이 불순물 농도가 높은 도프트 폴리실리콘 상태로 유지되면서, 후속 공정을 진행하는 과정 에서 반도체막 내 발생할 심(seam)의 이동을 최소화할 수 있다.Referring to FIG. 2H, after depositing the
도 2i를 참조하면, 제1 반도체막(224) 위에 형성되면서 벌브 내로 연장되는 텅스텐(W)계 배리어막(226)을 증착한다. 텅스텐(W)계 배리어막(226)은, 텅스텐(W), 텅스텐실리사이드(WSix)막 및 텅스텐나이트라이드(WN)막의 그룹 가운데 어느 하나 이상의 물질을 선택하여 50-100Å의 두께로 형성할 수 있다. 텅스텐계 배리어막(226)은 제1 반도체막(224)과 함께 후속 공정에서 증착하는 반도체막 내 발생할 심(seam)dml 이동을 최소화시키는 역할을 한다.Referring to FIG. 2I, a tungsten (W) based
도 2j를 참조하면, 텅스텐(W)계 배리어막(226) 위에 제2 반도체막(228)을 증착하여 벌브 타입의 트렌치(220)를 매립한다. 제2 반도체막(228)은 도프트 폴리실리콘과 언도프트 폴리실리콘이 적층된 구조로 400-600Å의 두께로 형성할 수 있다. 이때, 제2 반도체막(228)을 증착하는 과정에서 디실란(Disilane, Si2H6)을 5-20sccm의 유량으로 공급할 수 있다. Referring to FIG. 2J, a
벌브 타입 트렌치(220)의 목(neck)부분에 해당하는 제1 트렌치(214)의 임계치수(CD; Critical dimension)와 대비하여 제1 트렌치(214) 하단부에 형성된 구(sphere)형의 제2 트렌치(218)의 임계치수가 상대적으로 크다. 이에 따라 제2 반도체막(288)을 증착하는 과정에서 제1 트렌치(214)가 먼저 채워지면서 제2 트렌치(218) 내부가 모두 매립되지 않고 보이드(void) 형태의 심(seam)이 발생한다. 종래의 경우, 이와 같이 발생한 심(seam)이 불순물의 농도 구배에 의해 실리콘(Si) 입자들이 중앙으로 확산(diffusion)되면서 게이트 절연막 방향으로 이동함에 따라 발 생하였다. A sphere-shaped second portion formed at a lower end of the
이에 본 발명에서는 벌브 타입의 트렌치(220) 내에 제1 반도체막(224)을 증착하는 것과 동시에 포스핀(PH3) 가스를 공급하여 제1 반도체막(224)을 실리콘(Si) 이동이 최소화되는 고농도의 도프트 폴리실리콘 상태로 유지시킨다. 이와 함께, 제1 반도체막(224) 위에 텅스텐계 배리어막(226)을 증착함으로써 실리콘(Si)이 이동하는 것을 억제하여 보이드가 게이트 절연막 방향으로 이동하는 것을 방지할 수 있다. 이와 같이 보이드의 이동을 방지함으로써 셀 문턱전압이 변화하는 것을 방지함으로써 셀 소자 특성이 열화하는 것을 방지할 수 있다. 또한, 제1 반도체막(224) 및 제2 반도체막(228) 사이에 버퍼막 형태로 텅스텐계 배리어막(226)을 증착함으로써 트랜지스터의 스윙(swing) 특성이 개선되어 트랜지스터의 온-오프(on-off) 특성이 향상할 수 있다. 또한, 면저항(Rs; Sheet Resistance) 값이 낮은 텅스텐계 배리어막(226)을 삽입함으로써 저항을 낮출 수 있는 효과가 있다. Accordingly, in the present invention, the
계속해서 제2 반도체막(228) 위에 금속막(230) 및 하드마스크막(232)을 증착한다. 여기서 금속막(230)은 텅스텐실리사이드(WSix)막을 1000-1500Å의 둘께로 증착할 수 있다. 이때 금속막(230)은 텅스텐막/텅스텐나이트라이드막/텅스텐실리사이드막(W/WN/WSix)이 적층된 구조로 500-600Å의 두께로 형성할 수도 있다. 또한, 하드마스크막(232)은 나이트라이드막으로 형성할 수 있다. Subsequently, the
다음에 하드마스크막(232) 위에 감광막을 도포 및 패터닝하여 하드마스크막(232)을 선택적으로 노출시키는 감광막 패턴(234)을 형성한다. Next, a photoresist film is applied and patterned on the
도 2k를 참조하면, 감광막 패턴(234)을 마스크로 식각공정을 진행하여 반도체 기판(200) 상에 게이트 스택(248)을 형성한다. 게이트 스택(248)은 게이트 절연막 패턴(236), 제1 반도체막 패턴(238), 배리어금속막 패턴(240), 제2 반도체막 패턴(242) 및 하드마스크막 패턴(244)이 적층된 구조로 이루어진다.Referring to FIG. 2K, an etching process is performed using the
지금까지 설명한 바와 같이, 본 발명에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법에 의하면, 벌브 타입의 트렌치 내에 고농도의 도프트 폴리실리콘 상태의 제1 반도체막을 증착하고, 텅스텐계 배리어막을 증착한 다음 제2 반도체막을 증착함으로써 보이드가 이동하는 것을 방지할 수 있다. 보이드가 이동하는 것을 방지함으로써 셀 문턱전압이 변화하는 것을 방지함으로써 셀 소자 특성이 열화하는 것을 방지할 수 있다. As described above, according to the method for manufacturing a semiconductor device having a bulb type recess channel according to the present invention, a first semiconductor film having a high concentration of doped polysilicon is deposited in a bulb type trench, and a tungsten barrier film is deposited. The voids can be prevented from moving by depositing a second semiconductor film after deposition. By preventing the movement of the voids, the cell threshold voltage can be prevented from changing so that the cell element characteristics can be prevented from deteriorating.
또한, 제1 반도체막 및 제2 반도체막 사이에 버퍼막 형태로 텅스텐계 배리어막을 증착함으로써 저항 값을 낮추고, 트랜지스터의 스윙(swing) 특성이 개선되어 트랜지스터의 온-오프(on-off) 특성을 향상시킬 수 있다. In addition, by depositing a tungsten-based barrier film in the form of a buffer film between the first semiconductor film and the second semiconductor film, the resistance value is lowered, and the swing characteristics of the transistor are improved to improve on-off characteristics of the transistor. Can be improved.
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Application Number | Priority Date | Filing Date | Title |
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KR1020070001476A KR20080064496A (en) | 2007-01-05 | 2007-01-05 | Method for manufacturing semiconductor device having bulb-type recessed channel |
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Cited By (1)
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KR101046727B1 (en) * | 2009-11-30 | 2011-07-05 | 주식회사 하이닉스반도체 | Method of manufacturing buried gate of semiconductor device |
-
2007
- 2007-01-05 KR KR1020070001476A patent/KR20080064496A/en not_active Application Discontinuation
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