KR20080061997A - Method for forming the semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device is provided to stabilize layers of an edge region by performing a thermal process. An edge region and a chip region including a predetermined lower element are defined on a wafer(21). An interlayer dielectric(22) is formed on the entire surface of the wafer. A stepped part between the edge region and the chip region is reduced by performing a bevel etch process for the edge region of the wafer. A thermal process for the edge region of the wafer is performed after the bevel etch process for the edge region of the wafer is performed. A CMP process is performed to planarize the wafer including the interlayer dielectric.

Description

반도체 소자의 제조 방법{Method for forming the semiconductor device}Method for manufacturing a semiconductor device {Method for forming the semiconductor device}

도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위해 나타낸 공정도.1 is a flowchart showing a method for manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정도.2A to 2D are flowcharts sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 제조 기술에 관한 것으로, 보다 상세하게는 반도체 웨이퍼의 전체적 평탄화를 위해 행해지는 화학적기계적연마 공정 중에 발생하는 스크래치를 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of manufacturing a semiconductor device capable of preventing scratches generated during a chemical mechanical polishing process performed for the overall planarization of a semiconductor wafer.

최근에 반도체 메모리 소자가 고집적화됨에 따라, 다층 배선의 필요성이 점점 증가하고 있으며, 이러한 다층 배선을 형성함에 있어서 하부층의 배선과 상부층의 배선을 절연시키기 위한 층간절연막의 역할은 매우 중요하다. 이러한 층간절연막의 평탄화는 후속으로 형성하는 상부층의 포토공정의 마진과 평탄화에 매우 중요 한 영향을 미친다.In recent years, as semiconductor memory devices have been highly integrated, the necessity of multilayer wiring has increased. In forming such multilayer wiring, the role of the interlayer insulating film for insulating the wiring of the lower layer and the wiring of the upper layer is very important. This planarization of the interlayer insulating film has a very important effect on the margin and planarization of the subsequent photo process of the upper layer.

통상적으로 층간절연막의 평탄화 방법으로는, 화학적기계적연마(Chemical Mechanical Polishing: CMP) 방법이 주로 사용되고 있으며, 이 방법은 단차를 가진 반도체 기판, 즉, 칩이 형성된 영역과 칩이 형성되지 않은 그 외의 영역으로 이루어진 웨이퍼를 연마 패드 위에 밀착시킨 후 슬러리를 이용하여 웨이퍼를 연마함으로써 평탄화를 이루는 방법이다.In general, as the planarization method of the interlayer insulating film, a chemical mechanical polishing (CMP) method is mainly used. This method is a semiconductor substrate having a step, that is, a region where chips are formed and other regions where chips are not formed. It is a method for flattening by polishing a wafer made of a slurry using a slurry after the wafer is in close contact with the polishing pad.

이하, 칩이 형성된 영역을 "칩 영역"이라 지칭하고, 칩이 형성되지 않은 그 외의 영역을 "에지 영역"이라고 지칭한다.Hereinafter, the region where the chip is formed is referred to as a "chip region", and the other region where the chip is not formed is referred to as an "edge region".

도 1은 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위해 나타낸 공정도이다. 1 is a flowchart illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1에 도시된 바와 같이, 칩 영역과 에지 영역으로 정의된 웨이퍼(11) 상에 제1 층간절연막(12)을 형성하고, 상기 제1 층간절연막(12)을 관통하여 웨이퍼(11)의 일부와 연결되는 스토리지노드 콘택(13)을 형성한다.As shown in FIG. 1, a first interlayer insulating film 12 is formed on a wafer 11 defined as a chip region and an edge region, and a part of the wafer 11 is formed through the first interlayer insulating film 12. And a storage node contact 13 connected to it.

이어서, 상기 제1 층간절연막(12) 상에 제2 층간절연막(14)을 형성한 후, 상기 제2 층간절연막(14)을 선택적으로 식각하여 커패시터의 스토리지노드가 형성될 홀을 형성하고, 이 홀의 내부에 실린더 구조를 갖는 스토리지노드(15)를 형성한다.Subsequently, after forming the second interlayer dielectric layer 14 on the first interlayer dielectric layer 12, the second interlayer dielectric layer 14 is selectively etched to form holes for forming the storage node of the capacitor. A storage node 15 having a cylinder structure is formed in the hole.

다음으로, 상기 스토리지노드(15) 상에 유전막(16)을 형성한 후, 상기 유전막(16)에 플레이트 전극(17)을 형성한다. 이때, 상기 플레이트 전극(17)과 유전막(16)은 선택적으로 패터닝 공정을 거쳐 칩 영역에만 형성하는데, 이로써 커패시터는 칩 영역에만 형성되는 것이다.Next, after forming the dielectric layer 16 on the storage node 15, the plate electrode 17 is formed on the dielectric layer 16. In this case, the plate electrode 17 and the dielectric layer 16 are selectively formed only in the chip region through a patterning process, whereby the capacitor is formed only in the chip region.

다음으로, 상기 플레이트 전극(17)을 포함한 웨이퍼(11)의 전면에 제3 층간절연막(18)을 증착한다. 이때, 상기 웨이퍼의 칩 영역과 에지 영역은 칩 영역에 형성된 커패시터 등으로 도 1에 도시된 바와 같이 단차가 발생되어 있다.Next, a third interlayer insulating film 18 is deposited on the entire surface of the wafer 11 including the plate electrode 17. At this time, the chip region and the edge region of the wafer have a step formed as shown in FIG. 1 by a capacitor formed in the chip region.

이러한, 상기 칩 영역과 에지 영역 간의 단차 완화를 위하여 제3 층간절연막(18)을 화학적기계적연마하여 평탄화하였다.In order to alleviate the step difference between the chip region and the edge region, the third interlayer insulating layer 18 is chemically polished and planarized.

그러나, 상기와 같은 종래기술은 상기 칩 영역과 에지 영역 간의 단차로 인하여 에지 영역에 파티클(particle)이 발생하고, 이러한 파티클은 상기 제3 층간절연막(18) 표면에 스크래치를 유발하는 문제가 있다.However, according to the related art, particles are generated in the edge region due to the step difference between the chip region and the edge region, and such particles cause a scratch on the surface of the third interlayer insulating layer 18.

따라서, 종래에는 상기 제3 층간절연막(18)을 화학적기계적연마하여 평탄화하기 전에 식각 및 증착을 안정화하기 위한 별도의 공정이 진행되지 않은 웨이퍼(11)의 에지 영역에 베벨(bevel) 식각을 진행하여 단차를 완화시키고 있으나, 이 또한 베벨 식각에 의해 에지 영역 상에 파티클이 여전히 존재하므로 별도의 EBR 공정을 진행하여 에지 영역 상에 존재하는 파티클을 제거해야 하는 등 공정이 복잡해지는 문제가 있다.Accordingly, before the third interlayer insulating film 18 is chemically mechanically polished, bevel etching may be performed on the edge region of the wafer 11 where no separate process for stabilizing etching and deposition is performed. Although the step is alleviated, this also has a problem that the process is complicated, because the particles still exist on the edge region by bevel etching, it is necessary to proceed to a separate EBR process to remove the particles present on the edge region.

이에 본 발명의 목적은 칩 영역과 에지 영역 간의 단차를 완화시키기 위한 층간절연막의 화학적기계적연마 공정 이후 발생되는 스크래치의 양을 최소화할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of minimizing the amount of scratches generated after the chemical mechanical polishing process of the interlayer dielectric layer to alleviate the step between the chip region and the edge region.

상기 목적을 달성하기 위하여, 본 발명은 에지 영역과 소정의 하부 소자가 형성된 칩 영역으로 정의된 웨이퍼를 준비하는 단계와, 상기 웨이퍼 전면에 층간절연막을 형성하는 단계와, 상기 웨이퍼의 에지 영역에 베벨(BEVEL) 식각 공정을 진행하여 칩 영역과 에지 영역의 단차를 완화시키는 단계와, 상기 베벨 식각 공정이 진행된 웨이퍼의 에지 영역을 열처리하는 단계 및 상기 층간절연막이 형성된 웨이퍼를 화학적기계적연마하여 평탄화하는 단계;를 포함하는 반도체 소자의 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a method for preparing a wafer including an edge region and a chip region in which a predetermined lower element is formed, forming an interlayer insulating film on the entire surface of the wafer, and beveling the edge region of the wafer. (BEVEL) the step of etching to reduce the step between the chip region and the edge region, the step of heat-treating the edge region of the wafer subjected to the bevel etching process and the step of chemical mechanical polishing the wafer on which the interlayer insulating film is formed to planarize It provides a method for manufacturing a semiconductor device comprising a.

또한, 상기 본 발명의 반도체 소자의 제조 방법에서, 상기 열처리는 1초 내지 300초 범위의 시간 내로 400 내지 1200℃ 범위의 온도에서 진행하는 것이 바람직하다.In addition, in the method of manufacturing a semiconductor device of the present invention, the heat treatment is preferably carried out at a temperature of 400 to 1200 ℃ within a time range of 1 second to 300 seconds.

또한, 상기 본 발명의 반도체 소자의 제조 방법에서, 상기 화학적기계적연마는 20초 내지 100초 범위의 시간 내로 진행하는 것이 바람직하다.In addition, in the method of manufacturing a semiconductor device of the present invention, the chemical mechanical polishing is preferably performed within a time range of 20 seconds to 100 seconds.

그리고, 상기 반도체 소자의 제조 방법에서, 상기 열처리를 진행하는 상기 웨이퍼의 에지 영역은 1~5 mm의 폭을 가질 수 있다. In the method of manufacturing the semiconductor device, an edge region of the wafer subjected to the heat treatment may have a width of 1 to 5 mm.

또한, 상기 반도체 소자의 제조 방법에서, 상기 웨이퍼의 에지 영역에만 열선을 형성하여, 상기 열처리를 상기 웨이퍼의 에지 영역에 대해 선택적으로 진행할 수 있다. In addition, in the method of manufacturing the semiconductor device, a heat ray may be formed only at an edge region of the wafer, and the heat treatment may be selectively performed on the edge region of the wafer.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하 는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 또한, 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. In addition, in the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity.

이제 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도 2a 내지 도 2f를 참고로 하여 상세하게 설명한다.Now, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to FIGS. 2A to 2F.

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정도이다.2A through 2D are flowcharts sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

먼저, 도 2a에 도시된 바와 같이, 칩 영역과 에지 영역으로 정의된 웨이퍼(21) 상에 제1 층간절연막(22)을 형성하고, 상기 제1 층간절연막(22)을 관통하여 웨이퍼(21)의 일부와 연결되는 스토리지노드 콘택(23)을 형성한다.First, as shown in FIG. 2A, a first interlayer insulating film 22 is formed on a wafer 21 defined as a chip region and an edge region, and penetrates through the first interlayer insulating film 22 to form a wafer 21. A storage node contact 23 is formed to be connected to the portion of the storage node.

여기서, 상기 제1 층간절연막(22) 형성 전에는 통상적으로 알려진 바와 같이, 트랜지스터 및 비트라인 등이 형성되며, 따라서 상기 제1 층간절연막(22)은 다층 구조일 수 있으며, 상기 스토리지노드 콘택(23) 아래에는 랜딩플러그 콘택이 미리 형성될 수도 있다.Before the first interlayer dielectric layer 22 is formed, a transistor, a bit line, etc. are formed as is commonly known. Thus, the first interlayer dielectric layer 22 may have a multilayer structure, and the storage node contact 23 may be formed. The landing plug contact may be formed below.

그리고, 상기 스토리지노드 콘택(23)의 형성 과정은, 상기 제1 층간절연막(22)을 식각하여 스토리지노드 콘택홀을 형성한 후, 상기 스토리지노드 콘택홀을 채울 때까지 폴리실리콘막 또는 텅스텐막을 증착하고 에치백 또는 화학적기계적연마 공정을 진행하여 이웃한 스토리지노드 콘택(23) 사이가 서로 분리되는 구조로 형성한다.In the process of forming the storage node contact 23, after forming the storage node contact hole by etching the first interlayer insulating layer 22, a polysilicon film or a tungsten film is deposited until the storage node contact hole is filled. The etch back or chemical mechanical polishing process is performed to form a structure in which neighboring storage node contacts 23 are separated from each other.

상기 스토리시 노드 콘택(23)을 형성한 후에, 상기 제1 층간절연막(22) 상에 제2 층간절연막(24)을 형성한 후, 상기 제2 층간절연막(24)을 선택적으로 식각하여 커패시터의 스토리지노드가 형성될 홀을 형성하고, 이 홀의 내부에 실린더 구조를 갖는 스토리지노드(25)를 형성한다.After forming the story node contact 23, a second interlayer insulating film 24 is formed on the first interlayer insulating film 22, and then the second interlayer insulating film 24 is selectively etched to form a capacitor. A storage node is formed with a hole to be formed, and the storage node 25 having a cylinder structure is formed in the hole.

그리고, 상기 스토리지노드(25)를 형성하기 위한 스토리지노드분리 공정은, 먼저 홀이 형성된 상기 제2 층간절연막(24)의 표면 상에 티타늄, 티타늄나이트라이드 등과 같은 금속막을 증착한다. 그런 다음, 상기 제2 층간절연막(24) 상부 표면 상에 존재하는 금속막을 화학적기계적 연마 또는 에치백 등의 방법으로 제거하여 상기 제2 층간절연막(24)에 형성된 홀의 내부에 실린더 형태의 스토리지노드(25)를 형성한다.In the storage node separation process for forming the storage node 25, first, a metal film such as titanium, titanium nitride, or the like is deposited on the surface of the second interlayer insulating film 24 having holes formed therein. Then, the metal film existing on the upper surface of the second interlayer insulating film 24 is removed by a method such as chemical mechanical polishing or etch back to form a cylinder-type storage node in the hole formed in the second interlayer insulating film 24. 25).

다음으로, 상기 스토리지노드(25) 상에 유전막(26)을 형성한 후, 상기 유전막(26)에 플레이트 전극(27)을 형성한다. 이때, 상기 플레이트 전극(27)과 유전막(26)은 선택적으로 패터닝 공정을 거쳐 칩 영역에만 형성하는데, 이로써 상기 스토리지노드(25)와 플레이트 전극(27)이 모두 금속막 구조를 갖는 MIM 구조의 커패시터는 칩 영역에만 형성되게 된다.Next, after forming the dielectric layer 26 on the storage node 25, the plate electrode 27 is formed on the dielectric layer 26. At this time, the plate electrode 27 and the dielectric layer 26 are selectively formed in the chip region through a patterning process, whereby both the storage node 25 and the plate electrode 27 have a MIM structure capacitor having a metal film structure. Is formed only in the chip region.

이어서, 상기 웨이퍼(21)의 에지 영역에 베벨(bevel) 식각을 진행하여 칩 영역 간의 단차를 완화시킨 다음, 도 2b에 도시된 바와 같이, 상기 커패시터가 형성되지 않은 웨이퍼(21)의 에지 영역만을 선택적으로 열처리한다. 본 실시예에서는 열선(100)을 통해 열처리하였으나, 이는 이에 한정되지 않고 상기 웨이퍼(21)의 에지 영역만을 선택적으로 열처리 할 수 있는 도구는 모두 가능하다. 또한, 상기 열처리를 진행하는 상기 웨이퍼의 에지 영역은 1~5 mm의 폭을 가질 수 있다. Subsequently, bevel etching is performed on the edge regions of the wafer 21 to alleviate the step difference between the chip regions, and as shown in FIG. 2B, only the edge region of the wafer 21 on which the capacitor is not formed is shown. Optionally heat treatment. In the present embodiment, the heat treatment is performed through the hot wire 100, but the present invention is not limited thereto, and any tool capable of selectively heat treating only the edge region of the wafer 21 may be used. In addition, the edge region of the wafer undergoing the heat treatment may have a width of 1 to 5 mm.

이러한 열처리는 상기 베벨 식각으로 손상입은 에지 영역에 형성된 층들을 안정화시키기 위한 것으로 칩 영역에 열적인 영향이 미치지 않도록 1초 내지 300초 범위의 시간 내로 400 내지 1200℃ 범위의 온도에서 진행하는 것이 바람직하다.This heat treatment is to stabilize the layers formed in the edge region damaged by the bevel etching, and it is preferable to proceed at a temperature in the range of 400 to 1200 ° C. within a time ranging from 1 second to 300 seconds so as not to thermally affect the chip region. .

그 다음, 도 2c에 도시된 바와 같이, 상기 웨이퍼(21)의 에지 영역이 열처리된 웨이퍼(21)의 전면에 제3 층간절연막(28)을 증착한다. 이때, 상기 웨이퍼의 칩 영역과 에지 영역은 칩 영역에 형성된 커패시터 등으로 단차가 발생되어 있다.Next, as shown in FIG. 2C, a third interlayer insulating film 28 is deposited on the entire surface of the wafer 21 where the edge region of the wafer 21 is heat-treated. In this case, a step is generated in the chip region and the edge region of the wafer by a capacitor formed in the chip region.

그런 다음, 도 2d에 도시된 바와 같이, 상기 칩 영역과 에지 영역 간의 단차 완화를 위하여 제3 층간절연막(28)을 화학적기계적연마하여 평탄화한다.Then, as shown in FIG. 2D, the third interlayer insulating film 28 is chemically mechanically polished to planarize to alleviate the step difference between the chip region and the edge region.

다시 말하여, 본 발명에 따른 반도체 소자의 제조 방법은 베벨 식각으로 인해 손상 입은 웨이퍼의 에지 영역의 층들을 안정화 시킨 다음, 칩 영역과 에지 영역의 단차를 완화시키기 위한 화학적기계적연마 공정을 진행함으로써, 에지 영역으로부터 기인되는 스크래치 유발 인자를 감소시켜 스크래치의 양을 최소화할 수 있다.In other words, the method of manufacturing a semiconductor device according to the present invention stabilizes the layers of the edge region of the wafer damaged by the bevel etching, and then performs a chemical mechanical polishing process to mitigate the step difference between the chip region and the edge region. It is possible to minimize the amount of scratches by reducing the scratch inducing factor resulting from the edge region.

상기한 바와 같이, 본 발명은 칩 영역과 에지 영역 간의 단차를 완화시키기 위한 층간절연막의 화학적기계적연마 공정시, 스크래치 소스로 작용할 문제가 있는 에지 영역의 층들을 먼저 열처리 공정을 통해 안정화시킴으로써, 상기 층간절연막의 화학적기계적연마 공정 이후 발생되는 스크래치의 양을 최소화하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.As described above, the present invention, in the chemical mechanical polishing process of the interlayer insulating film to alleviate the step between the chip region and the edge region, first stabilizes the layers of the edge region, which have a problem of acting as a scratch source, through a heat treatment process. By minimizing the amount of scratches generated after the chemical mechanical polishing process of the insulating film can improve the characteristics and reliability of the semiconductor device.

Claims (6)

에지 영역과 소정의 하부 소자가 형성된 칩 영역으로 정의된 웨이퍼를 준비하는 단계;Preparing a wafer defined by an edge region and a chip region in which a predetermined lower element is formed; 상기 웨이퍼 전면에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the entire surface of the wafer; 상기 웨이퍼의 에지 영역에 베벨(BEVEL) 식각 공정을 진행하여 칩 영역과 에지 영역의 단차를 완화시키는 단계;Performing a bevel etching process on an edge region of the wafer to reduce a step between the chip region and the edge region; 상기 베벨 식각 공정이 진행된 웨이퍼의 에지 영역을 열처리하는 단계; 및Heat treating an edge region of the wafer subjected to the bevel etching process; And 상기 층간절연막이 형성된 웨이퍼를 화학적기계적연마하여 평탄화하는 단계;를 포함하는 반도체 소자의 제조 방법.And planarizing the wafer on which the interlayer insulating film is formed by chemical mechanical polishing. 제1항에 있어서,The method of claim 1, 상기 열처리는, 1초 내지 300초 범위의 시간 내로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.The heat treatment is carried out within a time range of 1 second to 300 seconds. 제1항에 있어서,The method of claim 1, 상기 열처리는, 400 내지 1200℃ 범위의 온도 내로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.The heat treatment is a method of manufacturing a semiconductor device, characterized in that to proceed within a temperature of 400 to 1200 ℃ range. 제1항에 있어서,The method of claim 1, 상기 화학적기계적연마는, 20초 내지 100초 범위의 시간 내로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.The chemical mechanical polishing is a method of manufacturing a semiconductor device, characterized in that proceeding within a time range of 20 seconds to 100 seconds. 제1항에 있어서,The method of claim 1, 상기 열처리를 진행하는 상기 웨이퍼의 에지 영역은 1~5 mm의 폭을 가지는 반도체 소자의 제조 방법.The edge region of the wafer subjected to the heat treatment has a width of 1 to 5 mm. 제1항에 있어서,The method of claim 1, 상기 웨이퍼의 에지 영역에만 열선을 형성하여, 상기 열처리를 상기 웨이퍼의 에지 영역에 대해 선택적으로 진행하는 반도체 소자의 제조 방법. A method of manufacturing a semiconductor device in which a hot wire is formed only in an edge region of the wafer, and the heat treatment is selectively performed on an edge region of the wafer.
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US9947546B2 (en) 2016-01-19 2018-04-17 Sk Hynix Inc Semiconductor integrated circuit device with a surface and method of manufacturing the same

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