KR20080058547A - Method for fabricating a flash memory device - Google Patents
Method for fabricating a flash memory device Download PDFInfo
- Publication number
- KR20080058547A KR20080058547A KR1020060132345A KR20060132345A KR20080058547A KR 20080058547 A KR20080058547 A KR 20080058547A KR 1020060132345 A KR1020060132345 A KR 1020060132345A KR 20060132345 A KR20060132345 A KR 20060132345A KR 20080058547 A KR20080058547 A KR 20080058547A
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- oxide layer
- forming
- memory device
- trap nitride
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 12
- 150000004767 nitrides Chemical class 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000004020 conductor Substances 0.000 claims abstract description 8
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 230000001590 oxidative effect Effects 0.000 claims abstract description 8
- 238000011066 ex-situ storage Methods 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 2
- 238000005137 deposition process Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 230000007547 defect Effects 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
도 1은 종래 기술에 의한 SONOS 구조의 플래시 메모리 소자를 나타낸 구조 단면도.1 is a cross-sectional view showing a flash memory device having a SONOS structure according to the prior art.
도 2a 내지 도 2b는 종래 기술에 의한 SONOS 구조의 플래시 메모리 소자에서 ONO막을 형성하는 과정을 나타낸 공정 단면도.2A to 2B are cross-sectional views illustrating a process of forming an ONO film in a flash memory device having a SONOS structure according to the prior art;
도 3a 내지 도 3e는 본 발명에 의한 SONOS 구조의 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도.3A to 3E are cross-sectional views illustrating a method of manufacturing a flash memory device having a SONOS structure according to the present invention.
본 발명에서는 플래시 메모리 소자의 제조방법에 관해 개시된다.The present invention relates to a method of manufacturing a flash memory device.
일반적으로 전원이 공급되지 않아도 데이터가 지워지지 않은 비휘발성 메모리소자(Flash Memory Device, Non-volatile Memory Device)의 대표적인 메모리 소자가 EEPROM(Electrically Erasable and Programmable Read Only Memory)이다.In general, a typical memory device of a non-volatile memory device (Flash Memory Device, Non-volatile Memory Device) that is not erased even if power is not supplied is EEPROM (Electrically Erasable and Programmable Read Only Memory).
이와 같은 EEPROM은 전기적으로 고쳐 쓰기가 가능한 비휘발성 메모리 소자로서, 플로팅 게이트(Floating gate)형 셀을 사용하는 구조가 그동안 널리 이용되었 다. Such EEPROM is a nonvolatile memory device that can be electrically rewritten, and a structure using a floating gate cell has been widely used.
최근 고집적화가 급속히 진행됨에 따라, 종래의 플로팅 게이트형 셀의 축소가 매우 절실하게 요구되고 있지만, 프로그램/소거 시 높은 전압이 요구되고 일정 수준이상의 축소는 거의 불가능하였다. Recently, as the high integration is rapidly progressed, the reduction of the conventional floating gate type cell is very urgently required, but a high voltage is required at the time of program / erase and a reduction above a certain level is almost impossible.
이러한 이유로 플로팅 게이트형 셀을 대처할 비휘발성 메모리 소자로서 SONOS, FeRAM, SET, NROM 등 다방면의 연구가 진행되고 있다. For this reason, various researches such as SONOS, FeRAM, SET, and NROM are being conducted as nonvolatile memory devices to cope with floating gate cells.
이 중 상기 SONOS 셀은 적층형 플로팅 게이트형 셀을 대체할 차세대 셀로 가장 주목받고 있다.Among these, the SONOS cell is attracting the most attention as a next-generation cell to replace the stacked floating gate cell.
이하, 첨부된 도면을 참조하여 종래 기술에 의한 소노스(SONOS) 구조의 플래시 메모리 소자를 설명하면 다음과 같다.Hereinafter, a flash memory device having a sonos structure according to the prior art will be described with reference to the accompanying drawings.
도 1은 종래 기술에 의한 SONOS 구조의 플래시 메모리 소자를 나타낸 구조 단면도이다.1 is a cross-sectional view showing a flash memory device having a SONOS structure according to the prior art.
도 1에 도시된 바와 같이, 소노스(SONOS) 소자는 p형의 반도체 기판(10)과, 상기 반도체 기판(10)의 소정 영역 상부에 터널 산화막(tunnel oxide)(12), 트랩 질화막(trap nitride)(13), 블록 산화막(block oxide)(14) 및 N+형 폴리실리콘 성분의 게이트 전극(15)을 포함하여 이루어진다. As shown in FIG. 1, a SONOS device includes a p-
그리고 상기 게이트 전극(15) 양측의 반도체 기판(10) 표면에는 N+형의 불순물이 주입된 소오스/드레인 영역(16)이 형성되어 있다.A source / drain region 16 into which N + type impurities are implanted is formed on the surface of the
도 2a 내지 도 2b는 종래 기술에 의한 SONOS 구조의 플래시 메모리 소자에서 ONO막을 형성하는 과정을 나타낸 공정 단면도이다.2A to 2B are cross-sectional views illustrating a process of forming an ONO film in a flash memory device having a SONOS structure according to the prior art.
도 2a에 도시한 바와 같이, 반도체 기판(10)상에 터널 산화막(12)을 형성하고, 상기 터널 산화막(12)상에 트랩 질화막(13)을 형성한다.As shown in FIG. 2A, a
이어서, 도 2b에 도시한 바와 같이, 상기 트랩 질화막(13)상에 블록 산화막(14)을 연속하여 형성한다.Subsequently, as shown in FIG. 2B, a
상기와 같이 플래시 메모리 소자의 제조 공정에서 ONO 증착 공정 경우 터널 산화막(12)과 트랩 질화막(13)을 증착한 후 블록 산화막(14)을 바로 증착함으로써 트랩 질화막(13)과 블록 산화막(14) 접합 계면 사이에 댕글링 본드(dangling bond)와 인터페이스 상태(interface states), 쇄도우 트랩(shallow trap), 결함(defect)이 많이 존재하게 된다.As described above, in the process of fabricating the flash memory device, after the
이러한 불완전한 계면으로 인해 SONOS 소자의 프로그램/소거 특성이 불안정해져 문턱전압 창(Vt window)이 작아져서 메모리 소자로 사용하기 어렵게 될 뿐만 아니라 전하 보관 능력인 보유 특성과 읽고 쓰기 능력인 내구성 특성도 떨어져 소자의 신뢰성에도 악영향을 미치게 된다.Due to this incomplete interface, the program / erase characteristics of the SONOS device become unstable and the Vt window becomes smaller, making it difficult to use as a memory device. It will also adversely affect the reliability of the.
본 발명은 소노스 소자의 프로그램/소거(program/ erase) 특성을 안정화시켜 문턱전압의 창(window)을 넓힘과 동시에 보유, 내구성 특성을 개선하여 소자의 수율 및 신뢰성을 향상시키도록 한 플래시 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention stabilizes the program / erase characteristics of a Sonics device to widen the window of the threshold voltage, improve the retention and durability characteristics, and improve the yield and reliability of the device. Its purpose is to provide a method of manufacturing.
본 발명에 따른 플래시 메모리 소자의 제조방법은 반도체 기판상에 터널 산 화막 및 트랩 질화막을 차례로 형성하는 단계; 상기 터널 산화막의 표면을 산화시켜 표면에 산화막을 형성하는 단계; 상기 산화막상에 블록 산화막을 형성하는 단계; 상기 블록 산화막상에 도전 물질을 형성하고 상기 도전 물질 및 블록 산화막, 산화막, 트랩 질화막, 터널 산화막을 선택적으로 제거하여 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.A method of manufacturing a flash memory device according to the present invention includes the steps of sequentially forming a tunnel oxide film and a trap nitride film on a semiconductor substrate; Oxidizing a surface of the tunnel oxide film to form an oxide film on the surface; Forming a block oxide film on the oxide film; Forming a conductive material on the block oxide film and selectively removing the conductive material, the block oxide film, the oxide film, the trap nitride film, and the tunnel oxide film to form a gate electrode; And forming a source / drain impurity region in a surface of the semiconductor substrate on both sides of the gate electrode.
이하, 첨부된 도면을 참조하여 본 발명에 의한 플래시 메모리 소자의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a flash memory device according to the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 핵심은 터널 산화막과 트랩 질화막을 형성한 후 트랩 질화막의 표면을 산화시켜 트랩 질화막 표면에 존재하는 불완전한 상태를 제거한 후 블록 산화막을 증착함으로써 트랩 질화막과 블록 산화막 접합 계면 사이의 불완전한 상태(Dangling Bond, Interface States, Shallow Trap, Defect 등)를 감소시키고자 한다.The core of the present invention is to form a tunnel oxide film and a trap nitride film, and then oxidize the surface of the trap nitride film to remove an incomplete state existing on the surface of the trap nitride film, and then deposit a block oxide film to deposit an incomplete state between the trap nitride film and the block oxide bonding interface. Bond, Interface States, Shallow Trap, Defect, etc.).
도 3a 내지 도 3e는 본 발명에 의한 SONOS 구조를 갖는 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a flash memory device having a SONOS structure according to the present invention.
도 3a에 도시한 바와 같이, 활성 영역과 격리 영역으로 정의된 반도체 기판(100)의 격리 영역에 LOCOS 또는 STI 구조를 갖는 소자 격리막(도시되지 않음)을 형성하고, 상기 반도체 기판(100)의 활성 영역에 터널 산화막(110)과 트랩 질화막(120)을 차례로 형성한다.As shown in FIG. 3A, an isolation layer (not shown) having a LOCOS or STI structure is formed in an isolation region of the
여기서, 상기 터널 산화막(110)과 트랩 질화막(120)은 상기 반도체 기 판(100)을 열산화하여 형성하거나 CVD(Chemical Vapor Deposition)와 같은 증착법을 이용하여 형성한다.The
또한, 상기 반도체 기판(100)의 활성 영역에 웰 영역(도면에 도시하지 않음)을 형성하기 위한 이온 주입 공정과 문턱 전압 조절용 이온 주입 공정을 실시한 후 터널 산화막(110)을 형성한다.In addition, the
도 3b에 도시한 바와 같이, 상기 트랜 질화막(120)의 표면을 소정 두께로 산화시켜 산화막(130)을 형성한다.As shown in FIG. 3B, an
여기서, 상기 트랩 질화막(120)의 표면을 소정 두께로 산화시키는 것은 터널 산화막(110)과 트랩 질화막(120)을 동일 장비에서 인-시튜(In-Situ)로 증착한 후 동일 장비에서 산화시킬 수도 있고, 다른 장비에서 익스-시튜(Ex-situ)로 산화시킬 수도 있다. Here, oxidizing the surface of the
또한, 상기 익스-시튜로 산화시키는 것으로 퍼니스(furnace) 장비를 사용할 수 있고, 급속 열처리 장비(RTP)를 사용할 수도 있다.In addition, furnace equipment may be used as the oxidization in the ex-situ, and rapid heat treatment equipment (RTP) may be used.
도 3c에 도시한 바와 같이, 상기 표면에 산화막(130)이 형성된 트랩 질화막(120)상에 블록 산화막(140)을 형성한다.As shown in FIG. 3C, a
도 3d에 도시한 바와 같이, 상기 블록 산화막(140)상에 폴리 실리콘과 같은 도전 물질을 증착하고, 포토 및 식각 공정을 통해 도전 물질 및 블록 산화막(140), 산화막(130), 트랩 질화막(120), 터널 산화막(110)을 선택적으로 제거하여 게이트 전극(150)을 형성한다.As shown in FIG. 3D, a conductive material such as polysilicon is deposited on the
도 3e에 도시한 바와 같이, 상기 게이트 전극(150)을 마스크로 이용하여 반 도체 기판(100)의 전면에 고농도 불순물 이온을 주입하여 상기 게이트 전극(150) 양측의 반도체 기판(100) 표면내에 소오스/드레인 불순물 영역(160)을 형성한다.As shown in FIG. 3E, a high concentration of impurity ions are implanted into the entire surface of the
여기서, 상기 소오스/드레인 불순물 영역(160)은 반도체 기판(100)과는 반대되는 도전형의 불순물 이온을 주입하여 형성한다. The source /
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.
따라서 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.
이상에서 설명한 바와 같은 본 발명에 의한 플래시 메모리 소자의 제조방법은 다음과 같은 효과가 있다.The method of manufacturing a flash memory device according to the present invention as described above has the following advantages.
즉, 터널 산화막과 트랩 질화막을 형성한 후 트랩 질화막의 표면을 산화시켜 트랩 질화막의 표면에 존재하는 불완전한 상태를 제거한 후 블록 산화막을 형성함으로써 트랩 질화막과 블록 산화막 접합 계면 사이의 불완전한 상태(Dangling Bond, Interface States, Shallow Trap, Defect 등)를 감소시켜 SONOS 소자의 프로그램 및 소거 특성을 안정화시킴과 동시에 보유 능력 및 내구성 특성을 개선시켜 SONOS 소자의 수율 및 신뢰성을 향상시킬 수 있다.That is, after the tunnel oxide film and the trap nitride film are formed, the surface of the trap nitride film is oxidized to remove the incomplete state existing on the surface of the trap nitride film, and then a block oxide film is formed to form an incomplete state between the trap nitride film and the block oxide film bonding interface (Dangling Bond, Interface States, Shallow Trap, Defect, etc.) can be used to stabilize the program and erase characteristics of SONOS devices, while improving retention and durability characteristics to improve SONOS device yield and reliability.
Claims (4)
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060132345A KR20080058547A (en) | 2006-12-22 | 2006-12-22 | Method for fabricating a flash memory device |
US11/953,605 US7687359B2 (en) | 2006-12-22 | 2007-12-10 | Method for fabricating flash memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060132345A KR20080058547A (en) | 2006-12-22 | 2006-12-22 | Method for fabricating a flash memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20080058547A true KR20080058547A (en) | 2008-06-26 |
Family
ID=39803898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060132345A KR20080058547A (en) | 2006-12-22 | 2006-12-22 | Method for fabricating a flash memory device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20080058547A (en) |
-
2006
- 2006-12-22 KR KR1020060132345A patent/KR20080058547A/en not_active Application Discontinuation
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4885420B2 (en) | Source / drain implantation during ONO formation to improve isolation of SONOS type devices | |
KR101618160B1 (en) | Non-volatile semiconductor memory, and production method for non-volatile semiconductor memory | |
US6468865B1 (en) | Method of simultaneous formation of bitline isolation and periphery oxide | |
KR101038873B1 (en) | Method of manufacturing flash memory device | |
US20100163966A1 (en) | Flash memory device and manufacturing method of the same | |
KR100480619B1 (en) | SONOS EEPROM having improved programming and erasing performance characteristics and method for fabricating the same | |
US6399466B2 (en) | Method of manufacturing non-volatile semiconductor memory device storing charge in gate insulating layer therein | |
US20040155284A1 (en) | Non-volatile SONOS memory device and method for manufacturing the same | |
US7932154B2 (en) | Method of fabricating non-volatile flash memory device having at least two different channel concentrations | |
JP2005317972A (en) | Method for fabricating flash memory device | |
KR100606928B1 (en) | Non-volatile memory device and fabricating method for the same | |
US6218227B1 (en) | Method to generate a MONOS type flash cell using polycrystalline silicon as an ONO top layer | |
JP2005538549A (en) | Method for manufacturing self-aligned nonvolatile memory cell | |
KR20140001992A (en) | Memory with extended charge trapping layer | |
KR100604189B1 (en) | Memory device with one poly split gate structure and fabricating method thereof | |
US20070026605A1 (en) | Fabricating approach for memory device | |
KR20080058547A (en) | Method for fabricating a flash memory device | |
US8188536B2 (en) | Memory device and manufacturing method and operating method thereof | |
KR100691960B1 (en) | Method for forming SONOS device | |
KR100620219B1 (en) | Fabricating method for memory device | |
KR100685880B1 (en) | Flash EEPROM and method for manufacturing the same | |
KR100852598B1 (en) | Method for fabricating flash memory device | |
KR100641991B1 (en) | Method for forming SONOS device | |
US20100109073A1 (en) | Flash memory device and method for manufacturing the same | |
KR100628245B1 (en) | Method for fabrication flash memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application |