KR20080052832A - 준순환 저밀도 패리티 검사 부호화 방법 및 장치 - Google Patents
준순환 저밀도 패리티 검사 부호화 방법 및 장치 Download PDFInfo
- Publication number
- KR20080052832A KR20080052832A KR1020060124509A KR20060124509A KR20080052832A KR 20080052832 A KR20080052832 A KR 20080052832A KR 1020060124509 A KR1020060124509 A KR 1020060124509A KR 20060124509 A KR20060124509 A KR 20060124509A KR 20080052832 A KR20080052832 A KR 20080052832A
- Authority
- KR
- South Korea
- Prior art keywords
- module
- shift
- value
- input
- input bit
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
- H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/65—Purpose and implementation aspects
- H03M13/6502—Reduction of hardware complexity or efficient processing
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Error Detection And Correction (AREA)
Abstract
Description
Claims (16)
- 패리티 검사 행렬을 양방향으로 시프트(Shift)하는 QC-LDPC(Quasi-Cyclic Low Density Parity Check) 부호화 장치에 있어서,상기 부호화를 위한 입력 비트를 수신하여 정렬하는 입력 정렬 모듈;상기 정렬된 입력 비트를 시프트하기 위한 시프트 인덱스를 제공하는 패리티 검사 행렬 입력 모듈;상기 시프트 인덱스에 따라, 상기 입력 비트를 왼쪽이나 오른쪽으로 시프트하고, 상기 시프트된 입력 비트를 이용하여 제1 패리티 파트를 산출하는 행곱 연산 모듈;상기 제1 패리티 파트를 이용하여, 상기 입력 비트를 구성하는 각각의 구성 요소에 대한 부호화 결과 값을 산출하는 제1 연산 모듈;상기 제1 패리티 파트와 상기 제1 연산 모듈에 의해 연산된 상기 부호화 결과 값으로부터 제2 패리티 파트를 산출하는 제2 연산 모듈; 및상기 입력 비트, 상기 제1 패리티 파트 및 상기 제2 패리티 파트를 이용하여, 상기 QC-LDPC 부호화 값을 산출하여 출력하는 출력 정렬 모듈을 포함하는 QC-LDPC 부호화 장치.
- 제1항에 있어서,상기 입력 정렬 모듈은,상기 QC-LDPC 부호화 장치로 입력되는 하나 이상의 입력 비트를 열 단위로 정렬시켜 정보 파트 블록을 생성하고, 상기 정보 파트 블록을 상기 패리티 검사 행렬 입력 모듈로 전달하는 것을 특징으로 하는 QC-LDPC 부호화 장치.
- 제1항에 있어서,상기 행곱 연산 모듈은,상기 시프트 인덱스 값과 상기 입력 비트의 길이의 절반값을 비교하여 시프트 연산 결과 선택을 위한 신호를 생성하는 인덱스 확인 모듈;상기 시프트 인덱스 값에 따라 상기 입력 정렬 모듈로부터 전달되는 입력 비트를 왼쪽으로 이동시키는 왼쪽 시프트 연산 모듈;상기 시프트 인덱스 값에서 상기 입력 비트의 길이의 절반값을 차감하여 상기 입력 비트를 오른쪽으로 이동시키기 위한 시프트 값을 산출하는 방향 변환 모듈;상기 방향 모듈로부터 전달되는 시프트 값에 따라, 상기 입력 정렬 모듈로부터 전달되는 입력 비트를 오른쪽으로 이동시키는 오른쪽 시프트 연산 모듈;상기 인덱스 확인 모듈에서 생성된 시프트 연산 결과 선택 신호에 따라 상기 오른쪽 시프트 연산 모듈의 출력 값 또는 상기 왼쪽 시프트 연산 모듈의 출력 값을 선택하여 출력하는 다중화 모듈; 및상기 다중화 모듈의 출력 값을 XOR 연산하여 상기 제1 패리티 파트 값을 산출하는 XOR 연산 모듈을 포함하는 것을 특징으로 하는 QC-LDPC 부호화 장치.
- 제3항에 있어서,상기 행곱 연산 모듈은,상기 시프트 인덱스 값을 상기 입력 비트의 길이보다 작도록 변환하는 모듈로 연산 모듈;상기 다중화 모듈의 출력 값을 저장하여, 상기 XOR 연산 모듈로 전달하는 메모리; 및상기 XOR 연산 모듈에 의해 산출된 상기 제1 패리티 파트 값을 상기 XOR 연산 모듈로 피드백하는 플립플롭을 추가로 포함하는 것을 특징으로 하는 QC-LDPC 부호화 장치.
- 제2항에 있어서,상기 제1 연산 모듈은,상기 제1 패리티 파트 값과 상기 시프트 인덱스를 이용하여, 상기 정보 파트 블록과 상기 입력 비트의 곱을 산출하는 A*s 연산 모듈인 것을 특징으로 하는 QC-LDPC 부호화 장치.
- 제5항에 있어서,상기 제2 연산 모듈은,상기 A*s 연산 모듈의 출력 값(A*s)과, 상기 제1 패리티 파트(p1)와 상기 제1 패리티 파트의 부분 블록(B)의 곱(Bp1)을 비트 단위로 AND 연산하여 상기 제2 패리티 파트(p2)를 산출하는 p2 연산 모듈인 것을 특징으로 하는 QC-LDPC 부호화 장치.
- 패리티 검사 행렬을 양방향으로 시프트(Shift)하기 위하여, 상기 패리티 검사 행렬의 제1 패리티 파트를 산출하는 QC-LDPC(Quasi-Cyclic Low Density Parity Check) 부호화 장치에 있어서,상기 QC-LDPC 부호화를 위한 입력 비트를 시프트하기 위한 시프트 인덱스 값과 상기 입력 비트의 길이의 절반값을 비교하여 시프트 연산 결과 선택을 위한 신호를 생성하는 인덱스 확인 모듈;상기 시프트 인덱스 값에 따라 상기 입력 비트를 왼쪽으로 이동시키는 왼쪽 시프트 연산 모듈;상기 시프트 인덱스 값에서 상기 입력 비트의 길이의 절반값을 차감하여 상기 입력 비트를 오른쪽으로 이동시키기 위한 시프트 값을 산출하는 방향 변환 모듈;상기 방향 모듈로부터 전달되는 시프트 값에 따라, 상기 입력 비트를 오른쪽으로 이동시키는 오른쪽 시프트 연산 모듈;상기 인덱스 확인 모듈에서 생성된 시프트 연산 결과 선택 신호에 따라 상기 오른쪽 시프트 연산 모듈의 출력 값 또는 상기 왼쪽 시프트 연산 모듈의 출력 값을 선택하여 출력하는 다중화 모듈; 및상기 다중화 모듈의 출력 값을 XOR 연산하여 상기 제1 패리티 파트 값을 산출하는 XOR 연산 모듈을 포함하는 QC-LDPC 부호화 장치.
- 제7항에 있어서,상기 시프트 인덱스 값을 상기 입력 비트의 길이보다 작도록 변환하는 모듈로 연산 모듈;상기 다중화 모듈의 출력 값을 저장하여, 상기 XOR 연산 모듈로 전달하는 메모리; 및상기 XOR 연산 모듈에 의해 산출된 상기 제1 패리티 파트 값을 상기 XOR 연산 모듈로 피드백하는 플립플롭을 추가로 포함하는 것을 특징으로 하는 QC-LDPC 부호화 장치.
- 제8항에 있어서,상기 인덱스 확인 모듈은,상기 시프트 인덱스 값이 상기 입력 비트의 길이의 절반값보다 크면, 상기 왼쪽 시프트 연산 모듈의 출력 값을 산출하기 위한 시프트 연산 결과 선택 신호를 생성하고,상기 시프트 인덱스 값이 상기 입력 비트의 길이의 절반값보다 작으면, 상기 오른쪽 시프트 연산 모듈의 출력 값을 산출하기 위한 시프트 연산 결과 선택 신호를 생성하는 것을 특징으로 하는 QC-LDPC 부호화 장치.
- 패리티 검사 행렬을 양방향으로 시프트(Shift)하는 QC-LDPC(Quasi-Cyclic Low Density Parity Check) 부호화 방법에 있어서,(a) 상기 부호화를 위한 입력 비트를 수신하여 정렬하는 입력 정보 비트 정렬 단계;(b) 상기 정렬된 입력 비트를 시프트하고, 상기 시프트된 연산 결과를 합산하는 제1 연산 단계;(c) 상기 시프트된 연산 결과의 합산 값을 이용하여 제1 패리티 파트 및 제2 패리티 파트를 산출하는 패리티 파트 산출 단계; 및(d) 상기 입력 비트, 상기 제1 패리티 파트 및 제2 패리티 파트를 이용하여 상기 QC-LDPC 부호화 값을 산출하고 출력하는 QC-LDPC 부호 정렬 단계를 포함하는 QC-LDPC 부호화 방법.
- 제10항에 있어서,상기 단계 (b)와 상기 단계 (c) 사이에,상기 입력 비트의 행의 수만큼 상기 제1 연산 단계를 반복하여 수행하는 제2 연산 단계를 추가로 포함하는 것을 특징으로 하는 QC-LDPC 부호화 방법.
- 제10항에 있어서,상기 단계 (c)는,(c1) 상기 시프트된 연산 결과의 합산 값을 이용하여 제1 패리티 파트를 산출하는 단계;(c2) 상기 제1 패리티 파트를 이용하여, 상기 입력 비트를 구성하는 각각의 구성 요소에 대한 부호화 결과 값을 산출하는 단계; 및(c3) 상기 제1 패리티 파트와 상기 부호화 결과 값을 이용하여 제2 패리티 파트를 산출하는 단계를 포함하는 것을 특징으로 하는 QC-LDPC 부호화 방법.
- 제10항에 있어서,상기 단계 (b)는,(b1) 상기 입력 비트를 시프트하기 위한 시프트 인덱스 값과 상기 입력 비트의 길이의 절반값을 비교하는 단계;(b2) 상기 비교 결과에 따라 상기 시프트 인덱스 값을 왼쪽 또는 오른쪽으로 이동시키는 단계; 및(b3) 상기 이동된 시프트 인덱스 값을 저장하고, 상기 저장된 시프트 인덱스 값에 따라 연산 결과를 합산하는 단계를 포함하는 것을 특징으로 하는 QC-LDPC 부호화 방법.
- 제13항에 있어서,상기 단계 (b2)는,상기 시프트 인덱스 값이 상기 입력 비트의 길이의 절반값보다 크면, 상기 시프트 인덱스 값을 왼쪽으로 이동시키고,상기 시프트 인덱스 값이 상기 입력 비트의 길이의 절반값보다 작으면, 상기 시프트 인덱스 값을 오른쪽으로 이동시키는 것을 특징으로 하는 QC-LDPC 부호화 방법.
- 제14항에 있어서,상기 단계 (b1)과 상기 단계 (b2) 사이에,상기 시프트 인덱스 값에서 상기 입력 비트의 길이의 절반값을 차감하여 상기 입력 비트를 오른쪽으로 이동시키기 위한 시프트 값을 산출하는 단계를 추가로 포함하는 것을 특징으로 하는 QC-LDPC 부호화 방법.
- 제14항에 있어서,상기 단계 (c)는,상기 저장된 시프트 인덱스 값을 XOR 연산하여 상기 제1 패리티 파트 값을 산출하는 것을 특징으로 하는 QC-LDPC 부호화 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060124509A KR100874484B1 (ko) | 2006-12-08 | 2006-12-08 | 준순환 저밀도 패리티 검사 부호화 방법 및 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060124509A KR100874484B1 (ko) | 2006-12-08 | 2006-12-08 | 준순환 저밀도 패리티 검사 부호화 방법 및 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080052832A true KR20080052832A (ko) | 2008-06-12 |
KR100874484B1 KR100874484B1 (ko) | 2008-12-18 |
Family
ID=39807361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060124509A KR100874484B1 (ko) | 2006-12-08 | 2006-12-08 | 준순환 저밀도 패리티 검사 부호화 방법 및 장치 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100874484B1 (ko) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012105795A2 (en) * | 2011-01-31 | 2012-08-09 | Samsung Electronics Co., Ltd. | Methods and aparatus for fast synchronization using quasi-cyclic low-density parity-check (qc-ldpc) codes |
CN102687445A (zh) * | 2011-12-30 | 2012-09-19 | 华为技术有限公司 | 前向纠错编、解码方法、装置及系统 |
CN112435702A (zh) * | 2017-11-27 | 2021-03-02 | 慧荣科技股份有限公司 | 闪存控制器和设置在闪存控制器中的编码器 |
-
2006
- 2006-12-08 KR KR1020060124509A patent/KR100874484B1/ko active IP Right Grant
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012105795A2 (en) * | 2011-01-31 | 2012-08-09 | Samsung Electronics Co., Ltd. | Methods and aparatus for fast synchronization using quasi-cyclic low-density parity-check (qc-ldpc) codes |
WO2012105795A3 (en) * | 2011-01-31 | 2012-12-13 | Samsung Electronics Co., Ltd. | Methods and aparatus for fast synchronization using quasi-cyclic low-density parity-check (qc-ldpc) codes |
US8635517B2 (en) | 2011-01-31 | 2014-01-21 | Samsung Electronics Co., Ltd. | Methods and apparatus for fast synchronization using quasi-cyclic low-density parity-check (QC-LDPC) codes |
CN102687445A (zh) * | 2011-12-30 | 2012-09-19 | 华为技术有限公司 | 前向纠错编、解码方法、装置及系统 |
WO2013097174A1 (zh) * | 2011-12-30 | 2013-07-04 | 华为技术有限公司 | 前向纠错编、解码方法、装置及系统 |
CN102687445B (zh) * | 2011-12-30 | 2015-01-21 | 华为技术有限公司 | 前向纠错编、解码方法、装置及系统 |
US10523238B2 (en) | 2011-12-30 | 2019-12-31 | Huawei Technologies Co., Ltd. | Coding and decoding method, apparatus, and system for forward error correction |
CN112435702A (zh) * | 2017-11-27 | 2021-03-02 | 慧荣科技股份有限公司 | 闪存控制器和设置在闪存控制器中的编码器 |
CN112435702B (zh) * | 2017-11-27 | 2024-01-19 | 慧荣科技股份有限公司 | 闪存控制器和设置在闪存控制器中的编码器 |
Also Published As
Publication number | Publication date |
---|---|
KR100874484B1 (ko) | 2008-12-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6858882B2 (ja) | 符号化されたコードワードを送信する送信機、方法及び非一時的コンピューター可読記憶媒体 | |
KR100502609B1 (ko) | Ldpc 코드를 이용한 부호화기 및 부호화 방법 | |
KR101270815B1 (ko) | 다양한 클래스의 코드들을 인코딩 및 디코딩하는 애플리케이션을 갖는 인-플레이스 변환 | |
US7451374B2 (en) | Apparatus and method for channel coding in mobile communication system | |
KR100808664B1 (ko) | 패리티 검사행렬 저장 방법 및 이를 이용한 블록 저밀도패리티 검사 부호화 방법 및 장치 | |
KR101211433B1 (ko) | 낮은 복잡도를 가지는 고속의 qc-ldpc 부호의 부호화 장치 및 방법 | |
US20030188253A1 (en) | Method for iterative hard-decision forward error correction decoding | |
Gad et al. | Repair-optimal MDS array codes over GF (2) | |
WO2019130475A1 (ja) | 通信路分極を用いた誤り訂正符号化方法および装置、復号方法および装置 | |
KR100669152B1 (ko) | 저밀도 패리티 검사 코드의 부호화 장치 및 방법 | |
CN101902228A (zh) | 快速循环冗余校验编码方法及装置 | |
CN112468161B (zh) | 一种rs高速编码电路 | |
CN1136662C (zh) | 寻找卷积反馈编码器起始状态的技术 | |
KR100874484B1 (ko) | 준순환 저밀도 패리티 검사 부호화 방법 및 장치 | |
JP6472790B2 (ja) | 共通ハードウェアリソースを共用する、異なる低密度パリティ検査(ldpc)符号のための低密度パリティ検査の符号化 | |
US7561641B2 (en) | Method of Viterbi decoding with reduced butterfly operation | |
Zhang et al. | Generalized backward interpolation for algebraic soft-decision decoding of Reed-Solomon codes | |
CN112671415B (zh) | 一种面向乘积码的高吞吐量编码方法 | |
US20240045758A1 (en) | Method and Chip for Cyclic Code Encoding, Circuit Component, and Electronic Device | |
Bardis et al. | Performance increase of error control operation on data transmission | |
CN110504975B (zh) | 一种crc并行编解码方法及基于其的编解码器 | |
KR101512081B1 (ko) | 특정 밀도를 기반으로 하는 저밀도 행렬을 이용한 부호화/복호화 방법 및 장치 | |
KR100956592B1 (ko) | 메시지 전달 알고리즘을 이용한 ldpc 코드 부호화 장치및 그 방법 | |
CN116436472A (zh) | 一种低密度奇偶校验码的编码方法及装置 | |
KR20190063431A (ko) | 저지연 및 고신뢰도 특성을 가지는 ldpc 부호화 장치 및 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
AMND | Amendment | ||
J201 | Request for trial against refusal decision | ||
B701 | Decision to grant | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121129 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20131128 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20141127 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20151127 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20161129 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20171129 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20181129 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20191128 Year of fee payment: 12 |