KR20080052227A - Multiplexer with controllable output sequence and parallel-to-serial converter using the same - Google Patents

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KR20080052227A
KR20080052227A KR1020070054593A KR20070054593A KR20080052227A KR 20080052227 A KR20080052227 A KR 20080052227A KR 1020070054593 A KR1020070054593 A KR 1020070054593A KR 20070054593 A KR20070054593 A KR 20070054593A KR 20080052227 A KR20080052227 A KR 20080052227A
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심재훈
김천수
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한국전자통신연구원
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa

Abstract

A multiplexer is provided to control the bit sequence of output data without a change of a wire simply in a parallel-to-serial converter by controlling the output sequence of data according to a selecting signal. A multiplexer controlling the output sequence of data comprises a 1-1 latch(210A) and a 1-2 latch(210B), a 2-1 latch(220A) and a 2-2 latch(220B), a first clock selector(230A) and a second clock selector(230B), and a data selector(250). The 1-1 latch and the 1-2 latch are connected in series, and latch first input data(D0) sequentially from a clock signal having a different logic value. The 2-1 latch and the 2-2 latch are connected in series, and latch second input data(D1) sequentially from a clock signal having a different logic value. The first clock selector and the second clock selector select a clock signal driving the 1-1 latch and the 2-1 latch according to a selecting signal. The data selector selects and outputs the first input data or the second input data latched in the 1-2 latch and the 2-2 latch.

Description

데이터의 출력 순서를 제어할 수 있는 멀티플렉서 및 이를 이용한 병렬-직렬 변환기{MULTIPLEXER WITH CONTROLLABLE OUTPUT SEQUENCE AND PARALLEL-TO-SERIAL CONVERTER USING THE SAME}MULTIPLEXER WITH CONTROLLABLE OUTPUT SEQUENCE AND PARALLEL-TO-SERIAL CONVERTER USING THE SAME}

도 1a 및 도 1b는 종래의 멀티플렉서의 회로도이다. 1A and 1B are circuit diagrams of a conventional multiplexer.

도 2a는 본 발명에 따른 데이터의 출력 순서를 제어할 수 있는 멀티플렉서의 회로도이다. 2A is a circuit diagram of a multiplexer capable of controlling the output order of data according to the present invention.

도 2b는 도 2a의 멀티플렉서를 심볼을 이용하여 간략하게 표현한 것이다. FIG. 2B is a simplified representation of the multiplexer of FIG. 2A using symbols.

도 3은 본 발명의 멀티플렉서를 이용한 병렬-직렬 변환기의 회로도이다. 3 is a circuit diagram of a parallel-to-serial converter using the multiplexer of the present invention.

*도면의 주요부분에 대한 부호의 설명* * Description of the symbols for the main parts of the drawings *

200 : 멀티플렉서 200: multiplexer

210A, 210B : 제1-1 래치, 제1-2 래치 210A, 210B: 1-1 latch, 1-2 latch

220A, 220B : 제2-1 래치, 제2-2 래치 220A, 220B: 2-1 latch, 2-2 latch

230A, 230B : 제1,2 클럭 선택기 230A, 230B: First and second clock selector

250 : 데이터 선택기 250: data selector

300 : 병렬-직렬 변환기 300: parallel to serial converter

310 : M:1 멀티플렉서 310: M: 1 Multiplexer

330 : 클럭 생성기 330: Clock Generator

본 발명은 데이터의 출력 순서를 제어할 수 있는 멀티플렉서 및 이를 이용한 병렬-직렬 변환기에 관한 것으로, 더 자세하게는 별도의 배선 변경 없이도 멀티플렉서에서 출력되는 데이터의 순서를 간단하게 제어할 수 있도록 함으로써, 다수개의 멀티플렉서가 트리 구조로 연결된 병렬-직렬 변환기에서 출력되는 직렬 데이터의 비트 순서를 간단하게 제어할 수 있는 기술에 관한 것이다. The present invention relates to a multiplexer capable of controlling the output order of data and a parallel-to-serial converter using the same. More particularly, the present invention relates to a multiplexer that can easily control the order of data output from the multiplexer without changing wiring. The present invention relates to a technique that allows a multiplexer to simply control the bit order of serial data output from a parallel-serial converter connected in a tree structure.

멀티플렉서(Multiplexer)는 여러 개의 입력 데이터신호 중 하나를 선택하여 출력하는 회로로서, 어떤 데이터신호를 선택할 것인가는 선택신호 입력에 의해서 결정되며, 보통 멀티플랙서를 줄여서 먹스(MUX)라고 하기도 한다. A multiplexer is a circuit that selects and outputs one of a plurality of input data signals. Which data signal is selected is determined by the selection signal input. The multiplexer is also called MUX.

도 1a 및 도 1b는 종래의 멀티플렉서의 회로도이다. 1A and 1B are circuit diagrams of a conventional multiplexer.

도 1a를 참조하면, 멀티플렉서(100)의 제1 입력 데이터(D0)는 제1-1 내지 1-3 래치(110A, 110B, 110C)에 의해서 래치되며, 제2 입력 데이터(D1)는 제2-1, 2-2 래치(120A, 120B)에 의해서 래치된다. Referring to FIG. 1A, the first input data D0 of the multiplexer 100 is latched by the first to first latches 110A, 110B, and 110C, and the second input data D1 is second to the second input data D1. Latched by -1, 2-2 latches 120A and 120B.

여기에서, 상기 제1,2 입력 데이터(D0, D1)를 다수의 래치(110A, 110B, 110C, 120A, 120B)에 의해 래치하는 이유는, 1) 두 입력 데이터(D0, D1)가 동시에 변화되더라도 출력(Q)에 글리치(glitch)가 발생되지 않도록 하기 위해서이며, 2) 두 입력 데이터(D0, D1)가 제어 신호로 사용되는 클럭신호(CLK)와 무관하게 임의의 시간에 값이 변하더라도 출력(Q)에 글리치가 발생되지 않도록 하기 위해서이다. Here, the reason for latching the first and second input data D0 and D1 by the plurality of latches 110A, 110B, 110C, 120A and 120B is as follows: 1) Both input data D0 and D1 change simultaneously. This is to prevent glitches on the output Q even if the value is changed.2) Even if the values of the two input data D0 and D1 change at any time regardless of the clock signal CLK used as the control signal. This is to prevent glitches on the output Q.

한편, 도 1a와 같이 구성된 2:1 멀티플렉서에서 전력 소모를 줄이기 위해 도 1b와 같이 두 입력 데이터(D0, D1)에 연결된 각 래치를 하나씩 줄여서 사용하는 것도 가능하다. Meanwhile, in order to reduce power consumption in the 2: 1 multiplexer configured as shown in FIG. 1A, each latch connected to two input data D0 and D1 may be reduced by one as shown in FIG. 1B.

상기와 같이 구성된 멀티플렉서는 병렬 데이터를 직렬 데이터로 변환하는 병렬-직렬 변환기(Parallel-to-serial converter)에 이용될 수 있는데, 일반적으로 빠른 동작 속도를 위해 도 1a 및 도 1b와 같은 2:1 멀티플렉서를 트리 구조로 연결한 형태의 병렬-직렬 변환기가 보편적으로 사용되고 있다. The multiplexer configured as described above may be used in a parallel-to-serial converter for converting parallel data into serial data. In general, a 2: 1 multiplexer such as FIGS. 1A and 1B may be used for a fast operation speed. Parallel-to-serial converters in the form of a tree structure are commonly used.

하지만, 종래의 2:1 멀티플렉서의 경우, 제1 입력 데이터(D0)는 제2 입력 데이터(D1)보다 항상 하나의 래치를 더 통과하도록 구성되어 있기 때문에(도 1a 및 도 1b 참조), 두 입력 데이터(D0, D1) 중 제2 입력 데이터(D1)가 항상 먼저 출력된다. However, in the conventional 2: 1 multiplexer, since the first input data D0 is configured to always pass one latch more than the second input data D1 (see FIGS. 1A and 1B), the two inputs The second input data D1 of the data D0 and D1 is always output first.

즉, 상기와 같은 구조를 갖는 종래의 2:1 멀티플렉서를 트리 구조로 연결여 병렬-직렬 변환기를 구성할 경우, 병렬 데이터가 직렬 데이터로 변환될 때 비트 순서가 고정되기 때문에, 비트 순서를 바꾸기 위해서는 병렬 데이터의 신호선들을 별도로 상호 교차시켜야 하는 등 회로 구성이 복잡해지며, 또한, 상호 교차된 신호선들간의 크로스토크(crosstalk) 발생 및 추가적인 배선으로 인한 반도체 칩 면적 증가 등의 문제점이 있다. That is, when a parallel-to-serial converter is constructed by connecting a conventional 2: 1 multiplexer having the above structure in a tree structure, the bit order is fixed when the parallel data is converted into serial data. The circuit configuration is complicated such that signal lines of parallel data must be crossed separately, and there are problems such as crosstalk between signal lines intersected with each other and an increase in semiconductor chip area due to additional wiring.

본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 멀티플렉서 및 이를 이용한 병렬-직렬 변환기에서 별도의 배선 변경 없이도 출력되 는 데이터의 비트 순서를 간단하게 제어할 수 있도록 하는 것이다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to enable a multiplexer and a parallel-to-serial converter using the same to easily control the bit order of data output without a separate wiring change.

상기 목적을 달성하기 위하여 본 발명에 따른 멀티플렉서는, 직렬로 연결되며, 순차적으로 각각 서로 다른 로직값의 클럭신호에서 제1 입력 데이터를 래치하는 제1-1 래치 및 제1-2 래치; 직렬로 연결되며, 순차적으로 각각 서로 다른 로직값의 클럭신호에서 제2 입력 데이터를 래치하는 제2-1 래치 및 제2-2 래치; 선택신호에 따라 상기 제1-1 래치 및 상기 제2-1 래치를 구동하는 클럭신호를 선택하는 제1,2 클럭 선택기; 및 상기 래치된 제1, 2 입력 데이터 중 어느 하나를 선택하여 출력하는 데이터 선택기를 포함하는 것을 특징으로 한다. In order to achieve the above object, a multiplexer according to the present invention includes: a first-first latch and a first-second latch connected in series and sequentially latching first input data in clock signals having different logic values; A 2-1 latch and a 2-2 latch connected in series and sequentially latching second input data from clock signals having different logic values; First and second clock selectors for selecting clock signals for driving the first-first latch and the second-one latch according to a selection signal; And a data selector for selecting and outputting any one of the latched first and second input data.

한편, 상기 목적을 달성하기 위하여 본 발명에 따른 병렬-직렬 변환기는, 선택신호에 따라 데이터의 출력 순서를 제어할 수 있는 2:1 멀티플렉서가 트리 구조로 연결되어 log2 M개의 단으로 구성된 M:1 멀티플렉서; 및 입력 클럭을 순차적으로 분주시켜 log2 M개의 클럭신호를 생성하여 상기 생성된 각 클럭신호에 따라 상기 각 단의 2:1 멀티플렉서를 구동시키는 클럭 생성기를 포함하며, 상기 선택신호에 따라 상기 M:1 멀티플렉서로부터 출력되는 직렬 데이터의 비트 순서를 제어하는 것을 특징으로 한다.Meanwhile, in order to achieve the above object, in the parallel-to-serial converter according to the present invention, a 2: 1 multiplexer capable of controlling the output order of data according to a selection signal is connected in a tree structure to log 2. An M: 1 multiplexer consisting of M stages; And divide the input clock sequentially to log 2 A clock generator for generating M clock signals to drive a 2: 1 multiplexer of each stage according to the generated clock signals, and a bit order of serial data output from the M: 1 multiplexer according to the selection signal It characterized in that to control.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a는 본 발명에 따른 데이터의 출력 순서를 제어할 수 있는 멀티플렉서의 회로도이며, 도 2b는 도 2a의 멀티플렉서를 심볼을 이용하여 간략하게 표현한 것이다. 2A is a circuit diagram of a multiplexer capable of controlling the output order of data according to the present invention, and FIG. 2B is a simplified representation of the multiplexer of FIG. 2A using symbols.

도 2a에 도시된 바와 같이, 본 발명에 따른 멀티플렉서(200)는, 제1 입력 데이터(D0)를 순차적으로 래치하는 제1-1 및 제1-2 래치(210A, 210B)와, 제2 입력 데이터(D1)를 순차적으로 래치하는 제2-1 및 제2-2 래치(220A, 220B)와, 선택신호(RSEL)에 따라 상기 제1-1 및 제2-1 래치(210A, 220A)를 구동하는 클럭신호로 외부 클럭 신호(CLK)를 선택하는 제1, 2 클럭 선택기(230A, 230B)와, 상기 제1-2 래치(210B) 및 제2-2 래치(220B)에 의해 래치된 제1,2 입력 데이터(D0,D1) 중 어느 하나를 선택하여 출력하는 데이터 선택기(250)를 포함한다. As shown in FIG. 2A, the multiplexer 200 according to the present invention includes first-first and first-second latches 210A and 210B for sequentially latching first input data D0, and a second input. 2-1 and 2-2 latches 220A and 220B for sequentially latching data D1 and the 1-1 and 2-1 latches 210A and 220A according to the selection signal RSEL. The first and second clock selectors 230A and 230B selecting the external clock signal CLK as the driving clock signal, and the first and second latches selected by the first-second latch 210B and the second-second latch 220B. And a data selector 250 which selects and outputs any one of the first and second input data D0 and D1.

여기에서, 상기 제1,2 클럭 선택기(230A, 230B) 및 상기 데이터 선택기(250)는 각 제어신호에 따라 두개의 입력 데이터 중 하나를 선택하여 출력하는 2:1 멀티플렉서로 구현되는 것이 바람직하다. Here, the first and second clock selectors 230A and 230B and the data selector 250 may be implemented as a 2: 1 multiplexer for selecting and outputting one of two input data according to each control signal.

또한, 상기 제1-1 및 제1-2 래치(210A, 210B)와 상기 제2-1 및 제2-2 래치(220A, 220B)는 각각 서로 다른 로직값의 클럭신호에서 입력 데이터를 래치하여 출력하는 것이 바람직하다. In addition, the first-first and second-second latches 210A and 210B and the second-first and second-second latches 220A and 220B respectively latch input data from clock signals having different logic values. It is preferable to output.

구체적으로 설명하면, 상기 제1-1 래치(210A) 및 제2-2 래치(220B)는 클럭신호(CLK)의 로직값이 "0"일 때는 입력 데이터를 그대로 출력하고 "1"일 때는 입력 데이터가 출력 데이터에 영향을 미치지 않도록 하며, 상기 제1-2 래치(210B) 및 제2-1 래치(220A)는 클럭신호(CLK)의 로직값이 "1"일 때는 입력 데이터를 그대로 출 력하고 "0"일 때는 입력 데이터가 출력 데이터에 영향을 미치지 않도록 한다.Specifically, the first-first latch 210A and the second-second latch 220B output the input data as they are when the logic value of the clock signal CLK is "0", and input when the "1". The data does not affect the output data, and the 1-2 latch 210B and the 2-1 latch 220A output the input data as they are when the logic value of the clock signal CLK is “1”. If "0", input data does not affect output data.

상기 선택신호(RSEL)는 제1,2 입력 데이터(D0,D1) 중 어느 것을 먼저 출력할지 선택하는 데 사용되는 신호로, 상기 선택신호(RSEL)의 역할에 대하여 더 자세히 설명하면 다음과 같다. The selection signal RSEL is a signal used to select which of the first and second input data D0 and D1 is to be output first. The role of the selection signal RSEL will be described in detail as follows.

우선, 상기 선택신호(RSEL)가 "0"일 경우, 제1 클럭 선택기(230A)에 의해 클럭신호(CLK)와 "0" 중에서 클럭신호(CLK)가 선택되어, 제1-1 래치(210A)로 상기 클럭신호(CLK)가 입력되며, 이에 따라 상기 제1-1 래치(210A)는 상기 클럭신호(CLK)의 값이 "0"일 때 제1 입력 데이터(D0)를 출력한다. First, when the selection signal RSEL is "0", the clock signal CLK is selected from the clock signal CLK and "0" by the first clock selector 230A, and the 1-1 latch 210A is selected. The clock signal CLK is input to the first signal, and accordingly, the first-first latch 210A outputs the first input data D0 when the value of the clock signal CLK is "0".

이 때, 제2 클럭 선택기(230B)에 의해 클럭신호(CLK)와 "1" 중에서 "1"이 선택되어, 제2-1 래치(220A)로 상기 "1"이 입력되며, 이에 따라 상기 제2-1 래치(220A)는 제2 입력 데이터(D1)를 그대로 출력하는 쇼트 회로와 같이 동작한다. At this time, "1" is selected from the clock signal CLK and "1" by the second clock selector 230B, and the "1" is input to the 2-1 latch 220A. The 2-1 latch 220A operates like a short circuit which outputs the second input data D1 as it is.

즉, 상기 선택신호(RSEL)가 "0"인 경우, 제1 입력 데이터(D0)는 제2 입력 데이터(D1)보다 항상 래치 하나를 더 통과하게 되기 때문에, 제2 입력 데이터(D1)가 제1 입력 데이터(D0) 보다 항상 먼저 데이터 선택기(250)로 입력되어 선택되게 된다. That is, when the selection signal RSEL is "0", since the first input data D0 always passes through one more latch than the second input data D1, the second input data D1 is formed by the second input data D1. It is always input to the data selector 250 before the first input data D0 is selected.

한편, 상기 선택신호(RSEL)가 "1"일 경우, 제1 클럭 선택기(230A)의 출력은 "0"이 되어 제1-1 래치(210A)로 상기 "0"이 입력되며, 이에 따라 상기 제1-1 래치(210A)는 제1 입력 데이터(D0)를 그대로 출력하는 쇼트 회로와 같이 동작한다. On the other hand, when the selection signal RSEL is "1", the output of the first clock selector 230A becomes "0" and the "0" is input to the 1-1 latch 210A. The first-first latch 210A operates like a short circuit that outputs the first input data D0 as it is.

이 때, 제2 클럭 선택기(230B)의 출력은 클럭신호(CLK)가 되어 제2-1 래치(220A)로 상기 클럭신호(CLK)가 입력되며, 이에 따라 상기 제2-1 래치(220A)는 상기 클럭신호(CLK)의 값이 "1"일 때 제2 입력 데이터(D1)를 출력한다. At this time, the output of the second clock selector 230B becomes a clock signal CLK, and the clock signal CLK is input to the 2-1 latch 220A. Accordingly, the 2-1 latch 220A is input. Outputs the second input data D1 when the value of the clock signal CLK is “1”.

즉, 상기 선택신호(RSEL)가 "1"인 경우, 제2 입력 데이터(D1)는 제1 입력 데이터(D0)보다 항상 래치 하나를 더 통과하게 되기 때문에, 제1 입력 데이터(D0)가 제2 입력 데이터(D1) 보다 항상 먼저 데이터 선택기(250)로 입력되어 선택되게 된다. That is, when the selection signal RSEL is "1", since the second input data D1 always passes through one more latch than the first input data D0, the first input data D0 is set as the first signal. It is always input to the data selector 250 before the two input data D1 is selected.

결과적으로, 멀티플렉서(200)에서 상기 선택신호(RSEL)의 값에 따라 상기 제1,2 입력 데이터(D0,D1)가 선택되는 순서를 간단하게 제어할 수 있음을 알 수 있다. As a result, it can be seen that the multiplexer 200 can easily control the order in which the first and second input data D0 and D1 are selected according to the value of the selection signal RSEL.

한편, 도 2a의 2:1 멀티플렉서를 심볼을 이용하여 간략하게 표현하면, 도 2b와 같이 두 개의 입력 데이터(D0, D1)와, 하나의 클럭신호(CLK)와, 출력 데이터 순서를 제어하는 선택신호(RSEL)와, 하나의 출력신호(Q)를 갖는 2:1 멀티플렉서로 나타낼 수 있다. On the other hand, the 2: 1 multiplexer of FIG. 2A is briefly expressed using a symbol. As shown in FIG. 2B, two input data D0 and D1, one clock signal CLK, and an output data selection are controlled. The signal RSEL and one output signal Q may be represented by a 2: 1 multiplexer.

도 3은 본 발명의 멀티플렉서를 이용한 병렬-직렬 변환기의 회로도이다. 3 is a circuit diagram of a parallel-to-serial converter using the multiplexer of the present invention.

도 3에 도시된 바와 같이, 본 발명에 따른 병렬-직렬 변환기(300)는, 도 2b의 2:1 멀티플렉서(200)가 트리 구조로 연결된 M:1 멀티플렉서(310)와, 상기 M:1 멀티플렉서(310)를 구동하는 클럭을 발생시키기 위한 클럭 생성기(330)로 구성되어 있다. As shown in FIG. 3, the parallel-to-serial converter 300 according to the present invention includes an M: 1 multiplexer 310 in which a 2: 1 multiplexer 200 of FIG. 2B is connected in a tree structure, and the M: 1 multiplexer. And a clock generator 330 for generating a clock for driving 310.

상기 M:1 멀티플렉서(310)는 log2 M 개의 단으로 구성되며, 상기 클럭 생성기(330)는 입력 클럭을 순차적으로 2분주하여 log2 M개의 클럭신호를 생성하여 그 클럭신호에 따라 각 단의 2:1 멀티플렉서(200)들을 구동시킨다. The M: 1 multiplexer 310 is log 2 It is composed of M stages, the clock generator 330 divides the input clock by two sequentially log 2 M clock signals are generated to drive the 2: 1 multiplexers 200 in each stage according to the clock signals.

이와 같이 구성된 병렬-직렬 변환기(300)에 있어서, 선택신호(RWORD)의 값에 따라 각 단의 2:1 멀티플렉서(200)에서 두 입력 데이터(D0, D1)가 래치되는 클럭의 에지가 조금씩 다를 수 있으며, 이로 인해 출력 데이터의 비트 순서에 오류가 발생할 수도 있다.In the parallel-to-serial converter 300 configured as described above, the edges of the clocks at which the two input data D0 and D1 are latched in the 2: 1 multiplexer 200 in each stage differ slightly depending on the value of the selection signal RWORD. This may cause errors in the bit order of the output data.

이를 위해, 상기 클럭 생성기(330)에서는 상기 선택신호(RWORD)의 값에 따라 각 2:1 멀티플렉서(200)에서의 데이터 선택 딜레이 또는 클럭을 분주하고 분배하는 경로에서 발생하는 딜레이를 고려하여, 분주된 클럭신호들간의 상승 에지 또는 하강 에지가 일치되도록 조정하는 것이 바람직하다.To this end, the clock generator 330 divides the data selection delay in the 2: 1 multiplexer 200 or the delay generated in the path for dividing and distributing the clock according to the value of the selection signal RWORD. It is desirable to adjust so that the rising edge or falling edge between the clock signals is matched.

즉, 상기 선택신호(RWORD)의 값에 따라 각 단의 2:1 멀티플렉서(200)의 출력 데이터의 비트 순서를 제어함으로써, 최종적으로 병렬-직렬 변환기(300)로부터 출력되는 직렬 데이터의 비트 순서를 MSB(Most Significant Bit, 최상위 비트)에서 LSB(Least Significant Bit, 최하위 비트)순 또는 LSB 에서 MSB 순으로 간단하게 제어할 수 있다. That is, by controlling the bit order of the output data of the 2: 1 multiplexer 200 in each stage according to the value of the selection signal RWORD, the bit order of the serial data output from the parallel-serial converter 300 is finally determined. Simple control can be performed from MSB (Most Significant Bit) to LSB (Least Significant Bit) or LSB to MSB.

이와 같이, 본 발명의 멀티플렉서를 이용하여 병렬-직렬 변환기를 구성하는 경우 병렬 데이터 신호선의 배선 구조를 변경하지 않고도 출력되는 직렬 데이터의 비트 시퀀스 순서를 간단하게 바꿀 수 있다. As described above, when the parallel-to-serial converter is configured using the multiplexer of the present invention, the order of the bit sequences of the serial data to be output can be easily changed without changing the wiring structure of the parallel data signal lines.

한편, 본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.On the other hand, the present invention has been described with reference to one embodiment shown in the drawings but this is only exemplary, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. will be.

특히, 본 발명에 있어서, 제1, 2 클럭 선택기(230A, 230B)가 선택신호(RSEL)에 따라 제1-1 및 제2-1 래치(210A, 220A)를 구동하는 클럭신호를 선택하는 것으로 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 선택신호(RSEL)에 따라 제1-2 및 제2-2 래치(210B, 220B)를 구동하는 클럭신호를 선택하도록 구성하는 것도 가능하며, 이에 따른 각 소자의 구성 및 연결 관계는 본 기술분야의 당업자에 의해 쉽게 이해될 수 있을 것이다. In particular, in the present invention, the first and second clock selectors 230A and 230B select clock signals for driving the 1-1 and 2-1 latches 210A and 220A according to the selection signal RSEL. As described above, the present invention is not limited thereto, and the present invention may be configured to select clock signals for driving the first and second latches 210B and 220B according to the selection signal RSEL. The configuration and connection relationship of each device will be easily understood by those skilled in the art.

그러므로 개시된 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하며, 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.Therefore, the disclosed embodiments should be considered in descriptive sense only and not for purposes of limitation, and therefore, the true technical protection scope of the present invention should be defined by the technical spirit of the appended claims.

상기한 바와 같이, 본 발명의 멀티플렉서는 선택신호에 따라 데이터의 출력 순서를 간단하게 제어할 수 있도록 구성되어 있으므로, 이를 이용하여 병렬-직렬 변환기를 구성하는 경우 별도의 배선 변경 없이도 간단하게 출력 데이터의 비트 순서를 제어할 수 있는 효과가 있다.As described above, the multiplexer of the present invention is configured to easily control the output order of the data according to the selection signal. This has the effect of controlling the bit order.

Claims (13)

직렬로 연결되며, 순차적으로 각각 서로 다른 로직값의 클럭신호에서 제1 입력 데이터를 래치하는 제1-1 래치 및 제1-2 래치; A first-first latch and a first-second latch connected in series and sequentially latching first input data from clock signals having different logic values; 직렬로 연결되며, 순차적으로 각각 서로 다른 로직값의 클럭신호에서 제2 입력 데이터를 래치하는 제2-1 래치 및 제2-2 래치; A 2-1 latch and a 2-2 latch connected in series and sequentially latching second input data from clock signals having different logic values; 선택신호에 따라 상기 제1-1 래치 및 상기 제2-1 래치를 구동하는 클럭신호를 선택하는 제1,2 클럭 선택기; 및 First and second clock selectors for selecting clock signals for driving the first-first latch and the second-one latch according to a selection signal; And 상기 제1-2 래치와 상기 제2-2 래치에 의해 래치된 제1, 2 입력 데이터 중 어느 하나를 선택하여 출력하는 데이터 선택기 A data selector for selecting and outputting any one of the first and second input data latched by the 1-2 latch and the 2-2 latch 를 포함하는 것을 특징으로 하는 데이터의 출력 순서를 제어할 수 있는 멀티플렉서. Multiplexer that can control the output order of the data, characterized in that it comprises a. 제 1항에 있어서, The method of claim 1, 상기 제1-1 래치 및 상기 제2-2 래치는 상기 클럭신호의 로직값이 "0"인 경우 입력 데이터를 래치하며,The first-first latch and the second-second latch latch the input data when the logic value of the clock signal is "0". 상기 제1-2 래치 및 상기 제2-1 래치는 상기 클럭신호의 로직값이 "1"인 경우 입력 데이터를 래치하는 것을 특징으로 하는 데이터의 출력 순서를 제어할 수 있는 멀티플렉서. And the first-second latch and the second-one latch latch the input data when the logic value of the clock signal is "1". 제 1항에 있어서, The method of claim 1, 상기 제1,2 클럭 선택기 및 상기 데이터 선택기는 두 입력 데이터 중 하나를 선택하여 출력하는 2:1 멀티플렉서인 것을 특징으로 하는 데이터의 출력 순서를 제어할 수 있는 멀티플렉서. And the first and second clock selectors and the data selector are a 2: 1 multiplexer for selecting and outputting one of two input data. 제 1항에 있어서, The method of claim 1, 상기 선택신호가 "0"인 경우, When the selection signal is "0", 상기 제1 클럭 선택기는 상기 제1-1 래치를 구동하는 클럭신호로 외부 입력 클럭신호를 선택하며, The first clock selector selects an external input clock signal as a clock signal for driving the first-first latch, 상기 제1-1 래치는 상기 선택된 클럭신호의 값이 "0"일 때 상기 제1 입력 데이터를 래치하는 것을 특징으로 하는 데이터의 출력 순서를 제어할 수 있는 멀티플렉서. And the first-first latch latches the first input data when the value of the selected clock signal is "0". 제 1항에 있어서, The method of claim 1, 상기 선택신호가 "0"인 경우, When the selection signal is "0", 상기 제2 클럭 선택기는 상기 제2-1 래치를 구동하는 클럭신호로 "1"을 선택하여 출력하며, The second clock selector selects and outputs "1" as a clock signal for driving the 2-1 latch. 상기 제2-1 래치는 상기 선택된 "1"에 따라 상기 제2 입력 데이터를 그대로 출력하는 것을 특징으로 하는 데이터의 출력 순서를 제어할 수 있는 멀티플렉서. And the second-1 latch outputs the second input data as it is according to the selected " 1 ". 제 1항에 있어서, The method of claim 1, 상기 선택신호가 "0"인 경우, When the selection signal is "0", 상기 제1 입력 데이터는 상기 제1-1 래치 및 상기 제1-2 래치에 의해 순차적으로 래치되며, The first input data is sequentially latched by the first-first latch and the first-second latch, 상기 제2 입력 데이터는 상기 제2-1 래치를 통과하여 상기 제2-2 래치에 의해서 래치되는 것을 특징으로 하는 데이터의 출력 순서를 제어할 수 있는 멀티플렉서. And the second input data is passed through the 2-1 latch and latched by the 2-2 latch. 제 1항에 있어서, The method of claim 1, 상기 선택신호가 "0"인 경우, When the selection signal is "0", 상기 제2 입력 데이터가 상기 제1 입력 데이터 보다 먼저 상기 데이터 선택기로 입력되어 선택되는 것을 특징으로 하는 데이터의 출력 순서를 제어할 수 있는 멀티플렉서. And the second input data is input to the data selector prior to the first input data to be selected. 제 1항에 있어서, The method of claim 1, 상기 선택신호가 "1"인 경우, When the selection signal is "1", 상기 제1 클럭 선택기는 상기 제1-1 래치를 구동하는 클럭신호로 "0"을 선택하여 출력하며, The first clock selector selects and outputs "0" as a clock signal for driving the first-first latch. 상기 제1-1 래치는 상기 선택된 "0"에 따라 상기 제1 입력 데이터를 그대로 출력하는 것을 특징으로 하는 데이터의 출력 순서를 제어할 수 있는 멀티플렉서. And the first-first latch outputs the first input data as it is, according to the selected " 0 ". 제 1항에 있어서, The method of claim 1, 상기 선택신호가 "1"인 경우, When the selection signal is "1", 상기 제2 클럭 선택기는 상기 제2-1 래치를 구동하는 클럭신호로 외부 입력 클럭신호를 선택하며, The second clock selector selects an external input clock signal as a clock signal for driving the 2-1 latch. 상기 제2-1 래치는 상기 선택된 클럭신호의 값이 "1"일 때 상기 제2 입력 데이터를 래치하는 것을 특징으로 하는 데이터의 출력 순서를 제어할 수 있는 멀티플렉서. And the second-1 latch latches the second input data when the value of the selected clock signal is "1". 제 1항에 있어서, The method of claim 1, 상기 선택신호가 "1"인 경우, When the selection signal is "1", 상기 제1 입력 데이터는 상기 제1-1 래치를 통과하여 상기 제1-2 래치에 의해서 래치되며, The first input data passes through the first-first latch and is latched by the first-second latch, 상기 제2 입력 데이터는 상기 제2-1 래치 및 상기 제2-2 래치에 의해 순차적으로 래치되는 것을 특징으로 하는 데이터의 출력 순서를 제어할 수 있는 멀티플렉서. And the second input data is sequentially latched by the 2-1 latch and the 2-2 latch. 제 1항에 있어서, The method of claim 1, 상기 선택신호가 "1"인 경우, When the selection signal is "1", 상기 제1 입력 데이터가 상기 제2 입력 데이터 보다 먼저 상기 데이터 선택 기로 입력되어 선택되는 것을 특징으로 하는 데이터의 출력 순서를 제어할 수 있는 멀티플렉서. And the first input data is input to the data selector prior to the second input data to be selected. 선택신호에 따라 데이터의 출력 순서를 제어할 수 있는 2:1 멀티플렉서가 트리 구조로 연결되어 log2 M개의 단으로 구성된 M:1 멀티플렉서; 및 A 2: 1 multiplexer, which can control the output order of data according to the selection signal, is connected in a tree structure to log 2 An M: 1 multiplexer consisting of M stages; And 입력 클럭을 순차적으로 분주시켜 log2 M개의 클럭신호를 생성하여 상기 생성된 각 클럭신호에 따라 상기 각 단의 2:1 멀티플렉서를 구동시키는 클럭 생성기를 포함하며, Split the input clock sequentially to log 2 A clock generator for generating M clock signals and driving the 2: 1 multiplexer of each stage according to the generated clock signals; 상기 선택신호에 따라 상기 M:1 멀티플렉서로부터 출력되는 직렬 데이터의 비트 순서를 제어하는 것을 특징으로 하는 병렬-직렬 변환기. And a bit order of serial data output from the M: 1 multiplexer according to the selection signal. 제 11항에 있어서, 상기 클럭 생성기는, The method of claim 11, wherein the clock generator, 상기 선택신호를 이용하여 상기 각 클럭신호들간의 상승 에지 또는 하강 에지가 일치되도록 조정하는 것을 특징으로 하는 병렬-직렬 변환기. And adjusting the rising edge or falling edge of each clock signal to coincide with the selection signal.
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