KR20080033561A - Method of doping a substrate - Google Patents

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이진희
손병우
최정식
정원덕
진혜영
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삼성전자주식회사
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Abstract

A substrate doping method is provided to prevent the conventional problems previously caused by fluorine by performing ion implantation to a semiconductor substrate surface as a plasma method using a doping gas containing carbon and boron. A semiconductor substrate containing silicon is loaded into a process chamber(S100). A doping gas containing carbon and boron is supplied into the process chamber(S110). The doping gas is ionized and excited to a plasma state(S120). Carbon ions and boron ions are injected under the surface of the semiconductor substrate(S130). At this time, the boron ions functions as a hole, and the carbon ions restrict the diffusion of the boron ions. Thus, concentration of the boron is kept uniformly, and the electrical property is improved.

Description

기판 도핑 방법{Method of doping a substrate}Method of doping a substrate

도 1은 본 발명의 일 실시예에 따른 기판 도핑 방법을 설명하기 위한 개략적인 순서도이다.1 is a schematic flowchart illustrating a substrate doping method according to an embodiment of the present invention.

도 2는 도 1에 도시된 기판 도핑 방법을 수행하기 위한 플라즈마 장치를 설명하기 위한 개략적인 단면도이다.FIG. 2 is a schematic cross-sectional view for describing a plasma apparatus for performing the substrate doping method shown in FIG. 1.

도 3 내지 도 6은 도 1에 도시된 기판 도핑 방법을 이용하여 PMOS 트랜지스터 형성 방법을 설명하는 개략적인 공정 단면도들이다.3 to 6 are schematic process cross-sectional views illustrating a method of forming a PMOS transistor using the substrate doping method shown in FIG. 1.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200 : 반도체 기판 202 : N-웰200: semiconductor substrate 202: N-well

204 : 게이트 산화막 204: gate oxide film

206 : 불순물이 도핑된 폴리실리콘층206: polysilicon layer doped with impurities

208 : 텅스텐 실리사이드층208: tungsten silicide layer

210 : 게이트 산화막 패턴210: gate oxide pattern

212 : 불순물이 도핑된 폴리실리콘 패턴212 polysilicon pattern doped with impurities

214 : 텅스텐 실리사이드 패턴 216 : 하드 마스크막 패턴214: tungsten silicide pattern 216: hard mask film pattern

218 : 게이트 전극 220 : 스페이서218: gate electrode 220: spacer

222 : 소스/드레인 영역222 source / drain area

본 발명은 기판 도핑 방법에 관한 것이다. 보다 상세하게는, 붕소(B)를 반도체 표면에 도핑하는 방법에 관한 것이다.The present invention relates to a substrate doping method. More specifically, it relates to a method of doping boron (B) to the semiconductor surface.

MOS(Metal Oxide Semiconductor) 트랜지스터는, 게이트 전극, 게이트 전극과 대향하는 기판 표면 아래에 형성되는 채널 영역과, 상기 채널 영역 양단에 소스/드레인 영역을 포함한다. 상기 소스/드레인 영역은 채널 영역과 반대 극성의 불순물을 주입하여 형성한다.The metal oxide semiconductor (MOS) transistor includes a gate electrode, a channel region formed under the surface of the substrate facing the gate electrode, and a source / drain region across the channel region. The source / drain regions are formed by implanting impurities of opposite polarity to the channel regions.

상기 MOS 트랜지스터의 종류에는 스위칭 동작을 위해 양의 전압이 필요한 NMOS, 음의 전압이 필요한 PMOS 및 PMOS와 NMOS를 상보적으로 연결한 CMOS(Complementary MOS) 등이 있다.The MOS transistors include NMOSs that require a positive voltage for switching operations, PMOSs that require a negative voltage, and Complementary MOS (CMOS) that complementarily connects PMOS and NMOS.

특히, 상기 PMOS는 채널 영역에는 N-웰(N-well)이 형성되어 있고, 게이트 전극 양측의 기판 표면 아래에는 P형 불순물이 도핑된 소스/드레인 영역이 형성되어 있다.In particular, an N-well is formed in a channel region of the PMOS, and a source / drain region doped with P-type impurities is formed under the substrate surface on both sides of the gate electrode.

상기 PMOS 트랜지스터의 소스/드레인 영역을 형성하는 공정을 보다 구체적으로 살펴보면, 우선 게이트 전극이 형성된 반도체 기판을 마련한다. 상기 게이트 전극에 의해 노출된 반도체 기판 표면 아래에 P형 불순물를 도핑한다. 이때, 상기 P형 불순물로는 붕소를 많이 사용하는데, 상기 붕소의 원자량이 5로 매우 가벼워 반도체 기판 내에서 쉽게 확산하게 된다.Looking at the process of forming the source / drain region of the PMOS transistor in more detail, first to provide a semiconductor substrate having a gate electrode. P-type impurities are doped under the surface of the semiconductor substrate exposed by the gate electrode. In this case, as the P-type impurity, boron is used a lot, and the atomic weight of boron is very light, so that it is easily diffused in the semiconductor substrate.

그래서, 상기 붕소의 확산을 억제하기 위하여 BF2+이온과 같은 분자 이온으로 상기 반도체 기판 표면 아래로 도핑된다.Thus, doped underneath the surface of the semiconductor substrate with molecular ions, such as BF 2+ ions, to suppress diffusion of the boron.

상기 도핑 방법으로는 이온 주입 방법과 플라즈마 주입 방법이 있다. 우선,상기 이온 주입 방법은 P형 불순물을 이온화하고, 수십KV에서 수MV까지 가속하여 반도체 기판 표면 아래로 주입하여 도핑시키는 방법이다. 이러한 이온 주입 방법으로는 고농도의 P형 불순물 도핑 영역을 형성하기 용이하지 않다. 이는 상기 이온 주입 빔의 전류(beam current)를 컨트롤하기 어려우며, 고농도의 불순물을 도핑하기에는 시간이 오래 걸려 쓰루풋(throughput)이 좋지 않기 때문이다.The doping method includes an ion implantation method and a plasma implantation method. First, the ion implantation method is a method of ionizing the P-type impurities, accelerated from several tens of KV to several MV and implanted under the surface of the semiconductor substrate. In such an ion implantation method, it is not easy to form a high concentration P-type impurity doped region. This is because it is difficult to control the current (beam current) of the ion implantation beam, and the throughput is not good because it takes a long time to dope a high concentration of impurities.

이러한 문제들을 해결하기 위하여 플라즈마 도핑 방법을 사용한다. 상기 플라즈마 도핑은 BF3 또는 B2F6 가스를 주입하여 상기 주입 가스를 플라즈마 상태로 형성하여 반도체 기판 표면으로 P형 불순물을 주입하는 방법이다. 그러나, 불소(F)는 플라즈마 장치를 손상시키며, 상기 플라즈마 장치 내부를 오염시킬 수 있다. 또한, 상기 불소는 반도체 기판 상에 형성된 게이트 전극에 손상을 가하며, 붕소의 확산(Boron penetration)을 용이하게 제어하지 못하는 문제점이 있다.In order to solve these problems, a plasma doping method is used. The plasma doping is a method of injecting a BF 3 or B 2 F 6 gas to form the injection gas into a plasma state to inject P-type impurities into the surface of the semiconductor substrate. However, fluorine (F) can damage the plasma apparatus and contaminate the inside of the plasma apparatus. In addition, the fluorine damages the gate electrode formed on the semiconductor substrate, and there is a problem in that boron penetration cannot be easily controlled.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 장비 손상 및 오염을 억제하며, 도핑되는 불순물의 확산을 억제하는 기판 도핑 방법을 제공하는데 있다.An object of the present invention for solving the above problems is to provide a substrate doping method that suppresses equipment damage and contamination, and suppresses the diffusion of doped impurities.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 기판 도핑 방법에 있어서, 탄소(C) 및 붕소(B)를 포함하는 도핑 가스를 기판 상으로 제공한다. 상기 도핑 가스를 플라즈마(plasma) 상태로 여기시킨다. 상기 여기된 탄소 및 붕소를 이용하여 상기 기판 표면 부위를 도핑한다.According to an aspect of the present invention for achieving the above object, in the substrate doping method, it provides a doping gas containing carbon (C) and boron (B) on the substrate. The doping gas is excited in a plasma state. The excited carbon and boron are used to dope the surface portion of the substrate.

본 발명의 일 실시예에 따르면, 상기 탄소 및 붕소를 포함하는 도핑 가스로 [(CH3)3]nBn(n은 자연수)를 이용할 수 있다. 상기 플라즈마는 5×10e-4 Torr 내지 5×10e-1 Torr 기압 하에서 형성될 수 있다. 상기 도핑 가스를 제공하는 동안 플라즈마 점화 가스를 제공할 수 있다. 상기 플라즈마 점화 가스로 아르곤(Ar), 헬륨(He), 질소(N2), 제논(Xe) 또는 네온(Ne) 가스를 사용할 수 있다.According to an embodiment of the present invention, [(CH 3 ) 3 ] n B n (n is a natural number) may be used as the doping gas containing carbon and boron. The plasma may be formed under 5 × 10e −4 Torr to 5 × 10e −1 Torr atmosphere. Plasma ignition gas may be provided while providing the doping gas. Argon (Ar), helium (He), nitrogen (N 2 ), xenon (Xe), or neon (Ne) gas may be used as the plasma ignition gas.

상기와 같은 본 발명에 따르면, 탄소 및 붕소를 포함하는 도핑 가스를 이용하여 플라즈마 도핑함으로써, 상기 탄소가 반도체 기판의 실리콘과 결합하여 상기 붕소의 확산을 억제하여 전기적 특성을 향상시키며, 종래 불소에 의한 플라즈마 장치의 손상 및 오염과 게이트의 손상 등을 억제할 수 있다.According to the present invention as described above, by plasma doping using a doping gas containing carbon and boron, the carbon is bonded to the silicon of the semiconductor substrate to suppress the diffusion of the boron to improve the electrical properties, by conventional fluorine Damage and contamination of the plasma apparatus and damage to the gate can be suppressed.

이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실 제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and those skilled in the art will appreciate the technical spirit of the present invention. The present invention may be embodied in various other forms without departing from the scope of the present invention. In the accompanying drawings, the dimensions of the substrate, film, region, pad or patterns are shown to be larger than the actual for clarity of the invention. In the present invention, when each film, region, pad or pattern is referred to as being formed "on", "upper" or "top surface" of a substrate, each film, region or pad, each film, region, Meaning that the pad or patterns are formed directly on the substrate, each film, region, pad or patterns, or another film, another region, another pad or other patterns may be additionally formed on the substrate.

이하, 본 발명에 따른 바람직한 실시예에 따른 기판 도핑 방법에 대해 상세하게 설명하면 다음과 같다.Hereinafter, a substrate doping method according to a preferred embodiment of the present invention will be described in detail.

도 1은 본 발명의 일 실시예에 따른 기판 도핑 방법을 설명하기 위한 개략적인 순서도이다.1 is a schematic flowchart illustrating a substrate doping method according to an embodiment of the present invention.

도 1을 참조하면, 상기 실리콘을 포함하는 반도체 기판을 공정 챔버 내에 로딩한다.(단계 S100)Referring to FIG. 1, a semiconductor substrate including silicon is loaded into a process chamber (step S100).

상기 반도체 기판은 단결정 실리콘을 포함하며, 반도체 기판 상에는 게이트 전극이 형성될 수 있다. 상기 게이트 전극은, 게이트 산화막 패턴, 폴리실리콘막 패턴, 금속 실리사이드막 패턴 및 실리콘 질화막 패턴이 순차적으로 적층된 구조를 가질 수 있으며, 그 측벽에 스페이서가 형성될 수 있다.The semiconductor substrate may include single crystal silicon, and a gate electrode may be formed on the semiconductor substrate. The gate electrode may have a structure in which a gate oxide layer pattern, a polysilicon layer pattern, a metal silicide layer pattern, and a silicon nitride layer pattern are sequentially stacked, and spacers may be formed on sidewalls of the gate electrode.

상기 공정 챔버는 이후 플라즈마가 형성될 수 있는 공간을 제공하며, 상기 공정 챔버 내에는 상기 반도체 기판을 지지하기 위한 척이 구비된다.The process chamber then provides a space in which a plasma can be formed, and a chuck for supporting the semiconductor substrate is provided in the process chamber.

이어서, 상기 공정 챔버로 탄소(C)및 붕소(B)를 포함하는 도핑 가스를 제공한다.(단계 S110)Subsequently, a doping gas containing carbon (C) and boron (B) is provided to the process chamber. (Step S110).

상기 탄소 및 붕소를 포함하는 도핑 가스의 예로써는 [(CH3)3]nBn(n은 자연수)을 들 수 있으며, 상기 도핑 가스가 탄소를 포함하는 유기물 가스로써 종래에 불소에 의하여 발생하던 문제들을 미연에 억제할 수 있다.Examples of the doping gas containing carbon and boron include [(CH 3 ) 3 ] n B n (n is a natural number), and the doping gas is an organic gas containing carbon, which is conventionally generated by fluorine. Problems can be suppressed beforehand.

상기 공정 챔버 내부로 플라즈마 점화 가스를 제공한다. 상기 플라즈마 점화 가스는 상기 도핑 가스와 함께 제공될 수도 있으며 따로 제공될 수도 있다. 상기 플라즈마 점화 가스로는 아르곤(Ar), 헬륨(He), 질소(N2), 제논(Xe) 또는 네온(Ne) 가스 등을 사용할 수 있다.Provide a plasma ignition gas into the process chamber. The plasma ignition gas may be provided together with the doping gas or may be provided separately. Argon (Ar), helium (He), nitrogen (N 2 ), xenon (Xe) or neon (Ne) gas may be used as the plasma ignition gas.

이때, 상기 공정 챔버 내부의 압력을 5×10e-4 Torr 내지 5×10e-1 Torr 로 형성하고, 공정 챔버 내부로 플라즈마가 형성되도록 적당한 전원을 인가한다.At this time, the pressure inside the process chamber is formed at 5 × 10e -4 Torr to 5 × 10e -1 Torr, and an appropriate power source is applied to form plasma into the process chamber.

상기 도핑 가스 및 플라즈마 점화 가스가 주입된 공정 챔버를 상기 압력 하에서 전원을 인가하면, 상기 공정 챔버 내에서 도핑 가스가 이온화되어 플라즈마 상태로 여기된다.(단계 S120)When power is applied to the process chamber into which the doping gas and the plasma ignition gas are injected under the pressure, the doping gas is ionized in the process chamber and excited in a plasma state (step S120).

예를 들어 설명하면, 탄소 및 붕소를 포함하는 도핑 가스가 (CH3)3B일 경우, (CH3)3B는 B+, (CH3)2B+, (CH3)B+ 등과 같은 이온들로 이온화되어 플라즈마 상태로 여기된다.For example, when the doping gas containing carbon and boron is (CH 3 ) 3 B, (CH 3 ) 3 B is composed of ions such as B +, (CH 3 ) 2 B +, (CH 3 ) B +, and the like. It is ionized and excited in the plasma state.

이렇게 이온화된 이온들 중 붕소 이온 및 탄소 이온은 상기 반도체 기판 표면 아래로 주입된다.(단계 S130) 이때, 반도체 기판 표면 아래로 주입된 붕소 이온은 홀(hole)로 기능하여 소스/드레인의 기능을 수행한다. 그리고, 반도체 기판 표 면 아래로 주입된 탄소 이온은 상기 붕소 이온의 확산을 억제한다. 또한, 상기 탄소 이온에 의해 확산이 억제되어 붕소 이온의 농도가 일정하게 유지되어 전기적 특성이 개선될 수 있다.Among the ionized ions, boron ions and carbon ions are implanted under the surface of the semiconductor substrate (step S130). At this time, boron ions implanted under the surface of the semiconductor substrate function as holes to function as a source / drain. To perform. The carbon ions implanted under the surface of the semiconductor substrate suppress the diffusion of the boron ions. In addition, the diffusion is suppressed by the carbon ions to maintain a constant concentration of boron ions can be improved electrical properties.

그리고, 상기 (CH3)3B 가스가 여기됨으로써 생성되는 수소 이온들은 도핑 공정 후, 상기 수소 이온들끼리 결합하여 수소 가스(H2)의 형태로 외부로 배출된다.In addition, the hydrogen ions generated by the (CH 3 ) 3 B gas are excited to be discharged to the outside in the form of hydrogen gas (H 2 ) by combining the hydrogen ions after the doping process.

이와 같이 탄소 및 붕소를 포함하는 도핑 가스를 이용함으로써, 상기 붕소의 확산을 억제하고, 붕소의 농도를 일정하게 유지할 수 있어 전기적 특성을 개선시킬 수 있으며, 종래에 불소를 이용한 도핑 공정 시 발생하던 문제들을 미연에 억제할 수 있다.By using the doping gas containing carbon and boron as described above, the diffusion of the boron can be suppressed, and the concentration of boron can be kept constant, thereby improving the electrical characteristics, and problems conventionally occurred during the doping process using fluorine. Can be suppressed beforehand.

이하, 도 1에 설명된 기판 도핑 방법을 수행하는 플라즈마 장치에 대하여 설명하기로 한다.Hereinafter, a plasma apparatus for performing the substrate doping method described in FIG. 1 will be described.

도 2는 도 1에 도시된 기판 도핑 방법을 수행하기 위한 플라즈마 장치를 설명하기 위한 개략적인 단면도이다.FIG. 2 is a schematic cross-sectional view for describing a plasma apparatus for performing the substrate doping method shown in FIG. 1.

도 2를 참조하면, 플라즈마 장치(100)는, 공정 챔버(102), 상부 전극(104) 및 하부 전극(106)을 포함한다.Referring to FIG. 2, the plasma apparatus 100 includes a process chamber 102, an upper electrode 104, and a lower electrode 106.

공정 챔버(102)는 플라즈마가 생성될 수 있는 공간을 제공한다. 상기 공정 챔버(102)에는 플라즈마 점화 가스가 주입되는 제1 주입 장치(108)와, 탄소 및 붕소를 포함하는 도핑 가스가 주입되는 제2 주입 장치(108)가 연결되어 있다. 이때, 상기 제1 주입 장치 및 제2 주입 장치는 일체형일 수 있으며, 또는 분리형일 수도 있다.The process chamber 102 provides a space in which plasma can be generated. The process chamber 102 is connected to a first injection device 108 into which a plasma ignition gas is injected and a second injection device 108 into which a doping gas containing carbon and boron is injected. In this case, the first injection device and the second injection device may be integral or separate.

또한, 상기 공정 챔버(102)는 도핑 공정 후, 상기 도핑 가스 내에 포함되었던 수소 가스를 배출하기 위한 배출 장치(110)와도 연결되어 있다.In addition, the process chamber 102 is also connected to a discharge device 110 for discharging the hydrogen gas contained in the doping gas after the doping process.

공정 챔버(102) 내 하부에는 상기 반도체 기판(W)을 지지하기 위한 척(도시도지 않음)이 구비되어 있다. 상기 척 하부에는 하부 전극이 분리 가능하도록 구비될 수 있으며, 상기 척과 하부 전극이 일체로 구비될 수도 있다. 상기 하부 전극은 RF 또는 DC 전원을 인가받을 수 있도록 전원 기구(112)와 연결되어 있다.The lower portion of the process chamber 102 is provided with a chuck (not shown) for supporting the semiconductor substrate (W). A lower electrode may be provided below the chuck so as to be detachable, and the chuck and the lower electrode may be integrally provided. The lower electrode is connected to the power supply mechanism 112 to receive RF or DC power.

상기 척과 마주보도록 상기 공정 챔버 내 상부에는 상부 전극(104)이 구비된다. 상기 상부 전극(104)은 접지되어 있다.An upper electrode 104 is provided in the upper portion of the process chamber so as to face the chuck. The upper electrode 104 is grounded.

한편, 상기 플라즈마 장치가 상기 하부 전극(106)이 접지되고, 상부 전극(104)이 소정의 전압을 인가받는 구조를 가질 수도 있다. 또한, 상기 하부 전극(106)에는 상기 이온들을 상기 반도체 기판(W)으로 유도하기 위한 바이어스 전원이 인가될 수도 있다.Meanwhile, the plasma apparatus may have a structure in which the lower electrode 106 is grounded and the upper electrode 104 receives a predetermined voltage. In addition, a bias power source for inducing the ions to the semiconductor substrate W may be applied to the lower electrode 106.

상기와 같이 상기 상부 전극(104)은 접지되어 있고, 상기 하부 전극(106)이 전원을 인가받아 상기 공정 챔버(102) 내에 전압 차이가 발생하게 되고, 상기 공정 챔버(102) 내에 플라즈마 점화 가스가 존재하면, 상기 공정 챔버(102) 내에 플라즈마가 형성된다. 이에 대한 설명은 도 1에서 상세하기 설명되어 생략하기로 한다.As described above, the upper electrode 104 is grounded, the lower electrode 106 receives power to generate a voltage difference in the process chamber 102, and a plasma ignition gas is generated in the process chamber 102. If present, plasma is formed in the process chamber 102. The description thereof will be omitted in detail with reference to FIG. 1.

여기에서 상세하게 도시되어 있지는 않지만, 상기 플라즈마 장치(100)로 ICP(Inductively Coupled Plasma) 장치 또는 CCP(Capacitively Coupled Plasma) 장 치를 사용할 수 있다. 보다 상세하게 설명하면, ICP 장치는 플라즈마 점화가스를 사용하여 수정 발진식 고주파 발생기로부터 발생된 주파수 27.13MHz 영역에서 유도 코일에 의하여 플라즈마를 형성시키는 장치이다. 이와 같이 ICP 장치에 의해 형성된 플라즈마의 구조는 중심에는 저온, 저전자 밀도의 영역이 형성되어 도너츠 형태를 갖는 특징이 있다. 반면, CCP 장치는 낮은 공정 압력 하에서 플라즈마를 형성하며, 형성된 플라즈마는 반도체 기판 상에 공정의 균일성을 확보하기 위한 플라즈마의 공간적 균일성은 우수하지만 밀도가 낮다.Although not shown in detail here, an inductively coupled plasma (ICP) device or a capacitively coupled plasma (CCP) device may be used as the plasma device 100. In more detail, the ICP device is a device for forming a plasma by an induction coil in the frequency 27.13 MHz region generated from the crystal oscillation high frequency generator using the plasma ignition gas. Thus, the plasma structure formed by the ICP device is characterized in that the low-temperature, low electron density region is formed in the center having a donut shape. On the other hand, the CCP apparatus forms a plasma under a low process pressure, and the formed plasma has excellent spatial uniformity but low density to ensure uniformity of the process on the semiconductor substrate.

이하, 상기 도 1에 도시된 기판 도핑 방법 및 도 2에 도시된 플라즈마 장치를 이용하여 PMOS 트랜지스터 형성 방법을 설명하기로 한다.Hereinafter, a method of forming a PMOS transistor using the substrate doping method illustrated in FIG. 1 and the plasma apparatus illustrated in FIG. 2 will be described.

도 3 내지 도 6은 도 1에 도시된 기판 도핑 방법을 이용하여 PMOS 트랜지스터 형성 방법을 설명하는 개략적인 공정 단면도들이다.3 to 6 are schematic process cross-sectional views illustrating a method of forming a PMOS transistor using the substrate doping method shown in FIG. 1.

도 3을 참조하면, 반도체 기판(200)에 N-웰(N-well, 202)을 형성한다.Referring to FIG. 3, N-wells 202 are formed in the semiconductor substrate 200.

상기 반도체 기판(200)은 단결정 실리콘으로 이루어져 있으며, 상기 반도체 기판(200)은 일반적으로 P형 불순물이 도핑된 P형 기판(200)이다. 상기 반도체 기판(200) 상에 PMOS 트랜지스터를 형성하기 위해서는 PMOS 트랜지스터가 형성될 부위에 N형 불순물을 도핑하여 N-웰(202)을 형성한다. 상기 N형 불순물로는 인(P) 또는 비소(As) 등이 있다.The semiconductor substrate 200 is made of single crystal silicon, and the semiconductor substrate 200 is generally a P-type substrate 200 doped with P-type impurities. In order to form a PMOS transistor on the semiconductor substrate 200, an N-well 202 is formed by doping N-type impurities to a portion where the PMOS transistor is to be formed. The N-type impurity includes phosphorus (P) or arsenic (As).

그리고, 상세하게 도시되어 있지는 않지만, 상기 반도체 기판(200)은 STI(Shallow Trench Isolation)을 가질 수 있다. 상기 STI에 의해 상기 반도체 기 판(200)은 액티브 영역 및 필드 영역으로 구분된다.Although not shown in detail, the semiconductor substrate 200 may have shallow trench isolation (STI). The semiconductor substrate 200 is divided into an active region and a field region by the STI.

도 4를 참조하면, 상기 N-웰이 형성된 반도체 기판(200) 상에 게이트 산화막(204)을 형성한다.Referring to FIG. 4, a gate oxide layer 204 is formed on the semiconductor substrate 200 on which the N-well is formed.

상기 게이트 산화막(204)은 열 산화 또는 화학 기상 증착 방법 등으로 형성될 수 있으며, 상기 반도체 기판(200) 상에 얇은 두께로 형성된다.The gate oxide layer 204 may be formed by a thermal oxidation or chemical vapor deposition method, and is formed on the semiconductor substrate 200 in a thin thickness.

이어서, 상기 게이트 산화막(204) 상에 게이트용 도전막(206, 208)을 형성한다. 상기 게이트용 도전막은 두 개의 층으로 형성될 수 있으며, 본 실시예에서는 게이트용 도전막이 P형 불순물이 도핑된 폴리실리콘(polysilicon)층(206) 및 텅스텐 실리사이드(WSi, tungsten silicide)층(208)이 순차적으로 적층된 구조를 갖는다.Subsequently, gate conductive films 206 and 208 are formed on the gate oxide film 204. The gate conductive film may be formed of two layers. In the present embodiment, the gate conductive film may be formed of a polysilicon layer 206 and a tungsten silicide (WSi) layer 208 doped with P-type impurities. This has a structure stacked sequentially.

도 5를 참조하면, 상기 게이트용 도전막(206, 208) 및 게이트 산화막(204)을 패터닝하여 게이트 전극(218)을 형성한다.Referring to FIG. 5, the gate conductive films 206 and 208 and the gate oxide film 204 are patterned to form a gate electrode 218.

보다 상세하게 설명하면, 상기 텅스텐 실리사이드층(208) 상에 하드 마스크막(도시되지 않음)을 형성하고, 상기 하드 마스크막을 부분적으로 노출시키는 포토레지스트 패턴(photoresist pattern, 도시되지 않음)을 형성한다. 상기 하드 마스크막은 질화물을 포함하며, 본 실시예에서는 상기 하드 마스크막은 실리콘 질화물을 포함한다.In more detail, a hard mask film (not shown) is formed on the tungsten silicide layer 208, and a photoresist pattern (not shown) for partially exposing the hard mask film is formed. The hard mask film includes nitride, and in the present embodiment, the hard mask film includes silicon nitride.

상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 하드 마스크막을 식각하여 하드 마스크막 패턴(216)을 형성한다. 상기 하드 마스크막 패턴(216)을 형성한 후, 상기 포토레지스트 패턴을 에싱(ashing) 또는 스트립(strip) 공정으로 제 거한다.The hard mask layer is etched using the photoresist pattern as an etching mask to form a hard mask layer pattern 216. After the hard mask layer pattern 216 is formed, the photoresist pattern is removed by an ashing or strip process.

이어서, 상기 하드 마스크막 패턴(216)을 식각 마스크로 사용하여 상기 텅스텐 실리사이드층(208), P형 불순물이 도핑된 폴리실리콘층(206) 및 게이트 산화막(204)을 식각하여, 상기 반도체 기판(200) 상에 게이트 산화막 패턴(210), P형 불순물이 도핑된 폴리실리콘 패턴(212), 텅스텐 실리사이드 패턴(214) 및 하드 마스크막 패턴(216)이 순차적으로 적층된 게이트 전극(218)을 형성한다.Subsequently, the tungsten silicide layer 208, the polysilicon layer 206 doped with P-type impurities, and the gate oxide layer 204 are etched using the hard mask pattern 216 as an etch mask to form the semiconductor substrate ( A gate electrode 218 in which the gate oxide layer pattern 210, the polysilicon pattern 212 doped with P-type impurities, the tungsten silicide pattern 214, and the hard mask layer pattern 216 are sequentially stacked is formed on the 200. do.

계속해서, 상기 게이트 전극(218) 측면에 스페이서(spacer, 220)를 형성한다. 이때, 상기 스페이서(220)는 질화물을 포함하며 본 실시예에서는 실리콘 질화물을 포함한다. 상기 스페이서(220)를 형성하는 방법을 보다 구체적으로 설명하면, 상기 게이트 전극 및 노출된 반도체 기판(200) 상에 상기 게이트 전극(218)의 프로파일을 따라 실리콘 질화막(도시되지 않음)을 형성한다. 상기 실리콘 질화막을 이방성 건식 식각을 수행하여 상기 게이트 전극 측면에 스페이서(220)를 형성한다.Subsequently, spacers 220 are formed on side surfaces of the gate electrode 218. In this case, the spacer 220 includes nitride and, in the present embodiment, includes silicon nitride. In more detail, a method of forming the spacer 220 is formed on the gate electrode and the exposed semiconductor substrate 200 along the profile of the gate electrode 218 to form a silicon nitride film (not shown). Anisotropic dry etching is performed on the silicon nitride layer to form a spacer 220 on the side of the gate electrode.

도 6을 참조하면, 상기 게이트 전극(218) 및 스페이서(220)를 불순물 주입 마스크로 사용하여 상기 노출된 반도체 기판(200)으로 P형 불순물을 주입하여 소스/드레인 영역(222)을 형성한다.Referring to FIG. 6, P-type impurities are implanted into the exposed semiconductor substrate 200 using the gate electrode 218 and the spacer 220 as an impurity implantation mask to form a source / drain region 222.

본 실시예에서는 P형 불순물로 붕소(B)를 사용하며, 이후 형성되는 소스/들레인 영역의 상기 붕소 농도는 약 e16 내지 e21이다. 상기 P형 불순물을 노출된 반도체 기판(200) 표면 아래로 도핑하는 방법은 도 1에서 상세하게 설명하였으므로 생략하기로 한다.In this embodiment, boron (B) is used as the P-type impurity, and the boron concentration of the source / drain region to be formed is about e 16 to e 21 . A method of doping the P-type impurity below the exposed semiconductor substrate 200 is described in detail with reference to FIG. 1 and will be omitted.

이로써, 상기 N-웰(202) 상에 게이트 전극(218), 스페이서(220) 및 소스/드레인 영역(222)을 포함하는 PMOS 트랜지스터를 형성할 수 있다.As a result, a PMOS transistor including a gate electrode 218, a spacer 220, and a source / drain region 222 may be formed on the N-well 202.

상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 탄소(C) 및 붕소(B)를 포함하는 도핑 가스를 이용하여 플라즈마 방식으로 반도체 기판 표면에 이온 주입함으로써, 종래의 불소(F)로 인한 문제들을 미연에 억제할 수 있다.As described above, according to a preferred embodiment of the present invention, by using a doping gas containing carbon (C) and boron (B) by ion implantation into the surface of the semiconductor substrate in a plasma manner, due to the conventional fluorine (F) Problems can be suppressed beforehand.

또한, 상기 탄소가 반도체 기판의 실리콘과 결합하여 상기 붕소의 확산을 억제하고, 상기 붕소의 농도도 일정하게 유지시킬 수 있어, 상기 불순물 영역을 소스/드레인 영역으로 갖는 MOS 트랜지스터의 전기적 특성이 개선될 수 있다.In addition, the carbon is combined with the silicon of the semiconductor substrate to suppress the diffusion of the boron, and also maintain the concentration of the boron, thereby improving the electrical characteristics of the MOS transistor having the impurity region as the source / drain region Can be.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

Claims (6)

탄소(C) 및 붕소(B)를 포함하는 도핑 가스를 기판 상으로 제공하는 단계;Providing a doping gas comprising carbon (C) and boron (B) onto a substrate; 상기 도핑 가스를 플라즈마(plasma) 상태로 여기시키는 단계; 및Exciting the doping gas into a plasma state; And 상기 여기된 탄소 및 붕소를 이용하여 기판 표면 부위를 도핑하는 단계를 포함하는 기판 도핑 방법.Doping the substrate surface area using the excited carbon and boron. 제1항에 있어서, 상기 탄소 및 붕소를 포함하는 도핑 가스로 [(CH3)3]nBn(n은 자연수)를 이용하는 것을 특징으로 하는 기판 도핑 방법.The method of claim 1, wherein [(CH 3 ) 3 ] n B n (n is a natural number) as a doping gas containing carbon and boron. 제1항에 있어서, 상기 플라즈마는 5×10e-4 Torr 내지 5×10e-1 Torr 기압 하에서 형성되는 것을 특징으로 하는 기판 도핑 방법.The method of claim 1, wherein the plasma is formed under a pressure of 5 x 10e -4 Torr to 5 x 10e -1 Torr. 제1항에 있어서, 상기 도핑 가스를 제공하는 동안 플라즈마 점화 가스를 함께 제공하는 것을 특징으로 하는 기판 도핑 방법.The method of claim 1, wherein a plasma ignition gas is provided together while providing the doping gas. 제4항에 있어서, 상기 플라즈마 점화 가스로 아르곤(Ar), 헬륨(He), 질소(N2), 제논(Xe) 또는 네온(Ne) 가스를 사용하는 것을 특징으로 하는 기판 도핑 방법.The method of claim 4, wherein argon (Ar), helium (He), nitrogen (N 2 ), xenon (Xe), or neon (Ne) gas is used as the plasma ignition gas. 제1항에 있어서, 상기 기판 표면 아래로 주입된 붕소는 e16 내지 e21의 농도를 갖는 것을 특징으로 하는 기판 도핑 방법.The method of claim 1, wherein the boron implanted below the substrate surface has a concentration of e 16 to e 21 .
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