KR20080031576A - A substrate for semiconductor package decreasing a electromagnetic interference using a ground plane - Google Patents

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Abstract

A substrate for a semiconductor package decreasing electromagnetic interference by reinforcing a ground plane is provided to prevent noise radiation generating electromagnetic wave interference by improving ground capability within a semiconductor substrate. A substrate(100) for a semiconductor package comprises an upper printed circuit layer, a lower printed circuit layer(110), an intermediate printed circuit layer and an insulating layer. A die pad capable of mounting a semiconductor chip and a printed circuit pattern are formed on the upper printed circuit layer. A plurality of solder ball pads(112) are formed on the lower printed circuit layer. The insulating layer is inserted between each printed circuit layer. At the lower circuit layer, a plurality of via-contacts for grounding having a shape which surrounds a center portion(114) in which the solder ball pads are formed, are formed and connected each other.

Description

접지층 강화를 통한 전자파간섭의 발생을 감소시키는 반도체 패키지용 기판{A substrate for semiconductor package decreasing a electromagnetic interference using a ground plane}A substrate for semiconductor package reducing a electromagnetic interference using a ground plane}

도 1은 종래 기술에 의한 모기판에서 전자파 간섭의 발생을 방지하기 위한 방법을 설명하기 위한 모기판의 부분 평면도이다. 1 is a partial plan view of a mother substrate for explaining a method for preventing generation of electromagnetic interference in a mother substrate according to the prior art.

도 2는 본 발명에 의한 반도체 패키지용 기판의 응용 분야를 설명하기 위한 단면도이다.2 is a cross-sectional view for explaining an application field of the semiconductor package substrate according to the present invention.

도 3은 본 발명의 제1 실시예에 의한 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판의 하부 인쇄회로층의 평면도이다.3 is a plan view of a lower printed circuit layer of a substrate for a semiconductor package which suppresses generation of electromagnetic interference through strengthening of a ground layer according to a first embodiment of the present invention.

도 4는 본 발명의 제1 실시예에 의한 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판의 상부 인쇄회로층의 평면도이다.4 is a plan view of an upper printed circuit layer of a substrate for a semiconductor package which suppresses generation of electromagnetic interference through strengthening of a ground layer according to a first embodiment of the present invention.

도 5는 본 발명의 제1 실시예에 의한 반도체 패키지용 기판에서 하부 및 상부 인쇄회로층의 연결 관계를 보여주는 단면도이다.5 is a cross-sectional view illustrating a connection relationship between lower and upper printed circuit layers in a semiconductor package substrate according to a first exemplary embodiment of the present invention.

도 6은 본 발명의 제2 실시예에 의한 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판에서 중간 인쇄회로층의 평면도이다.6 is a plan view of an intermediate printed circuit layer on a substrate for a semiconductor package which suppresses generation of electromagnetic interference through strengthening of a ground layer according to a second embodiment of the present invention.

제 7은 본 발명의 제3 실시예에 의한 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판에서 하부 인쇄회로층의 평면도이다.7 is a plan view of a lower printed circuit layer on a substrate for a semiconductor package which suppresses generation of electromagnetic interference through strengthening of a ground layer according to a third embodiment of the present invention.

도 8은 본 발명의 제3 실시예에 의한 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판에서 상부 인쇄회로층의 평면도이다.8 is a plan view of an upper printed circuit layer on a substrate for a semiconductor package which suppresses generation of electromagnetic interference through strengthening of a ground layer according to a third embodiment of the present invention.

본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 전자파 간섭(EMI: Electromagnetic Interference)의 발생을 억제할 수 있는 반도체 패키지용 기판의 구조에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a structure of a semiconductor package substrate capable of suppressing the occurrence of electromagnetic interference (EMI).

대부분의 전기에너지를 이용하는 전자장치는 어느 정도의 전자파 잡음(noise)을 발생시키며, 이러한 잡음은 공간을 통한 전자파 방사의 형태나, 전원선 같은 도선을 통한 전도의 형태로 나타나 전자장치의 안정적인 동작을 저해한다.Most electronic devices that use electric energy generate a certain amount of electromagnetic noise. These noises can be generated in the form of electromagnetic radiation through space or conduction through conductors such as power lines. Inhibit.

한편, 반도체 패키지에서는 시스템-인-패키지(SIP: System In Package)와 패키지-온-패키지(POP: Package On Package)와 같이 3차원 구조를 갖고 고속으로 동작하는 반도체 소자가 등장하고 있다. 이러한 SIP, POP와 같은 반도체 패키지는, 고속동작 능력이 빠르면 빠를수록 혹은 반도체 패키지에서 인접하는 반도체 소자의 거리가 가까우면 가까울수록, 이에 비례하여 전자파 간섭에 의한 잡음의 발생이 더욱 심해진다. 이때 반도체 패키지의 기본 골격재로 사용되는 인쇄회로기판 형태의 기판은, 내부에 전자파 잡음이 전해질 수 있는 인쇄회로패턴이 조밀하게 형성되어 있기 때문에 전자파 간섭에 의한 잡음 발생의 출처(source)가 되고 있다.Meanwhile, in semiconductor packages, semiconductor devices that operate at high speed and have a three-dimensional structure, such as a system in package (SIP) and a package on package (POP), have emerged. In semiconductor packages such as SIP and POP, the faster the high-speed operation capability is, or the closer the distance between adjacent semiconductor elements is in the semiconductor package, the closer the noise is caused by electromagnetic interference. At this time, a printed circuit board type substrate used as a basic skeleton of a semiconductor package is a source of noise generation due to electromagnetic interference because a printed circuit pattern capable of transmitting electromagnetic noise is densely formed therein. .

도 1은 종래 기술에 의한 모기판에서 전자파 간섭의 발생을 방지하기 위한 방법을 설명하기 위한 모기판의 부분 평면도이다. 1 is a partial plan view of a mother substrate for explaining a method for preventing generation of electromagnetic interference in a mother substrate according to the prior art.

도 1을 참조하면, 일반적으로 반도체 패키지와 같은 다수개의 전자부품이 실장되는 모기판(mother board, 50)은 다수의 인쇄회로패턴(52, 54), 비아 콘택(58) 및 패드(pad, 56) 등이 존재한다. 도면에서 참조부호 52는 신호선(signal line)의 인쇄회로패턴을 가리키고, 54는 접지용 인쇄회로패턴을 각각 가리킨다. 한편, 종래 기술은, 도면에 나타난 바와 같이 모기판(50)에서 접지 기능의 인쇄회로패턴(54)이 신호선용 인쇄회로패턴(52) 주위를 감싸도록 설계함으로써 전자기파 간섭(EMI)에 의한 잡음의 발생을 억제하며 이에 따라, 모기판(50) 내부에 실장된 전자부품이 안정적으로 동작할 수 있도록 하고 있다. Referring to FIG. 1, in general, a mother board 50 in which a plurality of electronic components such as a semiconductor package is mounted includes a plurality of printed circuit patterns 52 and 54, via contacts 58, and pads 56. ) And the like. In the drawing, reference numeral 52 denotes a printed circuit pattern of a signal line, and 54 denotes a printed circuit pattern for grounding. On the other hand, the prior art, as shown in the figure is designed so that the printed circuit pattern 54 of the grounding function in the mother substrate 50 wraps around the printed circuit pattern 52 for the signal line to reduce the noise caused by electromagnetic interference (EMI) This suppresses the occurrence of the electronic component, thereby enabling the electronic components mounted inside the mother substrate 50 to operate stably.

그러나 종래 기술은, 모기판(50)과 같이 큰 크기를 갖는 인쇄회로기판에 적용되는 기술이며, 현재는 SIP, POP와 같은 소형 반도체 패키지에 사용되는 기판에는 이러한 전자기파 간섭(EMI)에 의한 잡음 발생을 억제할 수 있는 수단이 없는 실정이다.However, the prior art is a technology applied to a printed circuit board having a large size, such as the mother substrate 50, and the noise generated by such electromagnetic interference (EMI) on the substrate used in small semiconductor packages such as SIP, POP There is no means to suppress the situation.

본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결할 수 있도록 반도체 패키지에 기본 골격재로 사용되는 기판에서 전자기파 간섭에 의한 잡음이 발생하여 외부로 전달되는 문제를 억제할 수 있는 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판을 제공하는데 있다.The technical problem to be achieved by the present invention is to solve the above problems, the electromagnetic wave through the strengthening of the ground layer that can suppress the problem caused by the electromagnetic wave interference generated from the substrate used as the base skeleton material in the semiconductor package to the outside transmitted to the outside It is to provide a substrate for a semiconductor package that suppresses the occurrence of interference.

상기 기술적 과제를 달성하기 위해 본 발명의 제1 실시예에 의한 접지층 강 화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판은, 반도체 칩이 탑재될 수 있는 다이패드 및 인쇄회로패턴이 형성된 상부 인쇄회로층과, 하부에 솔더볼이 탑재될 수 있는 복수개의 솔더볼 패드가 형성된 하부 인쇄회로층과, 상기 상부 및 하부 인쇄회로층 사이에 개재된 복수개의 중간 인쇄회로층과, 상기 상부 인쇄회로층, 중간 인쇄회로층 및 하부 인쇄회로층 사이에 개재된 절연층을 포함하는 반도체 패키지용 기판에 있어서, 상기 하부 인쇄회로층은, 상기 솔더볼 패드가 형성된 중앙부를 둘러싸는 형태의 복수개의 접지용 비아 콘택들이 형성되고 서로 연결된 것을 특징으로 한다.In order to achieve the above technical problem, the semiconductor package substrate for suppressing the occurrence of electromagnetic interference through the strengthening of the ground layer according to the first embodiment of the present invention includes a die pad on which a semiconductor chip and a printed circuit pattern are formed. A printed circuit layer, a lower printed circuit layer having a plurality of solder ball pads on which solder balls can be mounted, a plurality of intermediate printed circuit layers interposed between the upper and lower printed circuit layers, the upper printed circuit layer, A semiconductor package substrate comprising an insulating layer interposed between an intermediate printed circuit layer and a lower printed circuit layer, wherein the lower printed circuit layer includes a plurality of grounding via contacts in a shape surrounding a center portion in which the solder ball pad is formed. Formed and connected to each other.

본 발명의 바람직한 실시예에 의하면, 상기 상부 인쇄회로층은, 상기 인쇄회로패턴이 형성된 외곽 가장자리를 따라 형성되고 서로 연결된 복수개의 접지용 비아 콘택들이 형성된 것을 특징으로 한다.According to a preferred embodiment of the present invention, the upper printed circuit layer is formed along the outer edge of the printed circuit pattern, characterized in that a plurality of grounding via contacts connected to each other are formed.

또한 상기 하부 인쇄회로층 및 상부 인쇄회로층의 비아 콘택은 서로 연결된 것이 적합하다.In addition, the via contact of the lower printed circuit layer and the upper printed circuit layer is preferably connected to each other.

상기 기술적 과제를 달성하기 위한 본 발명의 제2 실시예에 의한 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판은, 반도체 칩이 탑재될 수 있는 다이패드 및 인쇄회로패턴이 형성된 상부 인쇄회로층과, 하부에 솔더볼이 탑재될 수 있는 복수개의 솔더볼 패드가 형성된 하부 인쇄회로층과, 상기 상부 및 하부 인쇄회로층 사이에 개재된 복수개의 중간 인쇄회로층과, 상기 상부 인쇄회로층, 중간 인쇄회로층 및 하부 인쇄회로층 사이에 개재된 절연층을 포함하는 반도체 패키지용 기판에 있어서, 상기 중간 인쇄회로층은, 상기 중간 인쇄회로층의 중 앙부보다 작은 접지층이 형성되고, 상기 접지층은 내측 가장자리를 따라 형성되고 서로 연결된 복수개의 비아 콘택들을 구비하는 것을 특징으로 한다.The semiconductor package substrate for suppressing the occurrence of electromagnetic interference through the strengthening of the ground layer according to the second embodiment of the present invention for achieving the above technical problem, the upper printed die pad and the printed circuit pattern on which the semiconductor chip is mounted A lower printed circuit layer having a circuit layer, a plurality of solder ball pads on which solder balls can be mounted, a plurality of intermediate printed circuit layers interposed between the upper and lower printed circuit layers, and the upper printed circuit layer and the middle A semiconductor package substrate comprising an insulating layer interposed between a printed circuit layer and a lower printed circuit layer, wherein the intermediate printed circuit layer has a ground layer smaller than a central portion of the intermediate printed circuit layer, and the ground layer And a plurality of via contacts formed along the inner edge and connected to each other.

상기 기술적 과제를 달성하기 위한 본 발명의 제2 실시예에 의한 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판은, 반도체 칩이 탑재될 수 있는 다이패드 및 인쇄회로패턴이 형성된 상부 인쇄회로층과, 하부에 솔더볼이 탑재될 수 있는 복수개의 솔더볼 패드가 형성된 하부 인쇄회로층과, 상기 상부 및 하부 인쇄회로층 사이에 개재된 복수개의 중간 인쇄회로층과, 상기 상부 인쇄회로층, 중간 인쇄회로층 및 하부 인쇄회로층 사이에 개재된 절연층을 포함하는 반도체 패키지용 기판에 있어서, 상기 하부 인쇄회로층은, 상기 솔더볼 패드가 형성된 중앙부를 둘러싸는 형태의 접지띠(ground belt)를 포함하며, 상기 접지띠는 내부에 서로 연결된 복수개의 비아 콘택이 형성된 것을 특징으로 한다. The semiconductor package substrate for suppressing the occurrence of electromagnetic interference through the strengthening of the ground layer according to the second embodiment of the present invention for achieving the above technical problem, the upper printed die pad and the printed circuit pattern on which the semiconductor chip is mounted A lower printed circuit layer having a circuit layer, a plurality of solder ball pads on which solder balls can be mounted, a plurality of intermediate printed circuit layers interposed between the upper and lower printed circuit layers, and the upper printed circuit layer and the middle A substrate for semiconductor package comprising an insulating layer interposed between a printed circuit layer and a lower printed circuit layer, wherein the lower printed circuit layer includes a ground belt that surrounds a central portion where the solder ball pad is formed. The ground strip is characterized in that a plurality of via contacts connected to each other are formed therein.

본 발명의 바람직한 실시예에 의하면, 상기 상부 인쇄회로층은, 상기 인쇄회로패턴이 형성된 외곽을 둘러싸는 형태의 접지띠를 포함하며, 상기 접지띠는 내부에 서로 연결된 복수개의 비아 콘택이 형성된 것이 적합하다.According to a preferred embodiment of the present invention, the upper printed circuit layer includes a ground strip having a shape surrounding the outer surface where the printed circuit pattern is formed, and the ground strip is suitably formed with a plurality of via contacts connected to each other. Do.

또한 본 발명의 바람직한 실시예에 의하면, 상기 하부 인쇄회로층의 접지띠 및 상부 인쇄회로층의 접지띠는 서로 연결된 것이 적합하다.In addition, according to a preferred embodiment of the present invention, it is preferable that the ground strip of the lower printed circuit layer and the ground strip of the upper printed circuit layer are connected to each other.

본 발명에 따르면, 반도체 패키지용 기판의 상부, 중간 및 하부 인쇄회로층에 형성된 비아콘택, 접지층, 접지띠를 통하여 신호선용 인쇄회로패턴을 감싸게 만들거나 반도체 기판 내의 접지 능력을 향상시켜 반도체 패키지로부터 외부로 전자기파 간섭을 발생시킬 수 있는 잡음이 방사되는 것을 억제할 수 있다.According to the present invention, a via contact, a ground layer, and a grounding strip formed on upper, middle, and lower printed circuit layers of a semiconductor package substrate are wrapped around a signal line printed circuit pattern, or the grounding capability in the semiconductor substrate is improved, thereby preventing from the semiconductor package. It is possible to suppress the radiation of noise that may cause electromagnetic interference to the outside.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the embodiments disclosed in the following detailed description are not meant to limit the present invention, but to those skilled in the art to which the present invention pertains, the disclosure of the present invention may be completed in a form that can be implemented. It is provided to inform the category.

도 2는 본 발명에 의한 반도체 패키지용 기판의 응용 분야를 설명하기 위한 단면도이다.2 is a cross-sectional view for explaining an application field of the semiconductor package substrate according to the present invention.

도 2를 참조하면, 일반적인 반도체 패키지의 단면도로서 상부, 중간 및 하부 인쇄회로층(16, 24, 20)이 절연체(26)에 의해 다층으로 적재된 인쇄회로기판 형태의 기판(10)에 반도체 칩(2)이 탑재된 형태를 보여준다. Referring to FIG. 2, a cross-sectional view of a general semiconductor package is a semiconductor chip on a substrate 10 in the form of a printed circuit board in which upper, middle and lower printed circuit layers 16, 24, and 20 are stacked in multiple layers by an insulator 26. (2) shows the mounted form.

상기 반도체 칩(2)은 접착물질을 사용하여 기판(10) 위에 탑재되고, 와이어(6)에 의해 기판(10)과 전기적으로 연결된다. 그리고 상기 기판(10) 표면, 와이어(6) 및 반도체 칩(2)은 봉지수지(8)로 밀봉되어 외부로부터의 충격으로부터 보호된다. 한편 기판(10) 하부에는 하부 인쇄회로층(20)에 솔더볼 패드가 마련되어 솔더볼(22)이 각각 부착된다. 따라서 반도체 칩(2)의 기능은 기판(10) 및 솔더볼(22)을 통해 외부로 확장시킬 수 있도록 되어 있다. 본 발명은 도면과 같이 반도체 칩(2)이 탑재될 수 있는 인쇄회로기판 형태의 기판(10)에 관한 것이다. 도면에서 참조부호 12는 와이어(6)가 본딩되는 본드핑거(bond finger)를 가리키고, 14는 솔더레지스트를 각각 가리킨다.The semiconductor chip 2 is mounted on the substrate 10 using an adhesive material, and is electrically connected to the substrate 10 by a wire 6. The surface of the substrate 10, the wire 6, and the semiconductor chip 2 are sealed with an encapsulating resin 8 to be protected from an impact from the outside. Meanwhile, a solder ball pad is provided on the lower printed circuit layer 20 under the substrate 10 to attach the solder balls 22 to each other. Therefore, the function of the semiconductor chip 2 can be extended to the outside through the substrate 10 and the solder ball 22. The present invention relates to a substrate 10 in the form of a printed circuit board on which the semiconductor chip 2 can be mounted as shown in the drawing. In the drawings, reference numeral 12 denotes a bond finger to which the wire 6 is bonded, and 14 denotes a solder resist, respectively.

제1 실시예First embodiment

도 3은 본 발명의 제1 실시예에 의한 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판의 하부 인쇄회로층의 평면도이고, 도 4는 상부 인쇄회로층의 평면도이고, 도 5는 본 발명의 제1 실시예에 의한 반도체 패키지용 기판에서 하부 및 상부 인쇄회로층의 연결 관계를 보여주는 단면도이다.3 is a plan view of a lower printed circuit layer of a substrate for a semiconductor package which suppresses electromagnetic interference generation through strengthening of a ground layer according to the first embodiment of the present invention, FIG. 4 is a plan view of an upper printed circuit layer, and FIG. 5 is A cross-sectional view showing a connection relationship between lower and upper printed circuit layers in a semiconductor package substrate according to a first embodiment of the present invention.

도 3 내지 도 5를 참조하면, 본 발명의 제1 실시예에 의한 반도체 패키지용 기판(100)은, 반도체 칩이 탑재될 수 있는 다이패드(122) 및 본드 핑거와 같은 인쇄회로패턴(128)이 형성된 상부 인쇄회로층(120)과, 하부에 솔더볼이 탑재될 수 있는 복수개의 솔더볼 패드(112)가 형성된 하부 인쇄회로층(110)과, 상기 상부 및 하부 인쇄회로층(120, 110) 사이에 개재된 복수개의 중간 인쇄회로층(150)과, 상기 상부 인쇄회로층((120), 중간 인쇄회로층(150) 및 하부 인쇄회로층(110) 사이에 개재된 절연층(160)을 포함하는 반도체 패키지용 기판(100)으로 이루어진다. 3 to 5, the semiconductor package substrate 100 according to the first embodiment of the present invention includes a printed circuit pattern 128 such as a die pad 122 and a bond finger on which a semiconductor chip may be mounted. The upper printed circuit layer 120, the lower printed circuit layer 110 having a plurality of solder ball pads 112 on which solder balls may be mounted, and the upper and lower printed circuit layers 120 and 110. A plurality of intermediate printed circuit layers 150 interposed therebetween, and an insulating layer 160 interposed between the upper printed circuit layer 120, the intermediate printed circuit layer 150, and the lower printed circuit layer 110. Made of a semiconductor package substrate 100.

이때 본 발명의 목적을 달성하기 위한 특징적인 구조는, 상기 하부 인쇄회로층(110)에서 상기 솔더볼 패드(112)가 형성된 중앙부(114)를 둘러싸는 형태로 만들어진 복수개의 접지용 비아 콘택(116)들이다. 이들 접지용 비아 콘택(116)들은 신호선 배선이 연결되는 솔더볼 패드(112)를 감싸는 형태로 만들어지고 상호 서로 연결된다. 이로 인하여 반도체 패키지가 고속으로 동작할 때 발생하는 전자기파 간섭(EMI)에 의한 영향을 접지용 비아 콘택(112)에서 먼저 흡수할 수 있다. 이로 인하여 반도체 패키지가 전자기파 간섭(EMI)에 의하여 특성이 저하되는 것을 억제할 수 있다.At this time, a characteristic structure for achieving the object of the present invention, a plurality of grounding via contacts 116 formed in a form surrounding the central portion 114 in which the solder ball pad 112 is formed in the lower printed circuit layer 110. admit. These ground via contacts 116 are formed to surround the solder ball pads 112 to which the signal line wires are connected, and are connected to each other. As a result, the influence of the electromagnetic interference (EMI) generated when the semiconductor package operates at a high speed may be first absorbed by the ground via contact 112. As a result, the semiconductor package can be suppressed from deteriorating due to electromagnetic interference (EMI).

한편, 이러한 형태의 접지용 비아콘택(116)은 하부 인쇄회로층(110) 뿐만 아니라 상부 인쇄회로층(120)에도 도 4와 같이 접지용 비아 콘택(126)을 형성할 수 있다. 상기 상부 인쇄회로층(120)의 중앙부(124) 내에서는 와이어 본딩이 되는 본드 핑거(bond finger)의 역할을 수행하는 인쇄회로패턴(128) 외에, 도면에는 도시되지는 않았으나 비아 콘택, 기타 인쇄회로배선 등이 존재할 수 있다. 또한 상기 상부 인쇄회로층(120)의 접지용 비아 콘택(126)과 하부 인쇄회로층의 접지용 비아 콘택(116)은 도 5와 같이 관통홀을 통해 서로 전기적으로 연결되는 것이 적합하다.Meanwhile, the ground via contact 116 of this type may form the ground via contact 126 in the upper printed circuit layer 120 as well as the lower printed circuit layer 110 as shown in FIG. 4. In the center portion 124 of the upper printed circuit layer 120, in addition to the printed circuit pattern 128 that serves as a bond finger (bond finger) to be wire bonded, via contacts, other printed circuits not shown in the figure Wiring and the like may be present. In addition, the ground via contact 126 of the upper printed circuit layer 120 and the ground via contact 116 of the lower printed circuit layer may be electrically connected to each other through a through hole as shown in FIG. 5.

도면에 참조부호 122는 반도체 칩이 탑재되는 다이패드를 가리키고, 130은 신호선 배선이 이루어지는 중간 인쇄회로층을 가리키며, 140은 전원선 배선이 이루어지는 중간 인쇄회로층을 각각 가리킨다.In the drawing, reference numeral 122 denotes a die pad on which a semiconductor chip is mounted, 130 denotes an intermediate printed circuit layer on which signal line wiring is formed, and 140 denotes an intermediate printed circuit layer on which power line wiring is formed.

제2 실시예Second embodiment

도 6은 본 발명의 제2 실시예에 의한 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판에서 중간 인쇄회로층의 평면도이다.6 is a plan view of an intermediate printed circuit layer on a substrate for a semiconductor package which suppresses generation of electromagnetic interference through strengthening of a ground layer according to a second embodiment of the present invention.

도 6을 참조하면, 본 발명의 제2 실시예에 의한 반도체 패키지용 기판(200)은, 도 5와 같이 상부 인쇄회로층, 중간 인쇄회로층, 하부 인쇄회로층 및 절연층으로 이루어진 반도체 패키지용 기판(200)에서, 중간 인쇄회로층(240)에 신호선 배선 혹은 전원선 배선이 이루어지는 중앙부(244)보다 크기가 작은 접지층(242)이 있는 것을 특징으로 한다. 상기 접지층(242)은 도면에서는 타원형을 도시되었으나 하부 인쇄회로층의 솔더볼 패드보다 크고 중간 인쇄회로층(240)의 중앙부(244)보다는 작은 범위에서 다양한 모양으로 변형해도 무방하다. Referring to FIG. 6, the semiconductor package substrate 200 according to the second embodiment of the present invention is a semiconductor package including an upper printed circuit layer, an intermediate printed circuit layer, a lower printed circuit layer, and an insulating layer, as shown in FIG. 5. In the substrate 200, the intermediate printed circuit layer 240 has a ground layer 242 having a smaller size than the central portion 244 where the signal line wiring or the power line wiring is formed. Although the ground layer 242 is elliptical in the drawing, the ground layer 242 may be modified in various shapes in a range larger than the solder ball pad of the lower printed circuit layer and smaller than the center portion 244 of the intermediate printed circuit layer 240.

또한 상기 접지층(242)은 내측 가장자리를 따라 복수개의 접지용 비아콘택(246)이 형성되어 있으며, 이들 접지용 비아 콘택(246)은 중간 인쇄회로층(240) 내에서 연결될 뿐만 아니라, 상부 및 하부 인쇄회로층(120, 110)의 접지용 인쇄회로패턴과도 관통홀을 통해 서로 연결된다. 따라서, 중간 인쇄회로층(240)에 형성된 접지층(242)이 기판(200) 내에서 접지 능력을 향상시키기 때문에 기판(200)의 내부 및 외부에서 전자기파 간섭(EMI)에 의한 잡음이 발생하더라도 이를 접지층(242)에서 흡수하여 반도체 패키지의 잡음 발생을 억제한다.In addition, the ground layer 242 has a plurality of grounding via contacts 246 formed along an inner edge thereof, and the grounding via contacts 246 are connected in the intermediate printed circuit layer 240 as well as the top and the bottom. The ground printed circuit patterns of the lower printed circuit layers 120 and 110 are also connected to each other through the through holes. Therefore, since the ground layer 242 formed on the intermediate printed circuit layer 240 improves the grounding capability in the substrate 200, even if noise caused by electromagnetic interference (EMI) occurs inside and outside the substrate 200, Absorbed by the ground layer 242 to suppress the generation of noise in the semiconductor package.

제3 실시예Third embodiment

제 7은 본 발명의 제3 실시예에 의한 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판에서 하부 인쇄회로층의 평면도이고, 도 8은 본 발명의 제3 실시예에 의한 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판에서 상부 인쇄회로층의 평면도이다.7 is a plan view of a lower printed circuit layer on a semiconductor package substrate for suppressing generation of electromagnetic interference through strengthening of the ground layer according to the third embodiment of the present invention, and FIG. 8 is a ground layer according to the third embodiment of the present invention. A plan view of an upper printed circuit layer on a substrate for a semiconductor package that suppresses generation of electromagnetic interference through strengthening.

도 7 및 도 8을 참조하면, 본 발명의 제3 실시예에 의한 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판(300)은, 반도체 칩이 탑재될 수 있는 다이패드(322) 및 인쇄회로패턴(328)이 형성된 상부 인쇄회로층(329)과, 하부에 솔더볼이 탑재될 수 있는 복수개의 솔더볼 패드(312)가 형성된 하부 인쇄회로층(310)과, 상기 상부 및 하부 인쇄회로층(320, 310) 사이에 개재된 복수개의 중간 인쇄회로층(도5의 150 참조), 상기 상부 인쇄회로층, 중간 인쇄회로층 및 하부 인쇄회로층(320, 150, 310) 사이에 개재된 절연층(도 5의 160 참조)을 포함한다. Referring to FIGS. 7 and 8, the semiconductor package substrate 300 which suppresses the occurrence of electromagnetic interference through strengthening of the ground layer according to the third embodiment of the present invention may include a die pad 322 on which a semiconductor chip may be mounted. And an upper printed circuit layer 329 having a printed circuit pattern 328, a lower printed circuit layer 310 having a plurality of solder ball pads 312 on which solder balls may be mounted, and the upper and lower printed circuits. Interposed between a plurality of intermediate printed circuit layers (see 150 in FIG. 5), the upper printed circuit layer, the intermediate printed circuit layer, and the lower printed circuit layers 320, 150, and 310 interposed between the layers 320 and 310. An insulating layer (see 160 in FIG. 5).

이때 본 발명의 목적을 달성하기 위하여 상기 하부 인쇄회로층(310)은, 상기 솔더볼 패드가 형성된 중앙부(314)를 둘러싸는 형태의 접지띠(ground belt, 318)를 포함한다. 상기 접지띠(318)는 기판(300)을 제조하는 과정에서 플레이팅 바(plating bar) 형태로 만들 수 있다. 그리고, 상기 접지띠(318)에는 내부에 서로 연결된 복수개의 접지용 비아 콘택(316)이 형성되어 있다. In this case, in order to achieve the object of the present invention, the lower printed circuit layer 310 includes a ground belt 318 having a shape surrounding the central portion 314 on which the solder ball pads are formed. The ground strip 318 may be formed in the form of a plating bar in the process of manufacturing the substrate 300. In addition, a plurality of grounding via contacts 316 connected to each other are formed in the ground strip 318.

이러한 접지띠(318) 및 접지용 비아 콘택(316)은 도 8과 같이 상부 인쇄회로층(320) 내에 접지띠(329) 및 접지용 비아 콘택(326)을 형성하는 형태로 응용될 수 있다. 물론 이들은 도 5와 같이 관통홀을 통하여 서로 연결할 수 있다. 도면에서 참조부호 328은 본드 핑거(bond finger)와 같은 인쇄회로패턴을 가리킨다.The ground strip 318 and the ground via contact 316 may be applied to form the ground strip 329 and the ground via contact 326 in the upper printed circuit layer 320 as shown in FIG. 8. Of course, they can be connected to each other through the through hole as shown in FIG. In the drawings, reference numeral 328 denotes a printed circuit pattern such as a bond finger.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical spirit to which the present invention belongs.

따라서, 상술한 본 발명에 따르면, 반도체 패키지용 기판의 상부, 중간 및 하부 인쇄회로층에 형성된 비아콘택, 접지층, 접지띠를 통하여 신호선용 인쇄회로패턴을 감싸게 만들거나 반도체 기판 내의 접지 능력을 향상시켜 반도체 패키지로부터 외부로 전자기파 간섭을 발생시킬 수 있는 잡음이 방사되는 것을 억제할 수 있다.Therefore, according to the present invention described above, the via line, ground layer, and the ground strip formed on the upper, middle and lower printed circuit layers of the semiconductor package substrate to wrap the signal line printed circuit pattern or improve the grounding capability in the semiconductor substrate It is possible to suppress the radiation of noise that can cause electromagnetic interference from the semiconductor package to the outside.

Claims (7)

반도체 칩이 탑재될 수 있는 다이패드 및 인쇄회로패턴이 형성된 상부 인쇄회로층;An upper printed circuit layer having a die pad and a printed circuit pattern on which a semiconductor chip may be mounted; 하부에 솔더볼이 탑재될 수 있는 복수개의 솔더볼 패드가 형성된 하부 인쇄회로층; A lower printed circuit layer having a plurality of solder ball pads on which lower solder balls may be mounted; 상기 상부 및 하부 인쇄회로층 사이에 개재된 복수개의 중간 인쇄회로층; 및A plurality of intermediate printed circuit layers interposed between the upper and lower printed circuit layers; And 상기 상부 인쇄회로층, 중간 인쇄회로층 및 하부 인쇄회로층 사이에 개재된 절연층을 포함하는 반도체 패키지용 기판에 있어서,In the semiconductor package substrate comprising an insulating layer interposed between the upper printed circuit layer, the intermediate printed circuit layer and the lower printed circuit layer, 상기 하부 인쇄회로층은, 상기 솔더볼 패드가 형성된 중앙부를 둘러싸는 형태의 복수개의 접지용 비아 콘택들이 형성되고 서로 연결된 것을 특징으로 하는 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판.The lower printed circuit layer is a semiconductor package substrate for suppressing the occurrence of electromagnetic interference through the ground layer reinforcement, characterized in that a plurality of grounding via contacts in a form surrounding the center portion formed with the solder ball pad is formed and connected to each other. 제1항에 있어서, The method of claim 1, 상기 상부 인쇄회로층은, The upper printed circuit layer, 상기 인쇄회로패턴이 형성된 외곽 가장자리를 따라 형성되고 서로 연결된 복수개의 접지용 비아 콘택들이 형성된 것을 특징으로 하는 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판.And a plurality of grounding via contacts formed along an outer edge of the printed circuit pattern and connected to each other. 제2항에 있어서, The method of claim 2, 상기 하부 인쇄회로층 및 상부 인쇄회로층의 비아 콘택은 서로 연결된 것을 특징으로 하는 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판.The via contact of the lower printed circuit layer and the upper printed circuit layer is connected to each other, the substrate for a semiconductor package to suppress the occurrence of electromagnetic interference through the strengthening of the ground layer. 반도체 칩이 탑재될 수 있는 다이패드 및 인쇄회로패턴이 형성된 상부 인쇄회로층;An upper printed circuit layer having a die pad and a printed circuit pattern on which a semiconductor chip may be mounted; 하부에 솔더볼이 탑재될 수 있는 복수개의 솔더볼 패드가 형성된 하부 인쇄회로층; A lower printed circuit layer having a plurality of solder ball pads on which lower solder balls may be mounted; 상기 상부 및 하부 인쇄회로층 사이에 개재된 복수개의 중간 인쇄회로층; 및A plurality of intermediate printed circuit layers interposed between the upper and lower printed circuit layers; And 상기 상부 인쇄회로층, 중간 인쇄회로층 및 하부 인쇄회로층 사이에 개재된 절연층을 포함하는 반도체 패키지용 기판에 있어서,In the semiconductor package substrate comprising an insulating layer interposed between the upper printed circuit layer, the intermediate printed circuit layer and the lower printed circuit layer, 상기 중간 인쇄회로층은, 상기 중간 인쇄회로층의 중앙부보다 작은 접지층이 형성되고, 상기 접지층은 내측 가장자리를 따라 형성되고 서로 연결된 복수개의 비아 콘택들을 구비하는 것을 특징으로 하는 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판.The intermediate printed circuit layer may include a ground layer smaller than a center portion of the intermediate printed circuit layer, and the ground layer may include a plurality of via contacts formed along an inner edge and connected to each other. A semiconductor package substrate that suppresses the occurrence of electromagnetic interference. 반도체 칩이 탑재될 수 있는 다이패드 및 인쇄회로패턴이 형성된 상부 인쇄회로층;An upper printed circuit layer having a die pad and a printed circuit pattern on which a semiconductor chip may be mounted; 하부에 솔더볼이 탑재될 수 있는 복수개의 솔더볼 패드가 형성된 하부 인쇄회로층; A lower printed circuit layer having a plurality of solder ball pads on which lower solder balls may be mounted; 상기 상부 및 하부 인쇄회로층 사이에 개재된 복수개의 중간 인쇄회로층; 및A plurality of intermediate printed circuit layers interposed between the upper and lower printed circuit layers; And 상기 상부 인쇄회로층, 중간 인쇄회로층 및 하부 인쇄회로층 사이에 개재된 절연층을 포함하는 반도체 패키지용 기판에 있어서,In the semiconductor package substrate comprising an insulating layer interposed between the upper printed circuit layer, the intermediate printed circuit layer and the lower printed circuit layer, 상기 하부 인쇄회로층은, 상기 솔더볼 패드가 형성된 중앙부를 둘러싸는 형태의 접지띠(ground belt)를 포함하며, 상기 접지띠는 내부에 서로 연결된 복수개의 비아 콘택이 형성된 것을 특징으로 하는 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판.The lower printed circuit layer may include a ground belt having a shape surrounding a center portion in which the solder ball pads are formed, and the ground belt may include a plurality of via contacts connected to each other. A substrate for a semiconductor package that suppresses the occurrence of electromagnetic interference through. 제5항에 있어서, The method of claim 5, 상기 상부 인쇄회로층은,The upper printed circuit layer, 상기 인쇄회로패턴이 형성된 외곽을 둘러싸는 형태의 접지띠를 포함하며, 상기 접지띠는 내부에 서로 연결된 복수개의 비아 콘택이 형성된 것을 특징으로 하는 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판.And a grounding strip having a shape surrounding a periphery where the printed circuit pattern is formed, wherein the grounding strip is formed in a plurality of via contacts connected to each other. Board. 제6항에 있어서, The method of claim 6, 상기 하부 인쇄회로층의 접지띠 및 상부 인쇄회로층의 접지띠는 서로 연결된 것을 특징으로 하는 접지층 강화를 통한 전자파간섭 발생을 억제하는 반도체 패키지용 기판.The ground band of the lower printed circuit layer and the ground band of the upper printed circuit layer is connected to each other, the substrate for a semiconductor package to suppress the occurrence of electromagnetic interference by strengthening the ground layer.
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KR102478906B1 (en) * 2022-07-08 2022-12-21 배명철 Device test socket and method for manufacturing the same

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* Cited by examiner, † Cited by third party
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US8791554B2 (en) 2011-07-18 2014-07-29 Samsung Electronics Co., Ltd. Substrates for semiconductor devices including internal shielding structures and semiconductor devices including the substrates
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