KR20080029142A - Semiconductor package and method of producing the same - Google Patents
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Abstract
Description
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 측면 분해도이다.1 is an exploded side view of a semiconductor package according to an embodiment of the present invention.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 측면도이다.2 is a side view of a semiconductor package according to an embodiment of the present invention.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 솔더링 테이프의 사시도이다.3 is a perspective view of a soldering tape of a semiconductor package according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100a: 제 1 반도체 기판 100b: 제 2 반도체 기판100a:
110a, 110b: 반도체 소자 120a, 120b: 외부 접속 전극110a and 110b:
130a, 130b: 절연층 200: 솔더링 테이프130a, 130b: insulation layer 200: soldering tape
210: 지지 테이프 220: 솔더 210: support tape 220: solder
230: 점착층 240: 삽입공230: adhesive layer 240: insertion hole
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 솔더와 반도체 기판 사이의 실질적인 접합 면적이 증가하여 외부에서 가해 지거나 자체적으로 발생하는 응력에 대하여 더욱 높은 내성을 발휘할 수 있는 반도체 패키지 및 그의 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to a semiconductor package capable of exhibiting a higher resistance to stress applied externally or generated by itself due to an increase in the substantial bonding area between the solder and the semiconductor substrate, and It relates to a manufacturing method thereof.
최근 전자 장치의 경박단소화에 부응하여 이러한 전자 장치에 내장되는 반도체 패키지의 소형화도 함께 이루어지고 있다. 이러한 반도체 패키지는 기판에 직접 실장될 수도 있고, 반도체 패키지끼리 서로 적층될 수도 있는데, 이 때 솔더볼을 이용한 접합 방법이 널리 이용되고 있다. 반도체 패키지의 소형화와 함께 솔더볼의 크기도 감소하고 있으며, 이로 인해 솔더 접합부의 접합력이 크게 감소하고 있다. 더구나, 솔더볼을 이용하는 경우 솔더볼과 반도체 패키지의 전극이 실질적으로 접촉하는 면적은 솔더볼의 지름에 비해 매우 작기 때문에 솔더 접합부의 접합력은 매우 취약한 실정이다.In recent years, in response to light and short size reduction of electronic devices, miniaturization of semiconductor packages embedded in such electronic devices has been achieved. Such a semiconductor package may be directly mounted on a substrate, or the semiconductor packages may be stacked on each other. At this time, a bonding method using solder balls is widely used. With the miniaturization of semiconductor packages, the size of solder balls is also decreasing, which significantly reduces the bonding strength of solder joints. In addition, in the case of using the solder ball, the contact area between the solder ball and the electrode of the semiconductor package is very small compared to the diameter of the solder ball, and thus the bonding strength of the solder joint is very weak.
또한 POP(package-on-package) 또는 3차원 스택 패키지에서는 패키지의 휨(warpage) 거동에 의한 솔더 접합 균열이 빈발하고 있다. 이를 개선하기 위해 언더필을 사용하는 방법이 제안되었지만 언더필을 사용하는 경우 플럭스 잔사물의 영향으로 언더필 박리 현상이 발생하기도 하고, 언더필 자체의 가격도 높아 특별한 제품에만 제한적으로 사용되고 있는 실정이다.In addition, solder joint cracks are frequently caused by package warpage behavior in package-on-package (POP) or three-dimensional stack packages. In order to improve this, a method of using an underfill has been proposed, but when the underfill is used, underfill peeling may occur under the influence of flux residues, and the price of the underfill itself is limited and is used only for a special product.
일반적으로, 솔더 접합부의 균열은 기판과 솔더와의 접합이 이루어지는 계면을 중심으로 성장하게 되는데 이를 방지하기 위해 솔더 접합 강도를 개선하는 것이 우선 필요하다. 또한, 언더필에 의한 접합 개선 효과를 누리기 위한 대안적인 수단이 필요하다.In general, cracks in the solder joints grow around the interface between the substrate and the solder. In order to prevent this, it is necessary to first improve the solder joint strength. In addition, there is a need for an alternative means to enjoy the effect of joint improvement by underfill.
본 발명의 첫 번째 기술적 과제는, 솔더와 반도체 기판 사이의 실질적인 접합 면적이 증가하여 외부에서 가해지거나 자체적으로 발생하는 응력에 대하여 더욱 높은 내성을 발휘하는 반도체 패키지를 제공하는 것이다.The first technical problem of the present invention is to provide a semiconductor package which has a higher resistance to stress applied to itself or generated externally by increasing the substantial junction area between the solder and the semiconductor substrate.
본 발명의 두 번째 기술적 과제는, 상기와 같은 반도체 패키지의 제조 방법을 제공하는 것이다.The second technical problem of the present invention is to provide a method of manufacturing a semiconductor package as described above.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 외부 접속 전극을 구비하는 제 1 반도체 기판; 상기 제 1 반도체 기판의 외부 접속 전극과 대응되는 외부 접속 전극을 구비하는 제 2 반도체 기판; 및 상기 제 1 반도체 기판과 상기 제 2 반도체 기판 사이에 개재되는 절연성의 테이프로서, 서로 대응되어 접속되는 상기 제 1 반도체 기판의 외부 접속 전극과 제 2 반도체 기판의 외부 접속 전극의 대응되는 위치에 솔더가 삽입되어 있는 솔더링 테이프를 포함하는 반도체 패키지를 제공한다.The present invention to achieve the first technical problem, the first semiconductor substrate having an external connection electrode; A second semiconductor substrate having an external connection electrode corresponding to the external connection electrode of the first semiconductor substrate; And an insulating tape interposed between the first semiconductor substrate and the second semiconductor substrate, the solder being located at corresponding positions of the external connection electrodes of the first semiconductor substrate and the external connection electrodes of the second semiconductor substrate that are connected in correspondence with each other. It provides a semiconductor package comprising a soldering tape is inserted.
이 때, 상기 솔더링 테이프의 솔더가 삽입된 부분 이외의 부분에서 상기 솔더링 테이프와 상기 제 1 반도체 기판 및 상기 제 2 반도체 기판 사이에 점착층이 더 있을 수 있다.In this case, an adhesive layer may be further disposed between the soldering tape, the first semiconductor substrate, and the second semiconductor substrate at a portion other than a portion of the soldering tape in which the solder is inserted.
또한, 선택적으로, 상기 솔더링 테이프에 평행한 방향으로의 상기 솔더의 단면이 원형 또는 다각형일 수 있다. 이 때, 상기 솔더링 테이프의 두께 방향을 따라 어느 위치에서 상기 솔더의 단면을 취하더라도 상기 솔더의 단면적이 일정할 수 있다.Also, optionally, the cross section of the solder in a direction parallel to the soldering tape may be circular or polygonal. At this time, the cross-sectional area of the solder may be constant even if the cross section of the solder is taken at any position along the thickness direction of the soldering tape.
또한, 상기 절연성의 지지 테이프는 폴리이미드 수지 또는 폴리에틸렌테레프탈레이트 수지일 수 있다.In addition, the insulating support tape may be polyimide resin or polyethylene terephthalate resin.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 외부 접속 전극을 구비하는 제 1 반도체 기판을 준비하는 단계; 상기 제 1 반도체 기판의 외부 접속 전극과 대응되는 외부 접속 전극을 구비하는 제 2 반도체 기판을 준비하는 단계; 절연성의 지지 테이프를 준비하는 단계; 상기 절연성의 지지 테이프의, 서로 대응되어 접속되는 상기 제 1 반도체 기판의 외부 접속 전극과 제 2 반도체 기판의 외부 접속 전극에 대응되는 위치에 솔더가 삽입될 수 있는 삽입공을 형성하는 단계; 상기 삽입공 내에 솔더를 삽입하여 솔더링 테이프를 형성하는 단계; 및 상기 제 1 반도체 기판과 제 2 반도체 기판 사이에 솔더가 삽입공에 삽입된 솔더링 테이프를 개재시켜 접합시키는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a method of preparing a semiconductor device including: preparing a first semiconductor substrate having an external connection electrode; Preparing a second semiconductor substrate having an external connection electrode corresponding to the external connection electrode of the first semiconductor substrate; Preparing an insulating support tape; Forming insertion holes through which the solder can be inserted into positions of the insulating support tape corresponding to the external connection electrodes of the first semiconductor substrate and the external connection electrodes of the second semiconductor substrate that are connected to each other; Inserting solder into the insertion hole to form a soldering tape; And bonding a soldering tape in which solder is inserted into the insertion hole between the first semiconductor substrate and the second semiconductor substrate.
특히, 상기 삽입공을 형성하는 단계는 펀치 또는 레이저 커팅에 의해 수행될 수 있다.In particular, the forming of the insertion hole may be performed by punching or laser cutting.
이 때, 상기 삽입공의 형태는 원형 또는 다각형일 수 있다.At this time, the shape of the insertion hole may be circular or polygonal.
또한, 상기 절연성 테이프에 삽입공을 형성하기 이전에 상기 절연성 지지 테이프의 양면에 점착층을 형성하는 단계를 더 포함할 수 있다.The method may further include forming an adhesive layer on both sides of the insulating support tape before forming the insertion hole in the insulating tape.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다. 어떤 층이 다른 층 또는 반도체 반도체 칩 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 반도체 칩에 직접 접촉하여 존재할 수도 있고, 또는, 그 사이에 제3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the invention are preferably interpreted to be provided to more completely explain the present invention to those skilled in the art. Like numbers refer to like elements all the time. Furthermore, various elements and regions in the drawings are schematically drawn. Accordingly, the present invention is not limited by the relative size or spacing drawn in the accompanying drawings. When a layer is described as "on" another layer or semiconductor semiconductor chip, the layer may be present in direct contact with the other layer or semiconductor semiconductor chip, or a third layer therebetween. May be
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 측면 분해도이다. 도 1에 나타낸 바와 같이, 본 발명은 외부 접속 전극(120a)을 구비하는 제 1 반도체 기판(100a); 상기 제 1 반도체 기판(100a)의 외부 접속 전극(120a)과 대응되는 외부 접속 전극(120b)을 구비하는 제 2 반도체 기판(100b); 및 상기 제 1 반도체 기판(100a)과 상기 제 2 반도체 기판(100b) 사이에 개재되는 절연성의 테이프(210)로서, 서로 대응되어 접속되는 상기 제 1 반도체 기판(100a)의 외부 접속 전극(120a)과 제 2 반도체 기판(100b)의 외부 접속 전극(120b)의 대응되는 위치에 솔더(220)가 삽입되어 있는 솔더링 테이프(200)를 포함하는 반도체 패키지를 제공한다.1 is an exploded side view of a semiconductor package according to an embodiment of the present invention. As shown in Fig. 1, the present invention provides a semiconductor device comprising: a
상기 제 1 반도체 기판(100a) 및 제 2 반도체 기판(100b)은 서로 대응되어 접속될 외부 접속 전극(120a, 120b)을 각각 갖는다. 이들 외부 접속 전극(120a, 120b)은 절연층(130a, 130b)에 의해 전기적으로 분리되고, 상기 제 1 반도체 기판(100a) 및 제 2 반도체 기판(100b)을 준비하는 방법은 당 업계에 알려진 통상의 방법에 의할 수 있으므로 여기서는 설명을 생략한다.The
상기 솔더링 테이프(200)는 절연성의 지지 테이프(210)의 곳곳에 솔더(220)가 삽입되어 있는 것으로서 상기 제 1 반도체 기판(100a)과 제 2 반도체 기판(100b) 사이에 개재된다. 상기 솔더(220)의 삽입 위치는 제 1 반도체 기판(100a) 및 제 2 반도체 기판(100b)의 서로 대응되어 접속될 외부 접속 전극(120a, 120b)의 위치에 대응된다.The
상기 솔더(220)가 삽입되는 삽입공(240)은 상기 절연성의 지지 테이프(210)의 두께 방향을 따라 일정한 모양과 면적을 갖는다. 상기 삽입공(240)이 지지 테이프(210)의 두께 방향을 따라 일정한 모양과 면적을 갖기 때문에 여기에 삽입되는 솔더(220) 역시 지지 테이프(210)의 두께 방향을 따라 어느 위치에서 단면을 취하더라도 일정한 모양과 면적을 갖는다. 상기 삽입공(240)은 원형 또는 다각형의 모양일 수 있다. 따라서, 솔더링 테이프(200)에 평행한 방향으로의 상기 솔더(220)의 단면 역시 원형 또는 다각형일 수 있다. 상기 다각형은 사각형, 삼각형, 또는 육각형 등으로 하는 것이 공간활용에 효율적이어서 바람직하다.The
이와 같이 본 발명의 반도체 패키지는 테이프의 두께를 따라 솔더의 단면적이 일정하므로, 중심부분에서 같은 단면적을 갖는 종래의 솔더와 비교하였을 때 반도체 기판(더욱 구체적으로는 외부 접속 전극)과의 접촉부에서의 단면적이 더 크고 따라서 외부로부터의 응력에 더 잘 견딜 수 있게 되는 것이다.As described above, the semiconductor package of the present invention has a constant cross-sectional area of the solder along the thickness of the tape, so that the semiconductor package (more specifically, the external connection electrode) of the semiconductor package can be compared with the conventional solder having the same cross-sectional area at the center portion. The larger the cross-sectional area is and therefore better able to withstand stress from the outside.
상기 삽입공(240)에 삽입되는 솔더(220)는 통상의 알려진 솔더 소재를 이용할 수 있으며 특별히 한정되지 않는다. 상기 지지 테이프(210)는 전기를 통하지 않는 테이프이면 되고, 예를 들면, 폴리이미드계 수지 또는 폴리에틸렌테레프탈레이 트계 수지 일 수 있지만 여기에 한정되지 않는다. 상기 삽입공(240)은, 예를 들면, 펀치 또는 레이저 커팅(laser cutting)에 의해 형성될 수 있지만 여기에 한정되지 않는다.The
선택적으로, 상기와 같이 삽입공(240)을 형성하기 이전에 상기 절연성 지지 테이프(210)의 양면에 점착층(230)을 형성할 수 있다.Optionally, the
솔더(220)를 상기 삽입공(240) 내에 삽입하는 방법은 상기 삽입공(240)의 크기에 맞는 솔더(220)를 별도로 제조한 후 삽입할 수 있고 특별히 한정되지 않는다.The method of inserting the
상기 솔더링 테이프(200)의 솔더(220)가 삽입된 부분 이외의 부분에서, 상기 솔더링 테이프(200)와 상기 제 1 반도체 기판(100a) 및 상기 제 2 반도체 기판(100b) 사이에 점착층(230)이 더 있을 수 있다. 상기 점착층(230)은 상기 솔더링 테이프(200)가 상기 제 1 반도체 기판(100a) 및 상기 제 2 반도체 기판(100b)에 더욱 견고하게 부착되도록 하고, 나아가 제 1 반도체 기판(100a)과 상기 제 2 반도체 기판(100b)이 서로 견고하게 부착되도록 하는 역할을 한다. 다시 말해, 솔더(220)가 받는 응력을 분산시켜 상기 솔더(220)가 외력에 더 잘 견디도록 하는 역할을 한다.The
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 측면도이다. 도 2에서 보는 바와 같이 상기 솔더(220)는 외부 접속 전극(120a, 120b)에 접속되고, 선택적으로, 점착층(230)이 제 1 반도체 기판(100a) 및 제 2 반도체 기판(100b)의 절연층(130a, 130b)과 결합된다.2 is a side view of a semiconductor package according to an embodiment of the present invention. As shown in FIG. 2, the
도 3은 본 발명의 일 실시예에 따른 솔더링 테이프(200)의 사시도로서, 도 3 에서 보는 바와 같이 상기 솔더(220)는 상기 지지 테이프(210)의 표면 위로 약간 돌출되는 것이 상기 외부 접속 전극과 접합시키는 데 유리하다. 상기 솔더(220)의 돌출 높이는 50 ㎛ 이내인 것이 바람직하지만 여기에 한정되는 것은 아니다.3 is a perspective view of a
본 발명의 다른 태양은, 외부 접속 전극(120a)을 구비하는 제 1 반도체 기판(100a)을 준비하는 단계; 상기 제 1 반도체 기판(100a)의 외부 접속 전극(120a)과 대응되는 외부 접속 전극(120b)을 구비하는 제 2 반도체 기판(100b)을 준비하는 단계; 절연성의 지지 테이프(210)를 준비하는 단계; 상기 절연성의 지지 테이프(210)의, 서로 대응되어 접속되는 상기 제 1 반도체 기판(100a)의 외부 접속 전극(120a)과 제 2 반도체 기판(100b)의 외부 접속 전극(120b)에 대응되는 위치에 솔더(220)가 삽입될 수 있는 삽입공(240)을 형성하는 단계; 상기 삽입공(240) 내에 솔더(220)를 삽입하여 솔더링 테이프(200)를 형성하는 단계; 및 상기 제 1 반도체 기판(100a)과 제 2 반도체 기판(100b) 사이에 솔더(220)가 삽입공(240)에 삽입된 솔더링 테이프(200)를 개재시켜 접합시키는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.Another aspect of the present invention is to prepare a first semiconductor substrate (100a) having an external connection electrode (120a); Preparing a second semiconductor substrate (100b) having an external connection electrode (120b) corresponding to the external connection electrode (120a) of the first semiconductor substrate (100a); Preparing an insulating
상기 반도체 패키지의 제조 방법의 각 단계는 앞서 설명하였으므로 여기서는 생략한다.Since each step of the method of manufacturing the semiconductor package has been described above, it is omitted here.
상기 제 1 반도체 기판(100a)과 제 2 반도체 기판(100b) 사이에 솔더(220)가 삽입공(240)에 삽입된 절연성 테이프(200)를 개재시켜 접합시키는 방법은 특별히 한정되지 않고 다양한 방법이 가능하다. 예를 들면, 먼저 절연성 테이프(200)를 제 1 반도체 기판(100a) 위에 대응시켜 위치시킨 후 솔더(220)가 적절히 용융되도록 열을 가하고 그 위에 제 2 반도체 기판(100b)을 얹은 후 압착 용융시키는 방법을 이용할 수 있다.The method for bonding the first and
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.Although described in detail with respect to preferred embodiments of the present invention as described above, those of ordinary skill in the art, without departing from the spirit and scope of the invention as defined in the appended claims Various modifications may be made to the invention. Therefore, changes in the future embodiments of the present invention will not be able to escape the technology of the present invention.
본 발명의 반도체 패키지 및 그의 제조 방법을 이용하면, 솔더와 반도체 기판 사이의 실질적인 접합 면적이 증가하여 외부에서 가해지거나 자체적으로 발생하는 응력에 대하여 더욱 높은 내성을 발휘하는 효과가 있다.By using the semiconductor package of the present invention and a method of manufacturing the same, there is an effect of increasing the substantial bonding area between the solder and the semiconductor substrate to exhibit a higher resistance to externally applied or self-induced stress.
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