KR20080028827A - 마이크로프로세서에서 복수의 인스트럭션 스트림/복수의데이터 스트림 확장을 인에이블링하는 방법, 시스템 및기계-판독 가능한 기록 매체 - Google Patents

Abstract

본 명세서에 개시되는 실시예는 사용자-레벨 시퀀서 관리 및 제어와, 운영 시스템 관리형 시퀀서 및 애플리케이션 관리형 시퀀서 모두에 의해 실행되는 특권 코드 세트를 지원하는 MIMD ISA 확장의 에뮬레이션을 가능하게 하는 시스템을 개시하는데, CPU당 및 스레드 데이터당 지속적인 상이한 세트를 포함한다. 일 실시예에서, 경량 코드 계층은 운영 시스템 아래에서 실행된다. 이 코드 계층은 운영 시스템 관리형 시퀀서와 애플레케이션 관리형 시퀀서 사이의 통신을 위해 필요한 것과 같은 특정 모니터링되는 이벤트에 응답하여 야기된다. 이 코드 계층으로 제어가 전송되고, 특정 동작을 실행한 후, 제어는 본래 실행 코드로 복귀한다. 코드 계층은 통상적으로 휴면 상태이고 사용자 애플리케이션 또는 운영 시스템이 실행되는 임의의 시각에 야기될 수 있다.

Description

마이크로프로세서에서 복수의 인스트럭션 스트림/복수의 데이터 스트림 확장을 인에이블링하는 방법, 시스템 및 기계-판독 가능한 기록 매체{ENABLING MULTIPLE INSTRUCTION STREAM/MULTIPLE DATA STREAM EXTENSIONS ON MICROPROCESSORS}

본 발명은 컴퓨터 시스템 분야에 관한 것이며, 보다 구체적으로는, 멀티프로세서 시스템의 운영 체제 인터페이스 및 제어 분야에 관한 것이다.

현대 컴퓨터 시스템에서 병렬 프로세싱의 개발이 증가하면서 멀티코어 또는 멀티프로세서 시스템과 같은 분할형 마이크로프로세서 아키텍처가 개발되고 있다. 이는 차례로 현재의 멀티코어 마이크로프로세서 아키텍처를 이용할 수 있는 시스템 소프트웨어 및 응용 프로그램의 개발을 필요로 해 왔다. 이러한 개발은 멀티프로세서 시스템 내의 프로세서들이 서로 독립적으로 작동하는 병렬 실행 모델을 지칭하는 MIMD(Multiple Instruction stream, Multiple Data stream) 모델이다. 이러한 시스템에서, 프로그램 또는 프로세싱 구조는 기능 원리에 따라 병렬 실행을 위해 분할될 수 있다. 예컨대, 특정 시스템은 운영 체제 및 응용 프로그램마다 개별 시퀀서 또는 프로세서를 이용할 수 있다. 이러한 시스템은 운영 체제 관리형 시퀀 서(OMS:operating system managed sequencers)를 이용하여 운영 체제(OS) 코드를 처리할 수 있고, 응용 프로그램 관리형 시퀀서(AMS:application managed sequencers)를 이용하여 응용 프로그램 코드를 처리할 수 있다. 일반적인 OMS에서, OMS는 OS와 응용 프로그램 코드 양자 모두를 실행할 수 있지만, AMS는 응용 프로그램 코드만을 실행할 수 있다. OS 코드와 응용 프로그램 코드 간의 프로세싱 태스크의 분할은 태스크 유형 양자 모두에 대한 프로세싱을 최적화한다. 그러나, 이러한 시스템에서, OMS 시퀀서 및 AMS 시퀀서가 이들 중 하나가 시스템 호출(예컨대, 파일 개방 등) 또는 고장 또는 제외와 같이 운영 체제에 영향을 주는 동작을 수행하는 때를 검출한다는 것을 보장하도록 조정되어야 한다.

전용 AMS 및 OMS 시퀀서들 간의 응용 프로그램 및 운영 체제 프로세싱을 분리하는 시스템에 관련된 일 단점은, 운영 체제가 AMS를 알지 못하므로, 시스템에 의해 사용된 특정 객체 또는 구성요소를 항상 보호할 수 없다는 것이다.

본 명세서에 설명된 실시예는 사용자 레벨 시퀀서 관리 및 제어와, 서로 다른 지속적인 CPU 당 및 스레드 당 데이터 세트를 포함하며 운영 체제 관리형 시퀀서 및 응용 프로그램 관리형 시퀀서 양자 모두에 의해 실행된 특권 코드 세트를 지원하는 복수 인스트럭션 스트림/복수 데이터 스트림(MIMD:Multiple Instruction stream/Multiple Data stream) 확장자의 모방(emulation)을 가능하게 하는 시스템을 개시한다. 일 실시예에서, 경량 코드 계층은 운영 체제 하에서 실행한다. 이러한 코드 계층은 OMS와 AMS 간의 통신 요청과 같은 특정 모니터링 이벤트에 응답하여 호출된다. 이러한 호출이 발생하면, 이 코드 계층으로 제어가 전달되고, 하나 이상의 특정 동작이 수행되며, 원래 실행되었던 코드가 어느 것이든 간에 그 코드로 제어가 다시 반환된다. 사용자 응용 프로그램 또는 운영 체제가 실행되고 있었던 경우에, 이 코드 계층은 일반적으로 정지 상태이며 언제라도 호출될 수 있다. 제어 레지스터를 포함하여 프로세서 실행 상태 및 인터럽트 상태를 관리하는 메커니즘이 포함된다.

본 발명에 의하면, 사용자-레벨 시퀀서 관리 및 제어와, 운영 시스템 관리형 시퀀서 및 애플리케이션 관리형 시퀀서 모두에 의해 실행되는 특권 코드 세트를 지원하는 MIMD ISA 확장의 에뮬레이션을 가능하게 하는 시스템을 제공한다.

본 명세서에 설명된 하나 이상의 실시예의 측면은 컴퓨터 또는 소프트웨어 인스트럭션을 실행하는 컴퓨터에서 구현될 수 있다. 이 컴퓨터는 독립형 컴퓨터일 수 있고, 클라이언트-서버 장치 또는 이와 유사한 분산형 컴퓨터 네트워크로 네트워킹될 수 있다. 도 1은 실시예에서, 사용자 레벨 시퀀서 관리 및 제어 계층을 구현하는 컴퓨터 시스템의 블록도이다.

도 1의 컴퓨터(102)는 하나 이상의 마이크로프로세서 장치(103), 제 1 메모리(101) 및 플랫폼 하드웨어 장치(105)를 포함하는 컴퓨터 플랫폼부를 나타낸다. 컴퓨터(102)는 하나 이상의 주기판(motherboard) 또는 플랫폼 하드웨어 블록(105) 내의 부품 중 적어도 일부를 포함하는 집적 회로 장치에서 구현될 수 있다. 예컨대, 플랫폼(102)은 메모리 제어기, 인터페이스 제어기, 컴퓨터 부품을 결합시키는 버스뿐만 아니라, 다수의 버퍼 및 하나 이상의 온 보드 또는 오프 보드 주변 장치 또는 네트워크를 컴퓨터에 직접 또는 간접적으로 결합시키는 유사한 회로 소자도 포함할 수 있다. 프로세서 또는 프로세서(103)는 플랫폼(102)의 프로그래밍 인스트럭션을 실행할 수 있고, 단일 및/또는 복수의 코어 프로세서(들), 제어기(들), ASIC(들) 등일 수 있다.

도 1의 컴퓨터 플랫폼(102)은 메모리(101)에 존재하는 운영 체제(OS)(104) 및 하나 이상의 응용 프로그램(106)을 포함한다. 단일 메모리 장치(101)에 존재하는 것으로 도시되었지만, OS(104)와 응용 프로그램(106)은 플랫폼(102) 내의 다른 메모리 또는 플랫폼(102)에 결합된 메모리에 존재할 수도 있음을 알아야 한다. 일반적인 운영 체제(104)에서는, 응용 프로그램(들)(106)이 실행하는 동작 환경을 제공하고, 응용 프로그램(106), 하드웨어(105) 및 플랫폼(102)의 다른 리소스 사이에 인터페이스 기능을 제공한다. 응용 프로그램(들)(106)은 특정 태스크를 수행하거나 특정 출력을 제공하도록 프로세서(103)에 의해 실행되는 임의의 개수 또는 유형의 상이한 소프트웨어 프로그램 또는 구성요소를 포함할 수 있다. 본 명세서에서 사용된 바와 같이, 용어 "구성요소"는 바람직한 결과를 달성하기 위해 이용될 수 있는 프로그래밍 로직 및 관련 데이터를 지칭한다. 이는 "모듈" 또는 "기능체"와 유사할 수 있고, 하드웨어나 펌웨어, 또는 C, C++, 자바, 인텔® 아키텍처 32 비트(IA-32) 실행가능 코드, 인텔® 아키텍처 64 비트(IA-64) 실행가능 코드 등과 같은 프로그래밍 언어로 기록되는 소프트웨어 인스트럭션 집합체로 구현될 수 있는 프로그래밍 로직을 지칭할 수 있다.

도 1에 도시된 실시예에 있어서, 플랫폼(102)은 하나 이상의 마이크로프로세서(103)를 포함한다. 프로세서(103)는 OS 관리형 시퀀서(OMS)(110) 및 응용 프로그램 관리형 시퀀서(AMS)(112)를 포함한다. 일반적으로, OMS(110)는 운영 체제(104)에 대한 스레드(thread)뿐만 아니라, 응용 프로그램(106)에 대한 스레드도 처리하는 프로세서 또는 프로세서(103)의 일부이고, AMS(112)는 응용 프로그 램(106)에 대한 스레드를 처리하는 프로세서 또는 프로세서(103)의 일부이다. 도 1에서 OMS와 AMS 간의 이러한 기능 분배는 점선 화살표로 도시되어 있다. 시스템 내의 모든 프로세서가 운영 체제와 상호작용하는 통상적인 컴퓨터 시스템과는 달리, 도 1의 실시예에서 각 시퀀서(110,112)는 그들 각각의 실행 영역, 즉, OS 또는 응용 프로그램이 필요로 하는 개인 인스트럭션 및 개인 데이터를 이용한다. 완전히 분리된 시스템에서, 운영 체제는 AMS가 실행하는 응용 프로그램 스레드에 대해서만 전용이므로 AMS의 존재를 알지 못한다. 그러나, 이러한 유형의 분리는 응용 프로그램 코드 및 AMS 실행이 어떠한 운영 체제 호출에도 영향을 주지 않을 경우에만 충분히 동작한다. 실제로, 시스템은 AMS 또는 OMS가 제외 발생, 파일 개방 또는 임의의 유사한 유형의 시스템 호출과 같이 운영 체제와 상호작용하는 동작을 수행하는 때를 검출할 수 있어야할 필요가 있다.

일 실시예에서, 플랫폼(102)은 시퀀서(110,112)와 OS(104) 및 응용 프로그램(106) 실행 영역 사이에 존재하는 소프트웨어 계층(108)을 포함하고, 시퀀서들 간의 통신을 조정하는 OMS-AMS 인터페이스로서 효율적으로 동작한다. 소프트웨어 계층(108)은 사용자 레벨 시퀀서 관리 및 제어를 지원하는 MIMD 확장자의 모방을 가능하게 하는 통상적이고 경량의 프레임워크를 나타낸다.

플랫폼(102)이 인텔® 아이태니엄(Itanium)™ 프로세서 또는 유사한 IA-64 아키텍처에 기반하는 실시예에 있어서, OMS-AMS 인터페이스 계층(108)은 프로세서 추상 계층(PAL:Processor Abstraction Layer)의 일부로서 구현될 수 있다. 코드 계층(108)으로의 진입에 따라, 범용 레지스터 및 술어 레지스터(predicate register)와 같은 소수의 레지스터가 임시 메모리 공간으로 옮겨져 사용할 몇몇 레지스터를 확보한다. 이들 레지스터는 코드 계층으로부터 종료시간에 재저장된다. 일반적으로, PAL은 아이태니엄 프로세서 집합체의 다수의 구현을 통해 OS로의 일관된 프로세서 인터페이스를 유지한다. 커넬 특권 레벨(kernel privilege level)(링-0)에서의 실행에서, PAL 펌웨어는 본질적으로 OS에 노출되는 프로세서 특성의 상태 및 제어를 제공하는 서비스 절차 세트 및 프로세서 하드웨어 이벤트를 관찰하고 이에 응답하는 OS 투과형 하드웨어 이벤트 처리기 앙상블과 같은 2개의 구성요소로 이루어져 있다. 프로세서(들)(103)는 PAL 계층(108)에 대한 프로그램가능 디버깅 하드웨어 지원을 포함하여, 다양한 하드웨어 이벤트를 관찰하고 이에 반응할 수 있다. 또한, 아이태니엄 아키텍처는 다수의 프로세서 이벤트의 발생을 추적하는 성능 모니터링 유닛(PMU:performance monitoring unit) 인터페이스 세트를 정의한다. PAL 계층은 PMU를 프로그래밍하여, 특정 이벤트를 카운팅하고 하드웨어 중지점 이벤트와 각각의 카운터 오버플로 상태를 관련시킬 수 있다. 실시예는 OMS-AMS 인터페이스 계층(108)의 구현으로서 PAL에 관하여 설명될 수 있지만, 인터페이스(108)는 임의의 펌웨어, 마이크로코드, 가상 머신 모니터(VMM:virtual machine monitor), 운영 체제 지원 계층 또는 이와 유사한 임으의 마이크로프로세서 플랫폼 아키텍처용 구성요소일 수 있다.

일 실시예에서, PAL 계층(108)은 커스텀 드라이버를 로딩함으로써 초기에 설치되는 코드 패치이다. 이러한 드라이버는 필수적인 메모리를 할당하고, OMS(110)에서 특권 상태를 초기화하며, AMS(112)와 같은 나머지 OS 불가시형 시퀀서를 발생 시키고 초기화한다. 드라이버는 페이지화되지 않은 메모리도 할당하여, OMS(110)와 AMS(112) 양자 모두에 대한 영구 데이터 저장부용으로 사용한다. 도 1에 도시된 바와 같이, 플랫폼(102)은 메모리(101)를 포함한다. 영구 저장부용으로 이용되는 4 가지 유형의 메모리가 있는데, 이들 중 일부는 물리적 CPU 당 할당되고 드라이버에 의해 할당되며, 이들 중 일부는 스레드 당 할당되고 OS에 의해 할당된다. 이들 메모리 영역은 (1) 프로세서 글로벌 -각각의 시퀀서 그룹(OMS 및 관련 AMS) 내에서, 모든 시퀀서는 이 영역을 공유하고, 이러한 메모리는 드라이버에 의해 할당됨-, (2) 프로세서 로컬 -각각의 프로세서(OMS 또는 AMS)에 개인적이며, 드라이버에 의해 할당됨-, (3) 스레드 글로벌 -시퀀서 그룹 내의 각각의 프로세서는 OS에 의해 OMS에서 현재 스케줄링된 스레드에 지정된 이러한 상태에 대한 액세스를 가지고, 이 메모리는 OS에 의해 스레드 생성 시간에 할당되며, 스레드 파기 시간에 소실됨-, (4) 스레드 로컬 -스레드 지정된 데이터에 대한 현재의 프로세서(OMS 또는 AMS)에 개인적이며, 이 메모리는 OS에 의해 스레드 생성 시간에 할당되고 스레드 파기 시간에 소실됨- 이다.

드라이버 할당 메모리는 PAL 코드 경로 설치 시간 동안 할당된다. 이들 메모리 영역은 한번 만 할당되고, 드라이버가 언로딩될 때까지 남아있다. 각 시퀀서(110,112)는 이들 영역으로의 포인터를 유지해야 한다. 이들 포인터는 미사용 레지스터에 저장될 수 있거나, 각각의 포인터에 대한 어드레스는 PAL 처리기 내의 엔트리 코드에 내장될 수 있으며, PAL 코드에 진입하는 시퀀서의 식별자에 기초하여 레지스터로 적합한 포인터가 로딩될 수 있다. 이와 달리, 각 시퀀서는 상이한 PAL 코드 엔트리 지점을 가질 수 있고, 실행된 코드 시퀀스는 시퀀서 관리용 공통 PAL 코드로 건너뛰기 전에 적합한 포인터를 레지스터로 로딩할 수 있다.

초기화 이후에, 모든 OMS 및 AMS 시퀀서(110 및 112)는 그 시퀀서 그룹과 연관된 시퀀서 글로벌 영역에 대한 포인터 뿐만 아니라 그 전용 파라미터 로컬 메모리 영역에 대한 포인터를 인스톨하며, 일반적으로 이들 파라미터는 변경되지 않은 채로 유지된다. 애플리케이션이 현재 해당 시퀀서 그룹의 OMS에 대해 스케줄링되는 경우에만 스레드 글로벌 및 스레드 로컬 포인터가 유효하다. 스레드가 OMS 상으로 재저장된 콘텍스트일 때마다, 스레드 글로벌 및 스레드 로컬 영역의 어드레스는 OS에 삽입된 특수한 커맨드를 통해 PAL 코드에 제공된다. 그 다음에 OMS(110)는 그 시퀀스 그룹 내에서 AMS(112)에 대해 이러한 정보를 통신한다.

이들 메모리 영역에 대한 액세스가 지속되어야 하므로, 즉, 이들은 고장을 초래하지 않아야 하므로, 이들은 물리적 모드에서 액세스되어야 하거나, 혹은, 가상 모드에서 액세스되는 경우, 그 어드레스 변환이 TLB(변환 룩어사이드 버퍼)로 피닝되도록 한다. 이어한 요건은 다수의 방식으로 충족될 수 있다. PAL 인스톨 시간 동안, 큰 메모리 블록이 할당될 수 있으며, 이러한 메모리 블록에 대한 변환을 제공하는 각 프로세서 상에 TR(변환 레지스터)가 인스톨된다. 그 다음에 상이한 글로벌 및 로컬 메모리 영역이 이러한 큰 블록으로부터의 상이한 청크(chunks)로서 주어진다. 두 번째 해결책은 OS 채널에 대해 피닝된 영역 내에서 사용되지 않은 메모리의 청크를 식별하는 것이다. 이러한 피닝된 TR 엔트리는 각 AMS 상에 인스톨된다.

일 실시예에서, OMS 및 AMS 시퀀서(110 및 112)는 (1) MIMD 지원에 대해 에뮬레이트되어야 하는 인스트럭션의 실행, (2) 다른 프로세서로부터의 인터프로세서 인터럽트(IPI)의 수신, (3) 링 변환 이벤트의 검출과 같은 다수의 사전 정의된 이벤트에 응답하여 PAL 계층을 호출한다. 시퀀서가 PAL 코드 엔트리 포인트로 점프하는 경우, 그 상태를 조사하여 코드가 호출된 이유 및 적절한 응답을 판정한다. 몇몇 경우에서, 이러한 이유를 판정하는 것은 지속적인 상태의 조사를 필요로 할 수 있다. 예를 들어, PAL 코드가 하나의 특권 레벨로부터 다른 특권 레벨로 다시 복귀하는 OMS의 결과로서 호출되는 경우(예를 들어, 링 0으로부터 링 3으로), OMS가 프록시 요청를 현재 취급하는지 여부가 판정되어야 한다. 전형적으로 프로세서는 그 PAL 코드에서 특정의 호출에 대해 약간의 시간을 소모하고, 예외는 그 PAUSED 상태로 진입할 때의 AMS(112)이며, 그 시산 동안 외부 신호에 의한 RESUMED까지 처리기 내부의 PAUSE 루프에서 스핀한다.

이전 및 이후의 논의가 특정의 레지스터, 포인터, 인스트럭션 등을 참조할 수 있다 하더라도, 실시예들은 특정의 레지스터 또는 마이크로프로세서 아키텍처에 한정되지 않으며, 임의의 유사한 구조, 구성요소, 인스트럭션, 또는 그 균등물이 사용될 수 있음에 주목해야 한다.

일 실시예에서, OMS(110) 및 AMS(112) 시퀀서 사이의 통신은 인터프로세서 인터럽트(IPI) 구조의 사용을 통해 구현된다. 이러한 인터럽트 신호는 PMI(플랫폼 관리 인터럽트), NMI(비마스크 가능한 인터럽트), 및 외부 인터럽트 신호를 포함할 수 있다. 초기에 파워 온될 때, 시퀀서는 초기 부팅을 수행하기 위해 다수의 단계 를 경험하며, 결국 OS에 의해 부팅되도록 대기하는 동안 유휴 루프로 점프한다. 통상적으로, AMS(112)는 OS에 의해 초기화되지 않으므로, AMS에 대한 초기 제어는 이를 초기화하기 위해 이득 제어되어야 하며, PMI IPI 유형 인터럽트를 이용하여 획득될 수 있다. PMI IPI가 시퀀서에 의해 수신되는 경우, 레지스터(예를 들어, XPN_PMI 레지스터)에 지정된 물리적 어드레스로 점프하며, 인스트럭션 실행은 물리적 모드에서 수행된 데이터 및 인스트럭션 액세스에 의해 계속된다. 시퀀서는 XPN_PMI 레지스터에 표시된 타겟 어드레스를 변경함으로써 상이한 위치로 점프가 이루어질 수 있다. 이와 달리, MIMD 에뮬레이션에 사용된 PAL 코드로의 점프가 초래되는 대신에 디폴트 타겟 어드레스에서의 코드가 패칭(patch)될 수 있다. 따라서, 디폴트 타겟 어드레스에서의 코드는 타겟 AMS의 초기화를 수행하는 코드로의 점프가 초래되도록 변형되며, PMI IPI는 AMS(112), 또는 시스템 내의 각 AMS로 전송된다.

제한된 수의 PMI 벡터가 이용될 수 있으므로, 특정의 IPI에 의해 의도되는 메시지를 차별화하는데 다른 정보가 요구될 수도 있다. 상이한 유형 간의 구별은 (예를 들어, 타겟 AMS의 프로세서 로컬 영역에 저장된) IPI가 수신될 때 또한 조사되는 메모리 백킹 메시지 표시자 및 PMI 벡터의 결합을 이용함으로써 이루어질 수 있다. 이러한 접근법 하에, IPI는 범용 IPI 벡터 상의 시퀀서로 전달된다. 그 다음에 프로세서는 사전 결정된 메모리 위치를 조사하여 메시지 유형 및 파라미터를 포함하는 통신에 관한 다른 세부 사항을 결정한다. 선택 사양적으로, 해당 위치로부터 NULL 또는 무효 값이 판독되는 경우, IPI는 제안된 프레임워크 외부에서 생성 되는 것으로 판정될 수 있으며, 대신에 그 제어는 원래의 디폴트 PMI 핸들러로 전달되어야 한다. 시퀀서(110 및 112) 사이에 전송될 수 있는 다수의 메시지 유형이 존재한다. 몇몇 예로는, PAUSE, RESUME, PROXY_REQUEST, SAVE_CONTEXT 및 INITIALIZE 등을 들 수 있다.

프록시 실행 핸들링을 가능하게 하고 올바른 프로세싱을 보장하기 위해, MS(110)가 커넬(hernel) 내에서 실행될 때 AMS(112)가 계속 실행되지 못하게 함으로써 OMS(110) 및 AMS(112)에 대해 모든 CPL(현재의 특권 레벨) 전이가 포착되어야 한다. 통상적으로, CPL 전이는 링 3으로부터 링 0으로의 전이, 및 링 0으로부터 링 3으로의 전이를 포함한다.

일 실시예에서, 시스템(102)은 링 3으로부터 링 0으로의 전이를 검출하고 포착하는 3개의 가능한 방법 중 적어도 하나를 이용할 수 있다. 제 1 방법은 시퀀서가 고장을 통해 링 0으로 전이하는 인터럽트 벡터 테이블(IVA) 인터셉트를 이용하는 것을 포함한다. 고장이 발생하는 경우, 시퀀서는 각 고장 벡터에 대해 구별되는 핸들러로 구성되며 IVA 레지스터에 지정되는 인터럽트 벡터 테이블의 어드레스로 점프한다. 링 3으로부터 링 0으로의 링 전이를 포착하기 위해, IVA는 초기화 동안 드라이버에 의해 인스톨된 고장 인터셉트 계층에 대한 포인터로 변형된다. 다라서, 고장이 발생하는 경우, 제어는 먼저 더미 테이블로 전달되며, 이 더미 테이블은 시도되는 링 전이를 핸들링하는데 필요한 어떠한 작업도 수행하며, AMS(112)가 고장을 초래하는 경우, 더미 테이블은 고장을 핸들링하는데 프록시 요청를 행하며, OMS(110)가 고장을 초래하는 경우, 실제의 OS 관리 인터럽트 벡터 테 이블로 점프하기 이전에 모든 AMS 프로세서를 먼저 일시 정지시킨다.

링 3으로부터 링 0으로의 전이를 검출하는 제 2 방법은 오피코드 매칭 디버그 특성을 이용하여 진입 특권 코드(epc) 인스트럭션의 실행을 통하는 것이다. 이러한 인스트럭션이 매칭된 오피코드인 경우, 제어는 PAL 코드(108)로 전달된다. AMS가 epc 인스트럭션을 실행하는 경우, 프록시 요청가 행해진다. OMS가 인스트럭션을 실행하는 경우, 모든 AMS 프로세서가 먼저 일시 정지되고 나서, OMS는 OS 서비스에 대한 커넬로 점프한다.

링 3으로부터 링 0으로의 전이를 검출하는 제 3 방법은 인스트럭션 브레이크포인트 메커니즘을 통하는 것이다. OS 인스트럭션 및 데이터가 개별적인 메모리 영역 내에 위치하는 실시예의 경우, 디버깅 인스트럭션 브레이크포인트 메커니즘은 링 0에서의 실행을 식별하는데 사용될 수 있다. 적절한 메모리 영역 내에서의 임의의 인스트럭션 실행에 대해 모니터링하고, 이러한 것이 발생하는 경우 PAL 코드에 대한 제어 전달을 모니터링하는 인스트럭션 브레이크포인트가 인스톨될 수 있다. 이와 달리, OS 커넬의 어드레스 변환이 전형적으로 TR 내에서 피닝되므로, 이러한 TR에 의해 변환되는 액세스에 대해 모니터링이 또한 이용될 수 있다. 몇몇 변형에 의해, 제어가 링 3으로 다시 복귀하는 것을 식별하도록 이러한 메커니즘이 사용될 수 있음에 주목해야 한다.

마찬가지로, 일 실시예에서, 시스템(102)은 링 0으로부터 링 3으로의 전이를 검출하고 포착하는 3개의 가능한 방법 중 적어도 하나를 이용할 수 있다. 제 1 방법은, 이타늄 아키텍처에서 정의된 바와 같이, 상태 및 제어 플래그의 혼합을 포함 하는 프로세서 상태 레지스터(PSR)을 이용하는 것을 포함한다. 비트 중 하나, 즉, 단일 단계(PSR_ss) 인에이블이 설정되는 경우, 하나의 인스트럭션의 성공적인 실행에 후속하는 트랩(trap)을 포싱(force)한다. 이러한 비트는 통상적으로 디버거에 의해 단일 단계 오퍼레이션을 인에이블하도록 사용된다. 커넬로의 진입 시에, PSR의 ss 비트는 인터럽드된 링 3 상태(3PSR)로 설정된다. 인터럽트 핸들링의 완료 이후에, 링 3 상태는 이미 설정된 PSR_ss 비트에 의해 재저장된다. 하나의 링 3 인스트럭션의 실행은 링 3 인스트럭션에 의해 트리거된 모든 인터럽트 핸들링이 종료됨을 보즈한다. 링 3 인스트럭션의 실행 시에, 단일 단계 트랩이 발생하며, 그 다음에 트랩 신호를 PAL 핸들러로 리다이렉트(redirect)하므로, 커넬의 탈출 경로를 효과적으로 포착한다. 단일 단계 고장의 발생은 더미 고장 인터셉트 계층을 통해 단일 단계 고장을 인터셉트함거나, 또는 단일 단계 고장을 직접적인 제어로 리다이렉트함으로써, 검출될 수 있다.

링 3으로부터 링 0으로의 전이를 검출하는 제 2 방법은 PMU 오버플로우 메커니즘의 사용을 통하는 것이다. 링 0에 대한 초기 전이가 PAL 계층에 의해 검출되는 경우, 이용 가능한 PMU는 몇몇 이벤트(예를 들어, 종료된 인스트럭션 또는 사이클)를 카운팅하도록 프로그래밍될 수 있으나, 링 3에서만 카운팅되는 이러한 이벤트에 한정되지 않는다. 제어층이 링 3으로 복귀하는 경우, 이러한 PMU는 타겟 이벤트를 카운팅할 것이다. 카운터가 오버플로우하는 경우, 제어는 OMS-AMS 인터페이스층(1089)으로 리다이렉트되며, 이는 링 3으로의 전이가 다시 발행하였는지를 검출한다. 이러한 제어 전달은 IVA 인터셉트층 내에서 PMU 오버플로우 벡터를 인 터셉트하거나, 혹은, 이러한 오버플로우 이벤트를 직접적인 제어로 리다이렉트함으로써 강화될 수 있다.

링 0으로부터 링 3으로의 전이를 검출하는 제 3 방법은 오버라이드(override) 복귀 어드레스를 통하는 것이다. 링 0으로의 초기 전이가 PAL 계층(108)에 의해 검출되는 경우, 이러한 링 전이로의 복귀 어드레스는 다른 복귀 어드레스에 대한 직접적인 제어로 변형되고 저장될 수 있는 포인터에 저장된다. 특히, 적절한 인스트럭션의 실행 시에, 제어는 PAL 계층으로 방향 설정될 수 있다. 이러한 것이 발생하는 경우, 링 전이가 검출된다. 다수의 복귀 어드레스 타겟은 링 전이의 속성에 의존하여, 사용될 수 있다.

OMS(112)가 링 3으로 복귀되는 것으로 검출될 때, 프록시 이벤트를 핸들링하는 경우, 프록시의 종단이 시그널링된다. 프록시를 핸들링하지 않는 경우, 그 연관된 AMS 프로세스로 복귀한다. AMS(112)가 링 0에서 임의의 OS 코드를 실행하지 않으므로, 이들이 링 3으로 다시 복귀하는 것을 검출할 가능성은 없다.

도 2는 일 실시예 하에서, OMS-AMS 인터페이스 시스템 내에서 링 전이를 검출하고 프로세스하는 전체 프로세스를 요약하는 플로우차트이다. 프로세스는 상술한 방법 중 하나를 이용하여, 링 3으로부터 링 0으로의 전이, 또는 링 0으로부터 링 3으로의 전이일 수 있는 CPL 전이의 검출에 의해, 블록(202)에서 개시한다. 블록(204)에서 전이가 OMS(110)로부터인지 또는 AMS(112)로부터인지가 결정된다. AMS(112)로부터인 경우, 블록(206)에서, 전이가 AMS로부터의 링 전이가 검출되며, 그 다음에, 블록(208)에서 프록시 요청가 이루어진다. 블록(204)에서, 전이가 OMS(110)로부터인 경우, 프로세스는 다음에 블록(210)에서, 프로세스가 모니터링된 스레드인지를 판정한다. 모니터링된 스레드가 아닌 경우, OMS(110)는 블록(212)에서, 참(true) 인터럽트 벡터 테이블로 점프한다. 모니터링된 스레드인 경우, OMS는 일시 정지 커맨드 또는 등가물을 통해 AMS(112)를 일시 정지시키고, 확인 응답을 대기한다. 확인 응답의 수신 시에, 블록(2166에 도시된 바와 같이, AMS는 운영 체제(OS)로 점프한다.

도 2에 도시된 바와 같이, 링 전이가 OMS로 인한 경우에 대해, 인터럽트 벡터 테이블(IVT)가 채용된다. 도 3은 일 실시예에 따라, OMS 상에서 고장이 발생하는 경우 연관된 링 전이를 검출하는 방법을 도시하는 순서도이다. OMS(304) 및 AMS(306)의 사례는 타겟 애플리케이션(302)을 실행하는 바와 같이 도 3에 도시되어 있다. OMS(304) 상에서 고장이 발생하는 경우, 제어는 IVA 레지스터에 주어진 타겟으로 즉시 전달된다. 초기화 동안 드라이버에 의해 인스톨된 특별한 고장 인터셉트 계층(308)에 대한 포인터로 이러한 레지스터가 변형되는 실시예의 경우, PAL 코드(108)는 도 3으 전이(321)에 의해 도시된 바와 같이, 링 0으로의 전이에 대한 시도를 검출한다. 고장 인터셉트 계층(308)은 먼저 전이(322)에 의해 도시된 바와 같이, PAL 코드 핸들러(310)의 호출을 통해 모든 AMS(306) 프로세스를 일시 정지시키고, 그 다음에 전이(323)에 의해 도시된 바와 같이, OS 커넬(312) 내에서 잘못 인스털된 원래의 IVT(314)로 점프하도록 진행한다. 이는 OS 커넬(312)이 제어를 위하여 고장을 핸들링하도록 한다. 종료되는 경우, OS 커넬은 적절한 인스트럭션에 의해 AMS(306)를 통해 애플리케이션으로 다시 복귀한다. PSR을 비트로서 이용 하는 것과 같이, 상술한 메커니즘 중 하나에 의해, 다시 링 3으로의 이러한 전이가 검출되고, 전이(324)에 의해 도시된 바와 같이, 인스톨된 PAL 코드가 다시 호출된다. 그 다음에 프로세스는 AMS(306)로 복귀하며, 최종적으로 사용자 프로그램으로 다시 복귀하여, 전이(325)에 의해 도시된 바와 같이, 실행을 계속하도록 한다.

일 실시예에서, 시스템은 IA-64 프로세서, 가령 Itanium을 사용하여 구현되며 새로운 프로세서 인스트럭션이 정의된다. sxfr로 지칭되는 새로운 인스트럭션을 통해 OMS는 이용가능한 AMS 상에서 실행될 작업을 분기시킬 수 있다. 그러한 인스트럭션은 MIMD ISA(인스트럭션 세트 아키텍처)의 확장의 일부로서 에뮬레이션될 수 있다. 이러한 실시예에 따른 MIMD ISA 확장을 구현하는 시스템은 상기 새로운 ISA 인스트럭션들을 고유하게 디코딩하고 그것을 제각기의 아키텍처화된 시멘틱스에 따라 수행해야 한다. Itanium 아키텍처에 대해, PMU 메카니즘은 오피코드 정합 레지스터(opcode match register)로 지칭되는 유틸리티를 제공하며, 이는 PAL로 하여금 디버그 하드웨어를 프로그래밍하도록 하여 인 플라이트 인스트럭션(in-flight instructions) 내에서 임의의 특정 오피코드 인코딩을 인식하여 트래핑(trap)할 수 있게 한다. 오피코드 정합 레지스터 내에서 지정된 오피코드값과 정합하는 인 플라이트 인스트럭션이 발견될 때 그 인플라이트 인스트럭션은 태그된다(tagged). 그것이 파이프라인에서 다운스트림으로 이동함에 따라, 태그된 인스트럭션은 또한 그것이 임의의 백엔드 이벤트들(back-end event)을 제한하는지에 대해 조사된다. 휴지 바로 이전의 예외인 검출 스테이지에서, 상기 태그된 인스트럭션은 하드웨어 브레이크포인트 이벤트(hardware breakpoint event)를 트리거하고 상응하는 PAL 이벤트 핸들러에게 바로 제어권을 이송한 후 인스트럭션 시멘틱스를 에뮬레이션할 수 있다.

Itanium 아키텍처에서, 비 연산(no-op) 인스트럭션은 21 비트 중간 필드를 갖는 것으로 정의되며, 이 21 비트 중간 필드는 잠재적으로 주석 마커(annotation marker)로서 애플리케이션 소프트웨어에 의해 사용될 수 있다. 범용 적용가능성의 손실없이도, 고유의 문자 값을 갖는 비연산 인스트럭션 인코딩은 부가된 인스트럭션들 대신에 지속되도록 예약되어 있으며, 스크래치 레지스터(scratch register)는 새로운 인스트럭션이 지시하는 것을 고유하게 특정하기 위해 할당된다. 제어권이 특정 비연산의 실행이 검출된 이후에 PAL 핸들러로 이송될 때, 스크래치 레지스터가 판독되며, 상응하는 시멘틱스가 수행된다.

도 4는 일 실시예에 따라, 프로세서 인스트럭션을 에뮬레이션하거나 OMS-AMS 인터페이스 기능을 수행하는 과정을 도시한 플로우 도면이다. 도 4에 도시된 바와 같이, OMS(404) 상에서 실행되는 슈레드(shred)는 SXFR 커맨드에 대한 센티넬 값(sentinel value)을 스크래치 레지스터(가령, r9)로 이동시켜 PAL 에뮬레이션을 트리거하며, 그 후 특정 NOP 커맨드를 실행한다(블럭(410)). 이러한 것이 발생되면, 전이(421)로 도시되는 바와 같이, PAL 코드로의 제어권 이송이 개시된다. PAL 코드 핸들러(408)는 스크래치 레지스터를 조사하며, 에뮬레이션될 요청된 커맨드(SXFR)를 결정하며, 전이(423)로 도시되는 바와 같이, 적절한 입력값을 갖는 AMS(406)를 시그널링함으로써 이러한 동작을 수행한다. OMS(404)는 다시 사용자 프로그램으로 PAL 코드(408)를 빠져 나오며(전이(422)), 특정 NOP에 후속하여 인스 트럭션에 대한 인스트럭션 포인터를 선행시킨다. IPI를 처리하기 위한 과정은 유사하게 수행되지만 인스트럭션 포인터는 사용자 프로그램으로 복귀하기 전에 선행시키지는 않는다. 일 실시예에서, 인스트럭션 에뮬레이션은 임의의 운영 체제의 개입 없이 혹은 운영 체제의 무지에서 수행될 수 있다.

일 실시예에서, OMS-AMS 인터페이스 계층(108)은 OMS(110)와 AMS(112) 간의 TLB(변환 룩어사이드 버퍼) 일관성을 유지하기 위한 메카니즘을 포함한다. 이는 AMS가 OMS 서비스를 선택적으로 호출할 수 있도록 하는 능력을 부여한다. 일반적으로, TLB는 프로세서가 최근에 액세스한 메모리 내의 페이지에 관한 정보를 포함하는 메모리 내에 유지되는 테이블이다. TLB는 프로그램이 가장 최근에 사용한 물리적 메모리 내의 상응하는 절대 어드레스를 갖는 프로그램의 가상 어드레스를 상호 참조한다. Itanium 프로세서 상에서, 변환 룩어사이드 버퍼는 소프트웨어에 의해 관리되지만, 개선된 성능을 위해 하드웨어 지원부를 갖는다. 즉, 운영 체제가 TLB 엔트리를 프로세서의 TLB에 삽입하기 위한 궁극적인 책임을 가지지만, TLB 미스의 대부분은 가상 하시 페이지 테이블 워커(VHPT)를 통해 하드웨어적으로 자동으로 처리된다. VHPT는 먼저 TLB 엔트리의 OS 기반 캐시를 조사하고 만약 요구되는 엔트리가 발견되면, 그것을 TLB 내에 투명하게 삽입함으로써 TLB 미스 페널티를 감소시킨다. VHPT가 이러한 엔트리를 자동으로 삽입하지 못하는 경우, 오류가 발생되며 운영 체제는 TLB 엔트리를 인스톨한다.

이러한 체제하에서, AMS 상에서 발생하는 TLB 미스의 대부분은 VHPT에 의해 처리된다. AMS 상에서 발생하지 않는 것에 대해서는 TLB 미스를 처리하기 위해 프록시 실행 요구가 트리거된다. AMS가 OMS의 프록시 요청를 만들때마다, OMS는 오피코드 정합 특정 인스트럭션(가령, itc 및 ptc 인스트럭션)을 개시하며, 상기 인스트럭션들은 제각기 TLB 엔트리를 삽입하고 제거한다. OMS 상에서의 이러한 TLB 인스트럭션의 실행이 검출될 때마다, TLB 인스트럭션들은 PAL 핸들러에서 디코딩되고 이러한 TLB 인스트럭션의 오프랜드 값은 IPI를 갖는 AMS로 브로드캐스팅된다. 그러한 IPI의 수신시에, AMS는 요구된 동작을 수행한다. 그 결과, OMS 상에서 실행된 동일한 TLB 인스트럭션 시멘틱 및 오프랜드 값은 AMS 상에서 재생된다.

일반적으로, 이러한 접근법은 보정을 보장하지만, TLB 미스 오류가 일반화되어 있는 작업로드에 대해서는 부실하게 수행될 수 있다. 사실상, 프록시 실행은 단지 AMS가 진정으로 순방향 진행을 위한 운영 체제 원조를 필요로 할 경우(가령, 진정한 페이지 오류를 발생시키는 부하를 만나는 경우)에만 필요하다. 일 실시예에서, 애플리케이션 안전 시스템 호출(ASC)로 지칭되는 특정의 소프트웨어 핸들러는 OS 혹은 일부의 다른 링 O 가능 소프트웨어 부분에 의해 제공되며, 이는 AMS로 하여금 완전 프록시 실행에 의지할 필요없이 오류 및 시스템 호출을 직접 처리할 수 있게 한다.

ASC는 프록시 실행 필터로서 기능한다. 즉, 일부의 링 O 서비스가 요구될 때, 시퀀서(sequencer)는 먼저 적절한 ASC를 호출하여 필요한 OS 서비스를 직접 처리할 시도를 할 수 있다. 만약 성공적이라면, 프록시 실행 요구는 전적으로 회피되며, AMS는 실행을 지속하게 된다. 그러하지 않다면, 에러 상태가 복귀되며 실행 은 다시 완전한 프록시 실행으로 복귀된다. ASC가 TLB 미스의 처리와 관련하여 기술되었지만, 임의의 다른 빈번하게 조우되는 시스템 호출 혹은 오류에 적용될 수도 있는 것은 일반적인 기술이다.

프록시 실행 필터로서 작용하도록 함으로써, ASC는 두개의 방식으로 성능을 개선한다. 먼저, AMS가 자신의 OS 요구를 직접 처리하기 때문에 최소한의 부가적인 오버헤드가 부과된다. 가령, OMS는 강제로 그 상태를 저장하고 복원하도록 되지 않으며, 임의의 AMS 상태를 복사할 필요도 없다. 왜냐하면, 그것은 AMS 상에서의 ASC 실행에 대해 완전히 알지 못하기 때문이다. 다음, ASC에 의해 처리되는 OS 상호작용은 완전한 시스템 직렬화를 강제화하지 않는다. 이는 다수의 AMS가 OS 상호작용을 동시에 수행할 수 있게 한다.(가령, 다수의 TLB 미스들이 상이한 AMS에 의해 수행된다).

일 실시예에서, ASC 메카니즘은 특정의 소프트웨어 TLB 미스 핸들러를 제공하는 데 사용된다. 이러한 핸들러는 대부분의 AMS TLB 미스를 충족시킬 수 있지만, 진정한 페이지 오류의 경우에는 여전히 프록시 실행이 요구된다. 통상의 플랫폼에서, AMS가 TLB 미스를 야기할 때, AMS는 통상적으로 프록시 실행을 즉시 요구할 것이다. 하지만, ASC가 특정의 TLB 미스 핸들러를 제공하는 실시예의 경우, AMS는 대신에 특정의 레지스터 소프트웨어 핸들러에 먼저 점프한다. 이러한 핸들러는 미싱 페이지에 대한 유효 매핑을 탐색하면서 OS 관리 데이터 구조를 네비게이션한다. 만약 핸들러가 그러한 매핑을 탐색한다면, 그 핸들러는 하드웨어 TLB 내로 TLB 엔트리를 삽입하고, 임의의 프록시 실행 요구를 완전히 회피한다. 만약 핸 들러가 성공적이지 못한다고 하면, 가령 진정한 페이지 오류가 발생한다면, 에러 상태가 복귀되고 완전한 프록시 실행 요구가 행해진다.

도 (5)a는 실시예에 따른 애플리케이션 안전 시스템 호출 메카니즘에 의한 성공적인 OS 서비스 요구를 도시한다. 도 5(a)의 실시예에 대해, OMS(502) 및 AMS(504)는 제각기의 처리 스레드를 실행한다. AMS(506)는 OS 서비스가 필요하다는 것을 나타내는 요구(511)를 발행한다. 특정 AMS 핸들러(508)는 OS 관리 데이터 구조를 네비게이션함으로써 상기 요구를 처리한다. 도 5(a)는 미싱 페이지에 대한 유효 매핑이 발견되는 경우를 도시한다. 그러나, 소정의 경우에, 상기 요구는 오류로 될 수 있다. 도 5(b)는 일 실시예에 따른 애플리케이션 안전 시스템 호출 메카니즘에 의한 오류의 OS 서비스 요구를 도시한다. 도 5(b)의 실시예에 대해, OMS(520) 및 AMS(522)는 제각기의 처리 스레드를 실행한다. AMS(524)는 특정 AMS 핸들러(526)에 대해 OS 서비스가 필요한 요구(531)를 발행한다. 만약 상기 요구가 수행될 수 없다면, 핸들러는 요구된 오류 신호(532)를 복귀시키며, AMS는 완전한 프록시 실행 요구(533)를 수행한다.

ASC는 일반적으로 필요한 경우 사산될 수 있는 안전한 방식으로 일부의 시스템 요구를 수행할 수 있도록 구성되어야만 한다. 그러나, ASC에 대한 상이한 구현예가 가능하다. 실시예는 ASC로서 사용하기 위한 안전한 코드를 구현하는 두개의 메카니즘을 포함한다. 먼저, ASC는 콜백(callback)으로서 구현될 수 있다. 이러한 경우, 임의의 프로그램이 실행되기 전에, ASC는 각각의 타겟된 이벤트에 대해 레지스터되며, 각각의 ASC의 어드레스는 시스템 내의 각각의 AMS으로 전달된다. 가령, 이는 PAL 패치가 인스톨되는 시점에 행해질 수 있다. 대안적으로, 특정의 비연산 코드가 사용될 수 있으며, 이는 실행시 PAL 코드로 하여금 ASC의 세부를 모든 AMS으로 브로드캐스팅할 수 있으며, 특정의 레지스터는 이러한 인스트럭션에 대한 필요한 파라미터를 제공한다. 나중의 프로그램 실행 동안 AMS가 오류를 야기하거나 시스템 호출을 행할 경우, ASC가 특정의 이벤트에 대해 레지스터되는지를 알기 위해 체크가 수행된다. 만약 그러하다면, 프록시 실행을 즉시 요구하기 보다는 AMS는 대신에 먼저 ASC에 점프하여 그 ASC를 실행할 것이다. 실행되는 ASC는 AMS에게 OS 서비스 요구를 충족시키는 시도를 행한다. 가령, 오류를 보정하거나 시스템 호출을 수행한다. 만약 ASC가 수행불가능하다면, 시스템은 다시 완전한 프록시 실행으로 복귀한다.

제 2 실시예에서, ASC는 디폴트 오류 핸들러로서 구현될 수 있다. OS 내의 디폴트 오류 핸들러는 안전하고 사산가능한 방식으로 구현되어, 오류가 발생할 경우 OMS 및 AMS가 OS 제공된 오류 핸들러를 직접 자유로히 호출할 수 있다. 만약 ASC가 오류를 충분하게 해결할 수 없다면, 가령, TLB 미스가 진정한 페이지 오류로 검출된다면, ASC의 실행은 사산되고 완전한 프록시 실행이 필요하다. 이러한 접근법을 이용하기 위해, 링 O 인터셉트 코드에 대해 일부의 변형이 행해진다. 가령, IVT 인터셉트 계층이 변형되어, 특정의 벡터에 대해 원래의 OS 제공된 IVT에 제어권이 직접 전달될 수 있다. 또한, epc 인스트럭션을 실행하기 위한 시도가 행해질 경우, 입력 레지스터는 ASC에 의해 처리되는 시스템 요구가 요구중인지를 결정하도록 분석될 수 있다. 만약 그러하다면, 프록시 요청를 요구하지 않고도 혹은 현재의 활동적인 AMS를 중단하지 않고도 링 전이가 지속될 수 있다.

전술한 설명은 ASC를 사용하여 AMS 프록시 요청를 필터링하는 것을 강조하고 있지만, ASC는 OMS가 운영 체제 서비스를 요구할 경우 성능을 개선하는 데 사용될 수 있다. 이는 OMS가 링 O로 전이할 때마다 요구되는 통상의 시스템 직렬화를 방지할 수 있기 때문에 효과적이다. 일반적으로, OMS는 AMS와 동일한 방식으로 ASC를 이용할 수 있다. 가령, OMS가 TLB 미스 오류를 야기할 때, ASC는 시스템 내에서 모든 AMS를 분석하지 않고도 요구를 충족시키는 시도에서 먼저 호출된다. 만약 ASC 호출이 비성공적이라면, OMS는 다시 통상의 접근법으로 복귀, 가령 모든 AMS를 분석하고 진정한 운영 체제 엔트리 포인트로 점프한다.

전술한 실시예는 소프트웨어 계층을 기술하며, 이 소프트웨어 계층은 하드웨어 및 소프트웨어 지원부의 조합을 사용하여 본래의(하드웨어 레벨의) MIMD ISA 지원부를 갖는 프로세서의 설계를 단순화시킬 수 있는 수단을 제공한다. 소프트웨어 계층은 CPU에 대해 영속하고 스레드 데이터에 대해 영속하는 상이한 세트를 포함하는, OMS 및 AMS에 의해 실행되는 특권 세트의 코드를 포함한다. 그것은 AMS 및 OMS에서 발생하는 모든 CPL 전이를 인터셉트하고, AMS를 최초에 가져와 초기화하는 것을 포함하여 OMS와 AMS 간의 통신을 조정한다. 그것은 또한 프록시 실행으로부터 커다란 오버헤드를 방지하는 AMS에 대해, 그리고 관련된 AMS를 중단하는 것과 관련한 커다란 오버헤드를 방지하는 OMS에 대해, 고성능의 TLB 미스 핸들링을 가능하게 한다.

본 실시예가 하나 이상의 특정 프로세서 아키텍처와 관련하여 기술되었지만, 본 실시예는 광범위한 환경에 적용가능하다. 따라서, 본 실시예가 바람직한 형태 및 그 변형예와 관련하여 기술되었지만 당업자라면 첨부되는 특허청구범위 내에서 행해질 수 있는 다른 변형예를 이해할 수 있다. 따라서, 기술되는 실시예의 범위는 전술한 기재에 의해 제한되는 것이 아니고 대신에 특허청구범위에 대한 참조에 의해 결정될 수 있다.

본 상세한 설명을 기술할 목적으로, 용어 "프로세서" 또는 "CPU"는 일련의 인스트럭션을 수행할 수 있는 임의의 메카니즘을 언급하며, 범용 마이크로프로세서, 특정 목적의 마이크로프로세서, 주문형 집적 회로(ASIC), 멀티미디어 제어기, 디지털 신호 프로세서, 및 마이크로 제어기 등을 포함하는 것으로 간주되지만 이에 국한되지는 않는다.

도 1에 도시된 시스템과 관련되는 메모리는 디지털 정보를 저장하도록 구성되는 다양한 종류의 메모리 디바이스에 실시될 수 있는데, 예를 들어, SRAM(static random access memory), DRAM(dynamic random access memory), SDRAM(synchronous dynamic random access memory) 및/또는 DDR(double data rate) SDRAM 또는 DRAM, 및 또한 ROM(read-only memory)와 같은 비휘발성 메모리가 있다. 또한, 메모리 디바이스는 하드디스크 드라이브, 플로피디스크 드라이브, 광 디스크 드라이브 등과 같은 다른 저장 디바이스 및 적합한 인터페이스를 더 포함할 수 있다. 이 시스템은 디스크드라이브, 모니터, 키패드, 모뎀, 프린터 또는 임의의 다른 종류의 적합한 I/O 디바이스와 같은 I/O 디바이스와 접촉하는 인터페이스를 포함할 수 있다.

본 명세서에 개시되는 방법 및 시스템의 측면들은 다양한 회로 중 임의ㅇ 것 으로 프로그래밍되는 기능으로서 구현될 수 있는데, "FPGA(field programmable gate arrays)"와 같은 "PLD(programmable logic devices)", "PAL(programmable array logic)", 전기적으로 프로그래밍 가능한 논리 및 메모리 디바이스와 표준 셀-기반 디바이스를 포함하며, 주문형 집적 회로도 포함한다. 또한, (EEPROM)과 같은 메모리 내장 마이크로프로세서, 펌웨어, 소프트웨어 등을 갖는 마이크로콘트롤러도 포함할 수 있다. 또한, 측면들은 소프트웨어-기반 회로 에뮬레이션, 개별 논리(순차적 및 조합적), 커스텀 디바이스, 퍼지(중성) 논리, 앙자 디바이스 및 전술한 디바이스 유형의 임의의 혼합을 갖는 마이크로프로세서에 포함될 수 있다. 하위 디바이스 기술은 다양한 구성요소 유형에 제공될 수 있는데, 가령, 상보적 금속-산화물 반도체("CMOS")와 같은 금속-산화물 반도체 전계효과 트랜지스터(MOSFET) 기술, 에미터-결합 논리("ECL")과 같은 쌍극성 기술, 폴리머 기술(가령, 실리콘-접합 폴리머 및 금속-접합 폴리머-금속 구조), 혼합된 아날로그 및 디지털 등이 있다.

"구성요소"라는 용어가 본 명세서에서 전반적으로 사용되는데, "구성요소"는 회로, 부품, 모듈, 및/또는 회로, 부품, 및/또는 이 기술 분야에 알려진 용어로서 모듈의 임의의 조합을 포함한다는 것을 이해해야 한다.

본 명세서에 개시된 다양한 구성요소 및/또는 기능은 하드웨어의 임의의 수의 조합, 펌웨어, 및/또는 다양한 기계-판독 또는 컴퓨터-판독 가능한 매체에 수록되는 데이터 및/또는 인스트럭션을 사용하여, 그들의 동작적, 레지스터 전송, 논리 구성요소 및/또는 다른 특성의 관점에서 개시될 수 있다. 이러한 포맷된 데이 터 및/또는 인스트럭션이 수록될 수 있는 컴퓨터-판독 가능한 매체는, 이에 한정되는 것은 아니지만, 다양한 형태의 비휘발성 저장 매체(가령, 광, 자기 또는 반도체 저장 매체) 및 무선, 광 또는 유선 시그날링 매체 또는 그 임의의 조합을 통해 이러한 포맷된 데이터 및/또는 인스트럭션을 전송하는 데 사용될 수 있는 반송파를 포함한다. 반송파에 의한 이러한 포맷된 데이터 및/또는 인스트럭션의 전송 예는, 이레 한정되는 것은 아니지만, 하나 이상의 데이터 전송 프로토콜을 통해 인터넷 및/또는 기타 컴퓨터 네트워크를 통한 전송(업로드, 다운로드, 이메일 등)을 포함한다.

특별한 언급이 없는 한, 상세한 설명과 청구범위 전반에 걸쳐, "포함한다"는 단어는 배타적이고 철저한 의미가 아닌 포괄적인 개념인데, 말하자면, "포함하지만 이에 한정되는 것은 아니다"는 의미이다. 또한, 단수 또는 복수를 사용하는 단어는 각각 복수 또는 단수를 포함한다. 또한, "여기에", "이하", "전술한", "후술하는" 등의 단어는 이 출원을 전체로서 지칭하는 것이지 이 출원읜 임의의 특정 부분을 지칭하는 것이 아니다. 단어 "또는"이 2개 이상의 항목 리스트를 지칭할 때, 이는 그 단어의 모든 후속 해석과, 리스트의 임의의 항목과, 리스트의 모든 항목과, 리스트의 항목의 임의의 조합을 포함한다.

설명된 실시예의 전술한 상세한 설명은 배타적이거나 한정적인 것이 아니다. 본 명세서에 개시된 시스템 및 방법의 특정 실시예는 예시를 위한 것이며, 다양한 균등 변형이 가능하며, 당업자는 이를 인식할 것이다. 본 명세서에 제공되는 교시는 다른 시스템 및 방법에 적용될 수 있으며, 전술한 시스템 및 방법만을 위한 것 은 아니다. 전술한 다양한 실시예의 요소 및 기능은 다른 실시예를 제공하기 위해 결합될 수 있다. 이들 및 다른 변경이 전술한 상세한 설명의 관점에서 방법 및 시스템에 이루어질 수 있다.

일반적으로, 다음 청구범위에서, 사용되는 용어는 상세한 설명과 청구범위에 개시되는 특정 실시예에 제한되는 것이 아니라 청구범위 하에서 동작하는 모든 시스템 및 방법을 포함하는 것으로 이해되어야 한다. 따라서, 방법 및 시스템은 개시에 한정되는 것이 아니라, 청구범위에 의해 전체적으로 결정되는 범위에 의해 한정된다. 어떤 측면은 소정 청구범위 형태로 제공되지만, 발명가는 임의의 수의 청구범위 형태로 다양한 측면을 고려한다. 따라서, 발명가는 다른 측면을 위한 이러한 추가적인 청구범위 형태를 추구하기 위해 출원 후 추가 청구범위를 추가할 권리를 보호받는다.

도 1은 실시예에서, 사용자 레벨 시퀀서 관리 및 제어층을 구현하는 컴퓨터 시스템의 블록도.

도 2는 실시예에서, OMS-AMS 인터페이스 시스템의 검출 및 프로세싱 링변환의 전체 프로세스를 도시하는 순서도.

도 3은 실시예에 따라, OMS에서 발생하는 고장에 관련된 링-0 및 링-3 변환 양자 모두를 검출하는 방법을 도시하는 순서도.

도 4는 실시예에서, OMS-AMS 인터페이스 기능을 수행하거나 프로세서 인스트럭션을 모방하는 절차를 도시하는 순서도.

도 5(a)는 실시예에 따라, 응용 프로그램 안전 시스템 호출 메커니즘에 의한 성공적인 OS 서비스 요청을 도시한 도면.

도 5(b)는 실시예에 따라, 응용 프로그램 안전 시스템 호출 메커니즘에 의한 실패한 OS 서비스 요청을 도시한 도면.

Claims (20)

1. 마이크로프로세서 시스템에서 실행되는 운영 시스템과의 애플리케이션 관리형 시퀀서(application managed sequencer) 및 운영 시스템 관리형 시퀀서(operating system managed sequencer) 상호작용 중 적어도 하나를 요구하는 조건을 검출하는 단계와,

   메모리를 상기 운영 시스템 관리형 시퀀서 및 상기 애플리케이션 관리형 시퀀서에 할당하는 단계와,

   상기 운영 시스템 관리형 시퀀서의 특권 상태(privileged state)를 초기화하는 단계와,

   검출된 조건에 응답하는 이벤트 핸들러를 포함하는 커넬 특권 레벨 요소에 상기 애플리케이션 관리형 시퀀서의 실행을 재유도하는 단계를 포함하는

   방법.
2. 제 1 항에 있어서,

   상기 할당된 메모리는 프로세서 글로벌 메모리, 프로세서 로컬 메모리, 스레드 글로벌 메모리, 및 스레드 로컬 메모리로 구성되는 집합으로부터 선택되는

   방법.
3. 제 2 항에 있어서,

   제 1 시퀀서 그룹과 관련되는 글로벌 영역을 지시하도록 상기 운영 시스템 관리형 시퀀서의 제 1 포인터를 초기화하는 단계와,

   제 1 프로세서 로컬 메모리 영역을 지시하도록 상기 운영 시스템 관리형 시퀀서의 제 2 포인터를 초기화하는 단계와,

   제 2 시퀀서 그룹과 관련되는 글로벌 영역을 지시하도록 상기 애플리케이션 관리형 시퀀서의 제 1 포인터를 초기화하는 단계와,

   제 2 프로세서 로컬 메모리 영역과 관련되는 글로벌 영역을 지시하도록 상기 애플리케이션 관리형 시퀀서의 제 2 포인터를 초기화하는 단계를 더 포함하는

   방법.
4. 제 1 항에 있어서,

   상기 조건은 상기 멀티프로세서 시스템의 제 1 프로세서로부터 프로세서간 차단 신호를 수신하는 것을 포함하는

   방법.
5. 제 4 항에 있어서,

   상기 조건은 링 전이 이벤트(a ring transition event)를 검출하는 것을 포함하는

   방법.
6. 제 5 항에 있어서,

   상기 링 전이 이벤트는 링 0으로부터 링 3으로의 전이를 포함하는

   방법.
7. 제 5 항에 있어서,

   상기 링 전이 이벤트는 링 3으로부터 링 0으로의 전이를 포함하는

   방법.
8. 제 5 항에 있어서,

   상기 조건이 상기 애플리케이션 관리형 시퀀서에 의해 발생된 경우, 상기 검출된 조건을 처리하는 프록시 실행을 수행하는 단계와,

   상기 조건이 상기 운영 시스템 관리형 시퀀서에 의해 발생된 경우, 상기 조건이 모니터링되는 스레드인지를 판단하는 단계와,

   상기 조건이 모니터링되는 스레드 내에서 발생한 경우, 인터럽트 벡터 테이블에 의해 지시된 실행 위치로 점프하는 단계를 더 포함하는

   방법.
9. 제 4 항에 있어서,

   상기 커넬 특권 레벨 요소는 적어도 하나의 상기 멀티프로세서 시스템과 상 기 운영 시스템 사이에 기능적으로 상주하는 펌웨어 계층을 포함하며,

   상기 이벤트 핸들러는 상기 운영 시스템에 대해 투명한

   방법.
10. 제 9 항에 있어서,

    상기 적어도 하나의 프로세서는 64-비트 프로세서를 포함하고,

    상기 커넬 특권 레벨 요소는 상기 64-비트 프로세서 아키텍처에 의해 정의되는 프로세서 추상 계층을 포함하는

    방법.
11. 제 1 항에 있어서,

    가상 해시 페이지 테이블 워커(a virtual hash page table walker)를 통해, 상기 운영 시스템 관리형 시퀀서 및 상기 애플리케이션 관리형 시퀀서 모두에 의해 사용되는 변환 룩어사이드 버퍼(a translation lookaside buffer)에서 일관성을 유지하는 단계를 더 포함하는

    방법.
12. 멀티프로세서 플랫폼에서 실행되는 운영 시스템의 하나 이상의 프로세싱 스레드를 실행하는 운영 시스템 관리형 시퀀서와,

    상기 멀티프로세서 플랫폼상의 하나 이상의 응용 프로그램을 실행하는 애플 리케이션 관리형 시퀀서와,

    상기 운영 시스템과 응용 프로그램의 콘텐츠를 수록하는 하나 이상의 페이지를 저장하기 위해 상기 애플리케이션 관리형 시퀀서와 운영 시스템 관리형 시퀀서에 할당되는 메모리 공간과,

    상기 운영 시스템과의 애플리케이션 관리형 시퀀서 상호작용을 요구하는 검출된 조건에 응답하는 하드웨어 이벤트 핸들러를 포함하는 커넬 특권 레벨 요소에 상기 애플리케이션 관리형 시퀀서를 재유도하는 펌웨어 계층을 포함하는

    시스템.
13. 제 12 항에 있어서,

    상기 적어도 하나의 프로세서는 64-비트 프로세서를 포함하고, 상기 펌웨어 계층은 상기 64-비트 프로세서 아키텍처에 의해 정의되는 프로세서 추상 계층을 포함하는

    시스템.
14. 제 13 항에 있어서,

    상기 메모리 공간은 프로세서 글로벌 메모리, 프로세서 로컬 메모리, 스레드 글로벌 메모리, 스레드 로컬 메모리로 구성되는 집합으로부터 선택되는

    시스템.
15. 제 12 항에 있어서,

    상기 검출된 조건은 상기 멀티프로세서 시스템의 다른 프로세서로부터 프로세서간 차단 신호를 수신하는 프로세서로 이루어진 집합으로부터 선택되며, 상기 프로세서는 링 전이 이벤트를 검출하는

    시스템.
16. 제 15 항에 있어서,

    상기 링 전이 이벤트는 링-0으로부터 링-3으로의 전이, 및 링-3으로부터 링-0으로의 전이로 구성되는 집합으로부터 선택되는

    시스템.
17. 제 16 항에 있어서,

    상기 운영 시스템 관리형 시퀀서와 상기 애플리케이션 관리형 시퀀서에 의해 사용되는 변환 룩어사이드 버퍼를 더 포함하되,

    상기 변환 룩어사이드 버퍼 콘텐츠는 가상 해시 페이지 테이블 워커를 통해 제어되는

    시스템.
18. 복수의 인스트럭션을 저장한 기계-판독 가능한 매체로서,

    시스템의 프로세서에 의해 실행되면, 상기 인스트럭션은

    마이크로프로세서 시스템에서 실행되는 운영 시스템과의 애플리케이션 관리형 시퀀서 상호작용을 요구하는 조건을 검출하는 동작과,

    메모리를 상기 멀티프로세서 시스템 내의 운영 시스템 관리형 시퀀서 및 상기 애플리케이션 관리형 시퀀서에 할당하는 동작과,

    상기 운영 시스템 관리형 시퀀서의 특권 상태를 초기화하는 동작과,

    검출된 조건에 응답하는 하드웨어 이벤트 핸들러를 포함하는 커넬 특권 레벨 요소에 상기 애플리케이션 관리형 시퀀서의 실행을 재유도하는 동작을 수행하는

    기계-판독 가능한 매체.
19. 제 18 항에 있어서,

    제 1 시퀀서 그룹과 관련되는 글로벌 영역을 지칭하기 위해 상기 운영 시스템 관리형 시퀀서의 제 1 포인터를 초기화하는 동작과,

    제 1 프로세서 로컬 메모리 영역을 지시하도록 상기 운영 시스템 관리형 시퀀서의 제 2 포인터를 초기화하는 동작과,

    제 2 시퀀서 그룹과 관련되는 글로벌 영역을 지시하도록 상기 애플리케이션 관리형 시퀀서의 제 1 포인터를 초기화하는 동작과,

    제 2 프로세서 로컬 메모리 영역과 관련되는 글로벌 영역을 지시하도록 상기 애플리케이션 관리형 시퀀서의 제 2 포인터를 초기화하는 동작을 수행하는 인스트럭션을 더 포함하는

    기계-판독 가능한 매체.
20. 제 19 항에 있어서,

    상기 조건이 상기 애플리케이션 관리형 시퀀서에 의해 발생된 경우, 상기 검출된 조건을 처리하는 프록시 실행을 수행하는 동작과,

    상기 조건이 상기 운영 시스템 관리형 시퀀서에 의해 발생된 경우, 상기 조건이 모니터링되는 스레드인지를 판단하는 동작과,

    상기 조건이 모니터링되는 스레드 내에서 발생한 경우, 인터럽트 벡터 테이블에 의해 지시된 실행 위치로 점프하는 동작을 수행하는 인스트럭션을 더 포함하는

    기계-판독 가능한 매체.

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