KR20080025560A - Nonvolatible memory device and method for fabricating the same - Google Patents

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KR20080025560A
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박지훈
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Abstract

A nonvolatile memory device and a method for fabricating the same are provided to prevent mis-alignment due to photolithography by implementing a spacer typed floating gate at a protruded source region. A nonvolatile memory device includes a source region(160) and a memory transistor. The source region is formed by extruding at an active region of a semiconductor substrate. The memory transistor includes a floating gate(110b), a dielectric(112b), and a control gate(114b). The floating gate is formed by arranging at a side wall of the source region. The dielectric is formed on the floating gate by overlapping with a part of the source region. The control gate is formed on the dielectric.

Description

비휘발성 메모리 장치 및 그 제조 방법{Nonvolatible memory device and method for fabricating the same}Nonvolatile memory device and method for manufacturing the same {Nonvolatible memory device and method for fabricating the same}

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 등가 회로도이다.1 is an equivalent circuit diagram of a nonvolatile memory device according to an embodiment of the present invention.

도 2a는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 레이아웃도이다.2A is a layout diagram of a nonvolatile memory device according to an embodiment of the present invention.

도 2b는 2a의 B-B’에 따른 비휘발성 메모리 장치의 단면도이다.FIG. 2B is a cross-sectional view of the nonvolatile memory device along BB ′ of 2a.

도 3 내지 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타낸 도면이다. 3 through 8 are views sequentially illustrating a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention.

<도면의 주요 부분에 관한 부호의 설명> <Explanation of symbols on main parts of the drawings>

100: 기판 101: 돌출 영역100: substrate 101: protrusion area

102: 게이트 산화막 104: 터널 산화막102 gate oxide film 104 tunnel oxide film

120: 선택 트랜지스터 130: 메모리 트랜지스터120: selection transistor 130: memory transistor

140 : 플로팅 정션 영역 150: 드레인 영역140: floating junction region 150: drain region

160: 소오스 영역160: source region

본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 메모리 트랜지스터의 오정렬의 방지 및 펀치 쓰루 현상을 개선시킬 수 있는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a nonvolatile memory device and a method of manufacturing the same, and more particularly, to a nonvolatile memory device and a method of manufacturing the same that can prevent the misalignment of the memory transistor and improve the punch-through phenomenon.

전기적으로 소거가 가능한 EEPROM(Electrically Erasable Programmable Read Only Memory) 소자는 파울러-노드하임(Fowler-Nordheim) 터널링 현상에 의해 얇은 절연층, 즉 SiO2와 같은 터널 산화막을 통과하여 플로팅 게이트에 전하가 저장되고 이 저장된 전하의 양에 따라 트랜지스터가 온 또는 오프되는 소자를 말한다. Electrically erasable Electrically Erasable Programmable Read Only Memory (EEPROM) devices store charge in floating gates through a thin insulating layer, ie, a tunnel oxide such as SiO 2 , by a Fowler-Nordheim tunneling phenomenon. It refers to a device in which a transistor is turned on or off depending on the amount of stored charge.

그리고 EEPROM 장치 중에서 특히, FLOTOX 타입의 소자는 셀을 선택하기 위한 선택 트랜지스터(Select transistor)와 데이터를 저장하기 위한 메모리 트랜지스터(Memory transistor)가 하나의 메모리 셀을 구성한다. 이러한 두 개의 트랜지스터가 하나의 셀을 이루는 구조를 갖는 것이 일반적이다.  In particular, among the EEPROM devices, in the FLOTOX type device, a select transistor for selecting a cell and a memory transistor for storing data constitute one memory cell. It is common to have a structure in which these two transistors form one cell.

이러한 EEPROM 장치는 메모리 용량이 증가함에 따라 단위셀 크기의 축소(Shrink)가 요구되고 있다. 그러나, EEPROM 장치의 단위 셀을 축소시킬 경우 단위 셀의 축소와 비례해 EEPROM 소자의 채널 길이가 감소한다. 그 결과 숏-채널(short channel)효과와 같은 문제들이 필연적으로 발생하고 있다.Such EEPROM devices are required to shrink in unit cell size as memory capacity increases. However, when the unit cell of the EEPROM device is reduced, the channel length of the EEPROM device is reduced in proportion to the reduction of the unit cell. As a result, problems such as short channel effects inevitably arise.

이에 따라 소오스 영역과 플로팅 정션 영역 사이에 강한 전기장이 형성되어 드리프트성 전류가 야기되는 펀치 쓰루(Punch through) 현상이 발생할 수 있다.As a result, a strong electric field may be formed between the source region and the floating junction region to cause a punch through phenomenon that causes a drift current.

또한, 메모리 트랜지스터의 플로팅 게이트는 포토리소그래피 공정 진행시 오 정렬될 수 있다. 이로써 메모리 트랜지스터의 특성이 열화될 수 있다.In addition, the floating gate of the memory transistor may be misaligned during the photolithography process. As a result, the characteristics of the memory transistor may be degraded.

본 발명이 이루고자 하는 기술적 과제는 비휘발성 메모리 장치의 메모리 트랜지스터의 오정렬의 방지 및 펀치 쓰루 현상을 개선시킬 수 있는 비휘발성 메모리 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a nonvolatile memory device capable of preventing misalignment and a punch-through phenomenon of a memory transistor of a nonvolatile memory device.

본 발명이 이루고자 하는 다른 기술적 과제는 비휘발성 메모리 장치의 메모리 트랜지스터의 오정렬의 방지 및 펀치 쓰루 현상을 개선시킬 수 있는 비휘발성 메모리 장치를 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a nonvolatile memory device capable of preventing misalignment and a punch-through phenomenon of a memory transistor of a nonvolatile memory device.

본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Technical problems to be achieved by the present invention are not limited to the above-mentioned problems, and other problems that are not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 반도체 기판의 활성 영역에 돌출되어 형성된 소오스 영역, 소오스 영역의 일측벽에 정렬되어 형성된 플로팅 게이트, 플로팅 게이트 상에 형성되되 소오스 영역 상의 일부와 오버랩되어 형성된 유전막, 유전막 상에 형성된 컨트롤 게이트를 포함하는 메모리 트랜지스터를 포함한다.In order to achieve the above technical problem, a nonvolatile memory device according to an embodiment of the present invention may be formed on a source region protruding from an active region of a semiconductor substrate, and a floating gate and a floating gate formed in alignment with one side wall of the source region. And a memory transistor including a dielectric layer formed to overlap a portion of the source region and a control gate formed on the dielectric layer.

상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은 소오스 영역이 될 부분을 제외한 반도체 기판을 식각함으로써 돌출된 영역을 형성하고, 돌출 영역의 일측벽에 정렬하여 플로팅 게이트를 형성하고, 결과 구조물에 유전막 및 컨트롤 게이트용 도전막을 적층하여 패터닝하여 메모리 트랜지스터를 형성하고, 돌출 영역 상부에 이온을 주입하여 소오스 영역을 형성하는 것을 포함한다.In order to achieve the above technical problem, a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention forms a protruding region by etching a semiconductor substrate except for a portion to be a source region, and arranges the protruding region into one side wall of the protruding region. Forming a floating gate, stacking and patterning a dielectric film and a conductive film for a control gate on the resultant structure to form a memory transistor, and implanting ions over the protruding region to form a source region.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Specific details of other embodiments are included in the detailed description and the drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and methods for achieving them will be apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms. It is provided to fully convey the scope of the invention to those skilled in the art, and the invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout the specification.

이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 등가 회로도이다. 1 is an equivalent circuit diagram of a nonvolatile memory device according to an embodiment of the present invention.

우선, 도 1을 참조하면 비휘발성 메모리 장치의 어레이는 EEPROM의 단위 셀이 행렬 형태로 배열된다. 그리고 각 EEPROM의 단위 셀은 2개의 트랜지스터, 즉 선택 트랜지스터(11)와 메모리 트랜지스터(12)로 구성된다.First, referring to FIG. 1, in an array of a nonvolatile memory device, unit cells of an EEPROM are arranged in a matrix form. The unit cell of each EEPROM is composed of two transistors, that is, a selection transistor 11 and a memory transistor 12.

선택 트랜지스터(11)는 메모리 셀을 선택하고, 메모리 트랜지스터(12)는 1이 나 0 레벨 데이터를 보존하는 역할을 한다.The select transistor 11 selects a memory cell, and the memory transistor 12 serves to preserve one or zero level data.

선택 트랜지스터(11)는 플로팅 정션(floating junction) 영역(FJ), 드레인 영역(D) 및 게이트(G)로 이루어진다. 워드라인(W/L)은 선택 트랜지스터(11)의 게이트(G)와 연결되며, 비트라인(B/L)은 선택 트랜지스터(11)의 드레인(D)과 연결된다. 선택 트랜지스터(11)는 플로팅 정션 영역(FJ)을 통하여 메모리 트랜지스터(12)와 연결된다.The select transistor 11 is composed of a floating junction region FJ, a drain region D, and a gate G. The word line W / L is connected to the gate G of the select transistor 11, and the bit line B / L is connected to the drain D of the select transistor 11. The select transistor 11 is connected to the memory transistor 12 through the floating junction region FJ.

메모리 트랜지스터(12)는 소오스 영역(S), 플로팅 정션 영역(FJ), 플로팅 게이트(FG) 및 컨트롤 게이트(CG)로 이루어진다. 센스 라인(S/L)은 메모리 트랜지스터(12)의 컨트롤 게이트(CG)와 연결된다.The memory transistor 12 includes a source region S, a floating junction region FJ, a floating gate FG, and a control gate CG. The sense line S / L is connected to the control gate CG of the memory transistor 12.

이러한 EEPROM 단위 셀의 소거 및 읽기 동작은 다음과 같다.The erase and read operations of the EEPROM unit cell are as follows.

셀의 소거, 즉 전자 주입은 센스 라인(S/L)과 워드 라인(W/L)에 14 내지 16V의 전압을 인가하고, 비트라인(B/L)은 접지(ground), 소오스 영역(S)에 플로팅 또는 0V를 인가하고 기판에 0V를 인가하면 플로팅 게이트(FG)내에 전자를 주입시켜 메모리 트랜지스터(12)의 문턱 전압(threshold voltage; Vth)이 높아지게 함으로써 수행한다. 또한, 셀의 프로그램 즉, 전자 방출은 센스 라인(S/L)에 접지, 비트 라인(B/L) 및 워드 라인(W/L)에 14 내지 16V의 전압을 인가하고, 기판은 0V를 인가하고, 소오스 영역(S)을 플로팅 상태로 하면 플로팅 게이트(FG) 내의 전자를 빼내어 메모리 트랜지스터(12)의 문턱 전압이 낮아지게 함으로써 수행한다.Erasing the cell, that is, electron injection, applies a voltage of 14 to 16 V to the sense line S / L and the word line W / L, and the bit line B / L is grounded and the source region S If floating or 0V is applied to the substrate and 0V is applied to the substrate, electrons are injected into the floating gate FG to increase the threshold voltage (Vth) of the memory transistor 12. In addition, the program of the cell, that is, the electron emission, applies a voltage of 14 to 16V to the ground, the bit line (B / L) and the word line (W / L) to the sense line (S / L), and the substrate to apply 0V When the source region S is in a floating state, electrons in the floating gate FG are extracted to lower the threshold voltage of the memory transistor 12.

이러한 셀의 읽기는 소오스 영역(S)에는 접지, 센스 라인(S/L) 및 워드 라인(W/L)은 1.8V, 비트 라인(B/L)은 0.5V를 인가함으로써 읽어낼 수 있다.The cell can be read by applying a ground, a sense line S / L and a word line W / L to 1.8V and a bit line B / L to 0.5V in the source region S. FIG.

다음의 도 2a 및 도 2b를 참조하여 본 발명의 일 실시예를 설명하기로 한다.An embodiment of the present invention will be described with reference to FIGS. 2A and 2B below.

도 2a는 본 발명의 일 실시예를 나타낸 레이아웃도이다. 도 2b는 도 2a의 B-B’에 따른 단면도이다.2A is a layout diagram illustrating an embodiment of the present invention. FIG. 2B is a cross-sectional view taken along line BB ′ of FIG. 2A.

본 발명에 따른 EEPROM 셀은 비휘발성 메모리 장치는 메모리 트랜지스터(130), 선택 트랜지스터(120) 플로팅 정션 영역(140), 드레인 영역(150) 및 공통 소오스 영역(160)을 포함한다.A nonvolatile memory device according to the present invention includes a memory transistor 130, a selection transistor 120, a floating junction region 140, a drain region 150, and a common source region 160.

반도체 기판(100)은 소자 분리 영역(STI)에 의해 정의되는 액티브 영역(ACTIVE)의 공통 소오스 영역(160)을 기준으로 좌우 양쪽에서 제 1 EEPROM 셀(I)과 제 2 EEPROM 셀(II)이 상호 대칭이 되도록 배치되어 있다. 여기서, 소자 분리 영역(STI)을 STI 공정에 의한 영역으로 설명하였으나 이에 제한되는 것은 물론 아니다.The semiconductor substrate 100 has a first EEPROM cell I and a second EEPROM cell II at right and left sides based on the common source region 160 of the active region ACTIVE defined by the device isolation region STI. They are arranged to be symmetrical with each other. Here, the device isolation region STI has been described as a region by an STI process, but is not limited thereto.

제 1 EEPROM 셀(I) 및 제 2 EEPROM 셀(II)은 선택 트랜지스터(120)와 메모리 트랜지스터(130)를 포함한다. 선택 트랜지스터(120)와 메모리 트랜지스터(130)는 상호 일정 간격 이격되도록 배치된다. 선택 트랜지스터(120)는 드레인 영역(150)에 상대적으로 더 인접되도록 배치되며, 메모리 트랜지스터(130)는 공통 소오스 영역(160)에 상대적으로 더 인접되도록 배치된다. 그리고, 선택 트랜지스터(120)와 메모리 트랜지스터(130) 사이에는 플로팅 정션 영역(140)이 형성된다. The first EEPROM cell I and the second EEPROM cell II include a select transistor 120 and a memory transistor 130. The selection transistor 120 and the memory transistor 130 are disposed to be spaced apart from each other by a predetermined interval. The select transistor 120 is disposed to be relatively closer to the drain region 150, and the memory transistor 130 is disposed to be relatively closer to the common source region 160. A floating junction region 140 is formed between the selection transistor 120 and the memory transistor 130.

특히 본 발명의 일 실시예에 따른 메모리 트랜지스터(130)는 액티브 영역(ACTIVE)의 일부뿐 아니라, 돌출 영역(101)에 형성된 공통 소오스 영역(160) 상부의 일부와도 오버랩되도록 형성된다. 메모리 트랜지스터(130)와 액티브 영 역(ACTIVE) 사이에는 또한 터널 산화막(140)이 개재된다. 각 드레인 영역(150)에는 드레인 컨택, 즉 비트라인 컨택(230)이 배치된다.In particular, the memory transistor 130 according to an exemplary embodiment of the present invention overlaps not only a portion of the active region ACTIVE but also a portion of the upper portion of the common source region 160 formed in the protruding region 101. A tunnel oxide film 140 is further interposed between the memory transistor 130 and the active region ACTIVE. In each drain region 150, a drain contact, that is, a bit line contact 230, is disposed.

도 2b를 참조하여 보다 상세하게 설명하면, 반도체기판(100)의 액티브 영역(ACTIVE)에는 제 1 EEPROM 셀(I)과 제 2 EEPROM 셀(II)이 각각 형성된다. Referring to FIG. 2B, the first EEPROM cell I and the second EEPROM cell II are formed in the active region ACTIVE of the semiconductor substrate 100, respectively.

반도체 기판(100) 상에 선택 트랜지스터(120)와 메모리 트랜지스터(130)가 이격되어 형성되어 있으며, 각각의 트랜지스터 하부에는 게이트 산화막(102)이 형성되어 있다. 그리고, 메모리 트랜지스터(130)의 하부에는 게이트 산화막(102)의 두께보다 얇은 두께의 터널 산화막(104)이 형성되어 있다.The select transistor 120 and the memory transistor 130 are spaced apart from each other on the semiconductor substrate 100, and a gate oxide layer 102 is formed under each transistor. A tunnel oxide film 104 having a thickness thinner than that of the gate oxide film 102 is formed below the memory transistor 130.

특히 반도체 기판(100)의 제 1 EEPROM 셀(I)과 제 2 EEPROM 셀(II)의 메모리 트랜지스터(130) 사이 영역에는 본 발명의 일 실시예인 돌출되어 형성된 공통 소오스 영역(160)이 배치된다. 그리고, 돌출되어 형성된 공통 소오스 영역(160) 일측벽에 정렬되어 형성된 플로팅 게이트(110b)가 형성되어 있다. 여기서 플로팅 게이트(110b)는 소오스 영역(160)의 일측벽의 스페이서 형상을 하고 있다. 또한, 플로팅 게이트(110b) 상에 형성되며 공통 소오스 영역(160) 상의 일부와 오버랩되어 유전막(112b)이 형성되며, 유전막(112b)상에 형성된 컨트롤 게이트(114b)가 적층되어 메모리 트랜지스터(130)가 형성된다. 이로써, 메모리 트랜지스터(130)는 돌출되어 형성된 공통 소오스 영역(160)의 일측벽에 정렬되며 공통 소오스 영역(160)의 상부에도 일부 오버랩되어 형성될 수 있다. 이러한 메모리 트랜지스터(130)는 돌출된 소오스 영역(160)의 일측벽에 정렬되어 형성됨으로써 포토리소그래피 공정으로 인한 오정렬을 억제할 수 있다. In particular, in the region between the first EEPROM cell I and the memory transistor 130 of the second EEPROM cell II of the semiconductor substrate 100, a protruding common source region 160, which is an embodiment of the present invention, is disposed. In addition, the floating gate 110b is formed to be aligned with one side wall of the common source region 160 protruding from each other. Here, the floating gate 110b has a spacer shape of one side wall of the source region 160. In addition, the dielectric layer 112b is formed on the floating gate 110b and overlaps a portion of the common source region 160. The control gate 114b formed on the dielectric layer 112b is stacked to form the memory transistor 130. Is formed. As a result, the memory transistor 130 may be aligned with one side wall of the common source region 160 protruding and partially overlap the upper portion of the common source region 160. The memory transistor 130 may be aligned with one side wall of the protruding source region 160 to suppress misalignment due to a photolithography process.

그리고, 선택 트랜지스터(120)는 제 1 도전막(110a), 절연막(112a) 및 제 2 도전막(114a)의 적층 구조로 형성된다. 선택 트랜지스터(120) 및 메모리 트랜지스터(130)의 측벽에는 각각의 스페이서(200)가 형성된다.The select transistor 120 is formed in a stacked structure of the first conductive film 110a, the insulating film 112a, and the second conductive film 114a. Spacers 200 are formed on sidewalls of the selection transistor 120 and the memory transistor 130.

그리고 반도체 기판(100)에는 플로팅 정션 영역(140) 및 드레인 영역(150)이 형성된다.In addition, the floating junction region 140 and the drain region 150 are formed in the semiconductor substrate 100.

플로팅 정션 영역(140)은 고농도 불순물 영역(141)과 저농도 불순물 영역(142)으로 형성되어 있으며, 플로팅 정션 영역(140)의 일부는 메모리 트랜지스터(130)와 선택 트랜지스터(120)의 하부와 오버랩된다.The floating junction region 140 is formed of a high concentration impurity region 141 and a low concentration impurity region 142, and a portion of the floating junction region 140 overlaps the lower portions of the memory transistor 130 and the selection transistor 120. .

드레인 영역(150)은 플로팅 정션 영역(140)과 이격되어 형성되며 선택 트랜지스터(120)의 일측벽에 정렬되어 반도체 기판(100)내에 형성된다. 이러한 드레인 영역(150)의 구조는 이중 정션 (DD;Double Diffusion)구조를 갖는다. 이러한 드레인 영역(150)은 고농도 불순물 영역(151)과 저농도 불순물 영역(152)으로 형성된다.The drain region 150 is formed to be spaced apart from the floating junction region 140 and is formed in the semiconductor substrate 100 in alignment with one side wall of the selection transistor 120. The drain region 150 has a double junction (DD) structure. The drain region 150 is formed of a high concentration impurity region 151 and a low concentration impurity region 152.

또한, 메모리 트랜지스터(130)와 선택 트랜지스터(120)가 형성된 반도체 기판(100) 상에는 반도체 기판(100)에 형성된 드레인 영역(150)과 전기적으로 연결되는 비트라인 컨택(220)이 층간 절연막(210)내에 형성된다. 층간 절연막(210)상에는 비트라인 컨택(220)과 연결되는 비트라인(230)이 형성된다.In addition, on the semiconductor substrate 100 on which the memory transistor 130 and the selection transistor 120 are formed, a bit line contact 220 electrically connected to the drain region 150 formed on the semiconductor substrate 100 includes an interlayer insulating layer 210. It is formed within. The bit line 230 connected to the bit line contact 220 is formed on the interlayer insulating layer 210.

이와 같이, 돌출되어 형성된 소오스 영역(160)은 플로팅 정션 영역(140)과 소정 이격되어 형성됨으로써 플로팅 정션 영역(140)과 소오스 영역(160)과의 거리가 상대적으로 멀어질 수 있다. 따라서, 본 발명의 일 실시예에 따르면 비휘발성 메모리 장치의 단위 셀을 축소하여도 돌출된 소오스 영역(160)이 형성됨으로써 플로팅 정션 영역(140)과 소오스 영역(160)과의 거리가 상대적으로 멀어짐으로써 펀치 쓰루 현상을 방지할 수 있다. 즉, 단위 셀이 축소되어 채널 길이가 감소되어도 본 발명의 일 실시예에 따른 소오스 영역(160)은 플로팅 정션 영역(140)과 거리가 멀어지게 형성됨으로써 드리프트성 전류가 야기되는 펀치 쓰루 현상을 방지할 수 있다.As such, the protruding source region 160 is formed to be spaced apart from the floating junction region 140 by a predetermined distance so that the distance between the floating junction region 140 and the source region 160 may be relatively large. Therefore, according to an exemplary embodiment of the present invention, even when the unit cell of the nonvolatile memory device is reduced, the protruding source region 160 is formed so that the distance between the floating junction region 140 and the source region 160 becomes relatively far. The punch through phenomenon can be prevented. That is, even when the unit cell is reduced and the channel length is reduced, the source region 160 according to the embodiment of the present invention is formed to be far from the floating junction region 140 to prevent the punch-through phenomenon that causes the drift current. can do.

또한, 돌출되어 형성된 소오스 영역(160)의 일측벽에 정렬된 메모리 트랜지스터(130)가 형성됨으로써 포토리소그래피의 공정 진행시 발생될 수 있는 오정렬을 억제할 수 있다. 오정렬을 억제함으로써 이로 인한 메모리 트랜지스터(130)의 특성이 열화되는 것을 방지할 수 있다. In addition, since the memory transistors 130 aligned with one side wall of the protruding source region 160 are formed, misalignment that may occur during the process of photolithography may be suppressed. By suppressing misalignment, it is possible to prevent the deterioration of characteristics of the memory transistor 130.

도 3 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기로 한다.A method of manufacturing a nonvolatile memory device according to an embodiment of the present invention will be described with reference to FIGS. 3 to 8.

도 3 내지 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 공정 단계별 각각의 단면도들이다.3 to 8 are cross-sectional views of respective steps of a manufacturing process of a nonvolatile memory device according to an embodiment of the present invention.

먼저, 소오스 영역이 될 부분(101)을 제외한 반도체 기판(100)을 식각한다.First, the semiconductor substrate 100 is etched except for the portion 101 to be a source region.

여기서 도시하지 않았으나, 소오스 영역이 될 부분(101)을 형성한 후 메모리 셀을 분리하기 위한 소자 분리 영역 공정을 수행하여 소자 분리막을 형성한다. 이에 따라 반도체 기판(100)을 액티브 영역과 필드 영역으로 구분할 수 있다. 소자 분리 공정에 이용되는 공정으로는 LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정이 이용될 수 있다.Although not illustrated here, the device isolation layer is formed by forming a portion 101 to be a source region and then performing a device isolation region process for separating memory cells. Accordingly, the semiconductor substrate 100 may be divided into an active region and a field region. As a process used for the device isolation process, a local oxide of silicon (LOCOS) process or a shallow trench isolation (STI) process may be used.

다음으로 도 4를 참조하면 기판 전면에 게이트 산화막(102)을 형성한다.Next, referring to FIG. 4, a gate oxide film 102 is formed on the entire surface of the substrate.

반도체 기판(100)의 결과 구조물을 따라 컨포말하게 게이트 산화막(102)을 형성한다. 게이트 산화막(102)은 SiO2막일 수 있으며, 두께는 예를 들어 300 내지 500Å으로 형성할 수 있다.A gate oxide film 102 is conformally formed along the resulting structure of the semiconductor substrate 100. The gate oxide film 102 may be a SiO 2 film, and the thickness may be, for example, 300 to 500 GPa.

게이트 산화막(102)을 형성하고 난 후 이후 메모리 트랜지스터가 형성될 영역의 반도체 기판(100)을 노출시키도록 소정 영역을 식각한다. 식각 영역에 고농도의 불순물(N+)을 주입하여 플로팅 정션 영역이 될 부분에 고농도 불순물 영역(141)을 형성한다. After the gate oxide layer 102 is formed, a predetermined region is etched to expose the semiconductor substrate 100 in the region where the memory transistor is to be formed. High concentration impurity (N +) is implanted into the etching region to form a high concentration impurity region 141 at a portion to be a floating junction region.

이어서 고농도 불순물 영역(141) 상에 게이트 산화막(102)의 두께보다 얇은 두께의 터널 산화막(104)을 성장시킨다. 이 때, 터널 산화막(104)은 SiO2 또는 SiON으로 형성될 수 있으며, 예를 들어 약 50 내지 70Å의 두께를 갖는다.Subsequently, a tunnel oxide film 104 having a thickness thinner than the thickness of the gate oxide film 102 is grown on the heavily doped impurity region 141. At this time, the tunnel oxide film 104 may be formed of SiO 2 or SiON, for example, has a thickness of about 50 to 70 GPa.

이어서 도 5를 참조하면, 결과 구조물 전면에 제 1 도전막(110)을 형성한다. 5, the first conductive layer 110 is formed on the entire structure.

제 1 도전막(110)은 폴리실리콘을 사용한다. 폴리 실리콘의 두께는 비휘발성 메모리 장치의 구조나 공정에 따라 다를 수 있으나 예를 들어 1,000 내지 3,000Å의 두께로 형성한다.The first conductive film 110 uses polysilicon. The thickness of the polysilicon may vary depending on the structure or the process of the nonvolatile memory device, but is formed in a thickness of, for example, 1,000 to 3,000 Å.

도 6을 참조하면, 제 1 도전막(110)을 패터닝하여 선택 트랜지스터의 제 1 도전막 패턴(110a) 및 메모리 트랜지스터의 플로팅 게이트 패턴(110b)을 형성한다.Referring to FIG. 6, the first conductive layer 110 is patterned to form the first conductive layer pattern 110a of the selection transistor and the floating gate pattern 110b of the memory transistor.

보다 자세히 설명하면, 본 발명의 일 실시예에 따라 돌출되도록 형성한 소오스 영역이 될 부분(101)의 일측벽에 정렬되도록 플로팅 게이트 패턴(110b)을 형성 한다. 이는 제 1 도전막(도 5의 110 참조)을 에치백함으로써 소오스 영역이 될 부분(101)의 일측벽의 스페이서 형상으로 플로팅 게이트 패턴(110b)을 형성되도록 할 수 있다. 소오스 영역이 될 부분(101)의 일측벽에 정렬되도록 플로팅 게이트 패턴(110b)을 형성하는 것은 포토리소그래피 공정으로 인한 오정렬을 방지할 수 있다. 이와 동시에 선택 트랜지스터의 제 1 도전막 패턴(110a)도 형성한다. In more detail, the floating gate pattern 110b is formed to be aligned with one side wall of the portion 101 to be a source region formed to protrude in accordance with an embodiment of the present invention. This may allow the floating gate pattern 110b to be formed in the spacer shape of one side wall of the portion 101 to be the source region by etching back the first conductive layer (see 110 in FIG. 5). Forming the floating gate pattern 110b to be aligned with one side wall of the portion 101 to be the source region may prevent misalignment due to a photolithography process. At the same time, the first conductive film pattern 110a of the selection transistor is also formed.

도 7을 참조하면, 메모리 트랜지스터(130) 및 선택 트랜지스터(120)를 형성한다.Referring to FIG. 7, the memory transistor 130 and the selection transistor 120 are formed.

결과 구조물 상에 유전막과 도핑된 폴리실리콘막을 적층하여 형성한 후 이를 패터닝 함으로써 원하는 선택 트랜지스터(120) 및 메모리 트랜지스터(130)를 형성할 수 있다.The desired selection transistor 120 and the memory transistor 130 may be formed by stacking and patterning a dielectric film and a doped polysilicon film on the resultant structure.

보다 자세히 설명하면, 소오스 영역이 될 돌출 영역(101)의 일측벽에 정렬하여 형성한 플로팅 게이트 패턴(110b)상에 유전막 및 컨트롤 게이트용 도전막을 적층하여 플로팅 게이트 패턴(110b), 유전막 패턴(112b) 및 컨트롤 게이트 패턴(114b)이 적층된 메모리 트랜지스터(130)를 형성할 수 있다. 이로써, 돌출 영역(101)의 일측벽에 정렬된 메모리 트랜지스터(130)를 형성할 수 있다.In more detail, the dielectric film and the control gate conductive film are stacked on the floating gate pattern 110b formed in alignment with one side wall of the protruding region 101 to be the source region, thereby forming the floating gate pattern 110b and the dielectric film pattern 112b. ) And the memory transistor 130 in which the control gate pattern 114b is stacked may be formed. As a result, the memory transistor 130 aligned with one side wall of the protruding region 101 may be formed.

또한, 제 1 도전막 패턴(110a) 상에 절연막 패턴(112a) 및 제 2 도전막 패턴(114a)이 적층된 선택 트랜지스터(120)를 형성할 수 있다. In addition, the selection transistor 120 in which the insulating layer pattern 112a and the second conductive layer pattern 114a are stacked may be formed on the first conductive layer pattern 110a.

여기서 유전막 패턴(112b) 및 절연막 패턴(112a)은 동시에 형성하는 것으로서, ONO 구조를 가진 막일 수 있다. 예를 들어 110 내지 220Å의 두께로 형성할 수 있다. 그리고, 제 2 도전막 패턴(114a) 및 컨트롤 게이트 패턴(114b)은 도핑된 폴 리실리콘을 예를 들어 1,000 내지 3,000Å의 두께로 형성할 수 있다.Here, the dielectric film pattern 112b and the insulating film pattern 112a are formed at the same time, and may be a film having an ONO structure. For example, it may be formed in a thickness of 110 to 220 kPa. In addition, the second conductive film pattern 114a and the control gate pattern 114b may form doped polysilicon, for example, in a thickness of 1,000 to 3,000 Å.

도 8은 반도체 기판(100)에 소오스 영역(160), 드레인 영역(150) 및 플로팅 정션 영역(140)을 형성함을 나타낸다.8 illustrates that the source region 160, the drain region 150, and the floating junction region 140 are formed in the semiconductor substrate 100.

포토레지스트 패턴(미도시)을 이온 주입 마스크로 사용하여 노출된 반도체 기판(100) 상으로 불순물을 이온 주입한다. Impurities are implanted onto the exposed semiconductor substrate 100 using a photoresist pattern (not shown) as an ion implantation mask.

우선 선택 트랜지스터(120)와 메모리 트랜지스터(130)의 사이 및 선택 트랜지스터(120)의 일측벽에 정렬된 영역에 저농도 불순물(HVN)을 주입하여 저농도 불순물 영역(142)을 형성한다. 이때 돌출 영역(101)은 노출되지 않도록 마스킹한다. 이때 플로팅 정션 영역(140)은 저농도 불순물 영역(142)과 이미 형성된 고농도 불순물 영역(141)이 나란히 연결된 영역을 형성한다. 또한, 드레인 영역(150)에도 저농도 불순물 영역(152)을 형성한다.First, a low concentration impurity region 142 is formed by implanting low concentration impurity (HVN) between the selection transistor 120 and the memory transistor 130 and in a region aligned with one side wall of the selection transistor 120. At this time, the protruding region 101 is masked so as not to be exposed. In this case, the floating junction region 140 forms a region in which the low concentration impurity region 142 and the already formed high concentration impurity region 141 are connected to be parallel to each other. The low concentration impurity region 152 is also formed in the drain region 150.

이어서, 드레인 영역(150)에 고농도 불순물(N+)을 추가로 주입함으로써 드레인 영역(150)은 고농도 불순물 영역(151)이 저농도 불순물 영역(152)에 의해 둘러싸인 이중 정션 구조로 형성한다.Subsequently, by additionally injecting high concentration impurity (N +) into the drain region 150, the drain region 150 is formed in a double junction structure in which the high concentration impurity region 151 is surrounded by the low concentration impurity region 152.

이와 동시에 소오스 영역이 될 돌출 영역(101)에도 고농도 불순물(N+)을 주입함으로써 돌출된 소오스 영역(160)을 형성할 수 있다. At the same time, the protruding source region 160 may be formed in the protruding region 101 to be the source region by injecting high concentration impurity (N +).

다시 도 2b를 참조하면, 후속 공정으로 메모리 트랜지스터(130)와 선택 트랜지스터(120)의 측벽에 스페이서(200)를 형성한다. 그리고 나서 결과물 전면에 절연막(210)을 형성한 후 드레인 영역(150)을 노출시키는 컨택홀을 형성한 다음 도전 물질을 매립하여 비트라인 컨택(220)을 형성한다. 이러한 비트라인 컨택(220)은 층 간 절연막(210)상의 비트라인(230)과 전기적으로 접속할 수 있다.Referring back to FIG. 2B, a spacer 200 is formed on sidewalls of the memory transistor 130 and the selection transistor 120 in a subsequent process. Thereafter, an insulating film 210 is formed on the entire surface of the resultant, a contact hole for exposing the drain region 150 is formed, and then a bit line contact 220 is formed by filling a conductive material. The bit line contact 220 may be electrically connected to the bit line 230 on the interlayer insulating layer 210.

이와 같이 완성된 비휘발성 메모리 장치는 소오스 영역(160)을 돌출되도록 형성함으로써 플로팅 정션 영역(140)과의 거리를 더욱 멀어지게 할 수 있다. 이로써 단위 셀이 축소되어도 채널 길이가 감소되면 트랜지스터의 문턱 전압이 감소되는 숏 채널 효과에 의한 소오스 영역(160)과 플로팅 정션 영역(140) 사이의 드리프트성 전류가 야기되는 펀치 쓰루 현상을 방지할 수 있다.The nonvolatile memory device may be formed to protrude the source region 160 to further distance the floating junction region 140. As a result, even if the unit cell is reduced, the punch through phenomenon that causes a drift current between the source region 160 and the floating junction region 140 may be prevented due to the short channel effect of reducing the threshold voltage of the transistor when the channel length is reduced. have.

또한, 돌출된 소오스 영역(160)에 정렬하여 스페이서 형상으로 플로팅 게이트(110b)를 형성함으로써 포토리소그래피 공정으로 인한 오정렬을 방지할 수 있다.In addition, the misalignment due to the photolithography process may be prevented by forming the floating gate 110b in a spacer shape in alignment with the protruding source region 160.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention belongs may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. You will understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

상기한 바와 같이 본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 따르면 다음과 같은 효과가 있다.As described above, the nonvolatile memory device and the manufacturing method thereof according to the present invention have the following effects.

첫째, 돌출된 소오스 영역을 형성함으로써 드레인 영역과의 거리를 멀어지게 함으로써 펀치 쓰루 현상을 방지할 수 있다.First, by forming a protruding source region, the punch-through phenomenon can be prevented by keeping the distance from the drain region.

둘째, 돌출된 소오스 영역의 일측벽에 정렬하여 스페이서 형상의 플로팅 게이트를 형성함으로써 포토리소그래피 공정에 따른 오정렬을 방지할 수 있다.Second, misalignment due to the photolithography process can be prevented by forming a spacer-shaped floating gate aligned with one side wall of the protruding source region.

Claims (5)

반도체 기판의 활성 영역에 돌출되어 형성된 소오스 영역; 및A source region protruding from the active region of the semiconductor substrate; And 상기 소오스 영역의 일측벽에 정렬되어 형성된 플로팅 게이트, 상기 플로팅 게이트 상에 형성되되 상기 소오스 영역 상의 일부와 오버랩되어 형성된 유전막, 상기 유전막 상에 형성된 컨트롤 게이트를 포함하는 메모리 트랜지스터를 포함하는 비휘발성 메모리 장치.A nonvolatile memory device including a floating gate formed in alignment with one side wall of the source region, a dielectric layer formed on the floating gate and overlapping a portion of the source region, and a control gate formed on the dielectric layer . 제 1 항에 있어서,The method of claim 1, 상기 플로팅 게이트는 상기 소오스 영역의 일측벽의 스페이서 형상인 비휘발성 메모리 장치.The floating gate is a non-volatile memory device having a spacer shape of one side wall of the source region. 소오스 영역이 될 부분을 제외한 반도체 기판을 식각함으로써 돌출된 영역을 형성하고,Forming a protruding region by etching the semiconductor substrate except for the portion to be the source region, 상기 돌출 영역의 일측벽에 정렬하여 플로팅 게이트를 형성하고,Aligned with one side wall of the protruding region to form a floating gate, 상기 결과 구조물에 유전막 및 컨트롤 게이트용 도전막을 적층하여 패터닝하여 메모리 트랜지스터를 형성하고,Forming a memory transistor by laminating and patterning a dielectric film and a conductive film for a control gate on the resultant structure; 상기 돌출 영역 상부에 이온을 주입하여 소오스 영역을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.And implanting ions into the protruding region to form a source region. 제 3항에 있어서,The method of claim 3, wherein 상기 돌출 영역 일측벽에 정렬하여 플로팅 게이트를 형성하는 것은,Forming a floating gate aligned with one side wall of the protruding region, 상기 돌출 영역 및 상기 기판 전면에 플로팅 게이트용 도전막을 형성하고,Forming a conductive film for a floating gate on the protruding region and the entire substrate; 상기 플로팅 게이트용 도전막을 에치백함으로써 상기 돌출 영역의 외측벽에 정렬된 스페이서 형상의 플로팅 게이트를 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.And forming a spacer-shaped floating gate aligned with the outer side wall of the protruding region by etching back the floating gate conductive film. 제 3항에 있어서,The method of claim 3, wherein 상기 메모리 트랜지스터를 형성하는 것은,Forming the memory transistor, 상기 플로팅 게이트에 상기 유전막을 컨포말하게 형성하고,Conformally forming the dielectric layer on the floating gate, 상기 유전막 상부에 상기 컨트롤 게이트용 도전막을 형성하고,Forming a conductive film for the control gate on the dielectric film, 상기 돌출 영역 상부가 드러나고, 상기 플로팅 게이트에 정렬되도록 패터닝하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.And patterning the upper portion of the protruding region to be exposed and aligned with the floating gate.
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