KR20080024905A

KR20080024905A - Thermometer decoder with reduced area

Info

Publication number: KR20080024905A
Application number: KR1020060089656A
Authority: KR
Inventors: 김광호
Original assignee: 삼성전자주식회사
Priority date: 2006-09-15
Filing date: 2006-09-15
Publication date: 2008-03-19

Abstract

A thermometer decoder is provided to decrease a size of the thermometer decoder by removing input signal decoders from respective output cells. A lower bit decoder(410) decodes lower half bits of an input signal and outputs lower bit signals. An upper bit decoder(430) decodes upper half bits of the input signal and outputs upper bit signals. A decoder(450) includes plural decoder stages having a predetermined number of output cells. One of the output cells decodes the input signal and outputs decoded output signals. The output cells in the decoder stage do not include separate input signal decoders. The output cell receives one of the lower bit signals, one of the upper bit signals, and the output signal from a next output cell, and combines the received signals to generate the output signal.

Description

Thermometer Decoder with reduced area

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다. BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1a는 2진 코드 디코더의 입출력을 나타내는 도면이다. 1A is a diagram illustrating input and output of a binary code decoder.

도 1b는 온도계 디코더의 입출력을 나타내는 도면이다. 1B is a diagram illustrating input and output of a thermometer decoder.

도 2a는 도 1a의 디코더 출력에서 발생하는 글릿치 잡음(glitch noise)을 설명하기 위한 도면이다. FIG. 2A is a diagram for describing glitch noise generated at the decoder output of FIG. 1A.

도 2b는 도 1b의 디코더 출력에서 발생하는 글릿치 잡음(glitcn noise)을 설명하기 위한 도면이다. FIG. 2B is a diagram for describing glitcn noise generated at the decoder output of FIG. 1B.

도 3은 종래의 온도계 디코더에서 이용되는 하나의 출력 셀을 나타내는 도면이다. 3 is a diagram illustrating one output cell used in a conventional thermometer decoder.

도 4는 본 발명에 따른 온도계 디코더를 나타내는 도면이다. 4 shows a thermometer decoder according to the invention.

도 5는 도 4의 본 발명에 따른 온도계 디코더를 자세히 나타내는 도면이다. 5 is a view showing in detail the thermometer decoder according to the present invention of FIG.

도 6은 도 4의 하위비트 디코더부를 설명하는 도면이다. FIG. 6 is a diagram for explaining a lower bit decoder of FIG. 4.

도 7은 도 4의 상위비트 디코더부를 설명하는 도면이다. FIG. 7 is a diagram for explaining a higher bit decoder of FIG. 4.

도 8a는 도 5의 본 발명에 따른 온도계 디코더의 증가하는 출력 변화를 나타내는 도면이다. 8A is a diagram illustrating an increasing output change of the thermometer decoder according to the present invention of FIG. 5.

도 8b는 도 5의 본 발명에 따른 온도계 디코더의 감소하는 출력 변화를 나타내는 도면이다. FIG. 8B is a diagram showing a decreasing output change of the thermometer decoder according to the invention of FIG. 5.

**도면의 주요부분에 대한 부호의 설명**** Description of the symbols for the main parts of the drawings **

401: 입력 D-플립플롭단(Input D-Flip Flop)401: Input D-Flip Flop

405: 출력 D-플립플롭단(Output D-Flip Flop)405: Output D-Flip Flop

410: 하위 비트 디코더(LSB Decoder-Least significant Bit Decoder)410: LSB Decoder-Least significant Bit Decoder

430: 상위 비트 디코더(MSB Decoder-Most significant Bit Decoder)430: MSB Decoder-Most significant Bit Decoder

450: 온도계 디코더(Thermometer Decoder)450: Thermometer Decoder

본 발명은 온도계 디코더에 관한 것으로서, 특히 면적이 감소된 온도계 디코더에 관한 것이다. The present invention relates to a thermometer decoder, and more particularly to a thermometer decoder with reduced area.

디지털 아날로그 컨버터(DAC)는 전압 값에 대한 정보인 디지털 입력 신호(INP)를 입력받고 아날로그 전압으로 변환하여 출력한다. 여기서, 디지털 정보를 전압 값으로 변환하는데 이용되는 것이 디코더이다. 3bit의 정보를 입력받을 때, 001이면 1uA를, 010이면 2uA를, 011이면 3uA를, 111이면 7uA가 출력되도록 하고, 이렇게 발생한 전류를 다시 전압으로 변환하여 최종 출력하게 된다. 이 때, 이용되는 디코더는 온도계 디코더(Thermometer Decoder), 2진 코드 디코더(Binary code Decoder), 온도계 디코더와 2진 코드 디코더를 결합한 형태의 혼합형 디코 더(Partial Thermometer Decoder)가 있다. The digital-to-analog converter (DAC) receives a digital input signal INP, which is information about a voltage value, converts it into an analog voltage and outputs the analog voltage. Here, the decoder is used to convert the digital information into a voltage value. When receiving 3-bit information, 1uA for 001, 2uA for 010, 3uA for 011, and 7uA for 111 are output, and the current generated is converted into voltage again and finally output. In this case, the decoder used is a thermometer decoder, a binary code decoder, a partial decoder combining a thermometer decoder and a binary code decoder.

도 1a는 2진 코드 디코더(Binary code Decoder)의 입출력을 나타내는 도면이다. 1A is a diagram illustrating input and output of a binary code decoder.

도 1a를 참조하면, 2진 코드 디코더는 출력 값이 입력과 동일한 값의 출력된다. 1A, the binary code decoder outputs a value whose output value is the same as the input.

디지털 아날로그 컨버터(DAC)에서 출력되는 전압의 최소 단위가 1mV라 가정한다. 2진 코드 디코더는 구비되어지는 셀에서 각각 1mV x 1, 1mV x 2, 1mV x 4, 1mV x 8, 1mV x 16의 전압을 생성할 수 있다. 즉, 1mV를 생성하는 셀, 2mV를 생성하는 셀, 4mV를 생성하는 셀과 같이, 단위 전압에 2의 n승(n=0,1,2,3```)을 곱한 전압을 생성하는 셀을 각각 구비하게 되는 것이다. Assume that the minimum unit of the voltage output from the digital-to-analog converter (DAC) is 1mV. The binary code decoder may generate voltages of 1 mV x 1, 1 mV x 2, 1 mV x 4, 1 mV x 8, and 1 mV x 16, respectively, in the cell to be provided. That is, a cell that generates a voltage multiplied by n powers of n (n = 0,1,2,3```), such as a cell that generates 1 mV, a cell that generates 2 mV, and a cell that generates 4 mV. It will be provided with each.

따라서, 입력 신호가 <001>이면, 1mV를 생성하는 셀에서 1을 입력받아 1mV를 생성하고, 2mV 및 4mV를 생성하는 셀에서는 0을 입력받아 각각 0mV를 생성하는 것이다. 그리고, 각 셀에서 생성되는 전압을 모두 합하여 최종 전압으로 출력하게 된다. Accordingly, when the input signal is <001>, 1mV is generated by receiving 1 from a cell generating 1mV, and 0mV is generated by receiving 0 when the cells generate 2mV and 4mV. Then, the sum of the voltages generated in each cell is outputted as the final voltage.

2진 코드 디코더는 3비트의 입력에 대하여, 3비트의 신호를 출력하면 된다. 2진 코드 디코더는 n비트를 입력받고, n비트를 출력하므로 n비트의 신호가 입력될 때n개의 셀만 구비하면 된다. 따라서, 디코더의 면적이 작다는 장점이 있다. 그러나, 전압 변화의 폭이 크므로, 글릿치 잡음(glitch noise)이 크다는 문제가 있다. 이는 도 2a에서 상술한다.The binary code decoder may output a 3-bit signal to a 3-bit input. The binary code decoder receives n bits and outputs n bits, so only n cells need to be provided when an n-bit signal is input. Therefore, there is an advantage that the area of the decoder is small. However, since the width of the voltage change is large, there is a problem that the glitch noise is large. This is detailed in FIG. 2A.

도 1b는 온도계 디코더의 입출력을 나타내는 도면이다.1B is a diagram illustrating input and output of a thermometer decoder.

도 1b를 참조하면, 입력이 <000>이면 논리 하이 1로 출력되는 출력 신호가 한개도 없다. 입력이 <001>가 되면 논리 하이 1로 출력되는 신호는 <out1>신호 1개가 되고, <010> 신호가 입력되면 논리 하이 1로 출력되는 신호는 <out1>,<out2>신호 2개가 된다. 그리고 <111>신호가 입력되면, 모든 출력이 논리 하이1값을 갖게 되어 , 7개의 출력 신호가 논리 하이로 출력된다. 이렇게 입력 신호인 2진수를 십진수로 변환한수 만큼의 출력 신호 개수가 논리 하이로 출력되는 것이다. 2진수의 입력신호가 십진수로 n이라면, n개의 출력 셀에서 논리 하이의 출력값이 나오게 되는 것이다. Referring to FIG. 1B, when the input is <000>, no output signal is output as a logic high one. When the input becomes <001>, the signal output to the logic high 1 becomes one <out1> signal, and when the signal <010> is input, the signals output to the logic high 1 become two <out1> and <out2> signals. When the <111> signal is input, all outputs have a logic high 1 value, and seven output signals are output at a logic high. In this way, the number of output signals corresponding to the number of binary signals converted to decimal is output as logic high. If the binary input signal is n as a decimal number, then the output value of logic high is output from the n output cells.

여기서, 온도계 디코더는 3비트의 신호를 입력받아, 7비트의 신호를 출력한다. n 비트의 신호를 입력받으면,

개 신호가 출력되는 것이다. 따라서, 온도계 디코더는

개의 출력 셀을 구비하여야 한다. 온도계 디코더는 구비되어야 할 셀의 개수가 커지므로 디코더 및 디지털 아날로그 컨버터(DAC)의 면적이 증가하게 되는 단점이 있다. 그러나, 온도계 디코더를 이용하면, 글릿치 잡음(glitch noise)이 거의 발생하지 않는다는 장점이 있다. Here, the thermometer decoder receives a 3-bit signal and outputs a 7-bit signal. When n-bit signal is received,

Signals are output. Therefore, the thermometer decoder

Should have three output cells. The thermometer decoder has a disadvantage that the area of the decoder and the digital-to-analog converter (DAC) increases because the number of cells to be provided increases. However, the advantage of using a thermometer decoder is that little glitch noise occurs.

낸드 게이트1개의 면적을 1이라고 하고, 각각의 디코더에 들어가는 게이트들을 모두 합한 면적을 비교해 보면, 2진 코드 디코더는 6의 면적을 갖는다. 온도계 디코더는 384의 면적을 갖는다. 그리고, 혼합형 디코더는 36의 면적을 갖는다. If the area of one NAND gate is 1, and the area of all the gates included in each decoder is compared, the binary code decoder has an area of six. The thermometer decoder has an area of 384. And, the hybrid decoder has an area of 36.

신호가 논리 로우(0)에서 논리 하이(1) 레벨로 변할 때, 0에서 1값으로 바로 변화하지 못하고, 1값 전후로 증가 또는 감소한 뒤 논리 하이인 1값으로 수렴하게 된다. 글릿치 잡음(glitch noise)이란, 이러한 신호 레벨의 변화에 있어서, 신호값이 안정화되어 목표값(논리 하이인 1레벨)으로 안정화되기 전까지 발생하는 신호의 불안정 상태를 뜻한다.When the signal changes from a logic low (0) to a logic high (1) level, it does not change immediately from 0 to a value of 1, but increases or decreases before or after a value of 1 and converges to a value of 1, which is a logic high. Glitch noise refers to a signal unstable state that occurs before the signal value is stabilized and stabilized at a target value (a logic level 1 level) in the change of the signal level.

도 2a를 참조하면, <001>신호를 입력하면, 1mV를 출력시키는 셀 한 개가 턴 온 되어 1mV가 출력된다. 1mV가 출력될 때 있어서, 출력전압의 논리 레벨이 논리 로우인 0에서 논리 하이 레벨이 1mV로 증가하게 된다. 이어서, <010>신호가 입력되면, 앞의 1mV를 출력시키는 셀이 턴 오프되고 2mV를 출력시키는 셀 한 개가 턴 온 되어 2mV가 출력된다. Referring to FIG. 2A, when a <001> signal is input, one cell that outputs 1 mV is turned on to output 1 mV. When 1 mV is output, the logic high level is increased from 1, where the logic level of the output voltage is logic low, to 1 mV. Subsequently, when the signal < 010 > is input, a cell for outputting the previous 1 mV is turned off, and one cell for outputting 2 mV is turned on to output 2 mV.

0에서 1mV로 출력이 변할 때, 발생하는 글릿치 잡음은 N_b1으로 1mV이하의 값이 된다. <010>신호를 입력시키면, 발생하는 글릿치 잡음은 N_b2로 최대 2mV 값이 된다. 또한, 입력 신호가 <011>에서 <100>으로 변할 때, 1mV를 출력시키는 셀 하나와 2mV를 출력시키는 셀 하나가 턴 오프되고, 4mV를 출력시키는 셀 하나가 턴 온 된다. 따라서, 이때 발생하는 글릿치 잡음은 N_b4로 최대 4mV의 값이 된다. When the output changes from 0 to 1mV, the glitches generated are less than 1mV at N_b1. When the signal < 010 > is input, the generated glitches noise is N_b2, which is a maximum value of 2 mV. In addition, when the input signal changes from <011> to <100>, one cell for outputting 1 mV and one cell for outputting 2 mV are turned off, and one cell for outputting 4 mV is turned on. Therefore, the glitches generated at this time are N_b4, up to a value of 4 mV.

상술한 바와 같이, 2진 코드 디코더는 입력값이 증가할수록, 글릿치 잡음이 매우 커지게 된다. 4mV를 출력하는 경우를 예로 들면, 글릿치 잡음이 최대가 되는 지점에서의 출력 전압은 6mV가 된다. 출력단의 전압을 버퍼에서 출력할 때, 글릿치 잡음으로 발생한 6mV 전압이 버퍼로 전송된다면, 잘못된 값으로 신호의 전송이 이루어지게 되는 문제가 발생한다. 2진 코드 디코더는 글릿치 잡음의 양이 커서 신호의 전송이 부정확하게 이뤄지는 단점이 있는 것이다. As described above, in the binary code decoder, as the input value increases, the glitches noise becomes very large. As an example of outputting 4 mV, the output voltage at the point where the glitches noise becomes maximum becomes 6 mV. When outputting the voltage of the output terminal from the buffer, if the 6mV voltage caused by the glitches noise is transmitted to the buffer, a problem occurs that the signal is transmitted to the wrong value. Binary code decoders have the disadvantage of inaccurate signal transmission due to the large amount of glitches.

도 2b를 참조하면, <001>신호를 입력하면, 1mV를 출력시키는 셀 한 개가 턴 온 되어 1mV가 출력된다. 1mV가 출력될 때, 출력 전압의 논리 벨이 논리 로우인 0에서 논리 하이인 1mV로 증가하게 된다. 이어서, <010>신호가 입력되면, 앞에서 턴 온 된 셀은 계속 턴 온 된 상태에서, 추가로 1mV를 출력시키는 셀 한 개가 터 턴 온 되어 2mV가 출력된다. Referring to FIG. 2B, when a <001> signal is input, one cell that outputs 1 mV is turned on to output 1 mV. When 1mV is output, the logic bell of the output voltage increases from 0, which is logic low, to 1mV, which is logic high. Subsequently, when the signal < 010 > is input, one cell that outputs 1 mV is turned on and 2 mV is output while the previously turned on cell continues to be turned on.

0에서 1mV, 1mV에서 2mV, 2mV에서 3mV로 출력 값이 변할 때, 발생하는 글릿치 잡음은 각각 N_t1, N_t2, N_t2로, 모두 1mV 이하의 값이 된다. 온도계 디코더는 턴 온 되는 셀 한 개의 출력이 1mV이다. 그리고 입력 값이 변하면, 기존에 턴 온 된 셀들이 턴 오프되고, 새로운 셀들이 턴 온 되는 것이 아니라, 변화하는 전압량 만큼의 추가 셀이 더 턴 온 된다. 따라서, 글릿치 잡음도 디코더의 단위 셀 하나에서 출력되는 전압 값을 넘지 않는 것이다. 따라서, 온도계 디코더는 글릿치 잡음에 매우 좋은 특성을 가지며, 정확한 신호 전달을 할 수 있다. When the output value changes from 0m to 1mV, 1mV to 2mV, and 2mV to 3mV, the glitches generated are N_t1, N_t2, and N_t2, respectively, which are all less than 1mV. The thermometer decoder has an output of 1mV for each cell that is turned on. If the input value is changed, the cells that are turned on previously are turned off, and the new cells are not turned on, but additional cells are turned on by the amount of the changed voltage. Therefore, the glitchy noise does not exceed the voltage value output from one unit cell of the decoder. Therefore, the thermometer decoder is very good at the glitches noise and can provide accurate signal transmission.

온도계 디코더는 n 비트의 디지털 신호인 입력 신호를 입력받고,

개의 출력 신호를 출력하게 된다. 하나의 출력 셀은 하나의 출력 신호를 출력하게 되며, 따라서, 온도계 디코더는

개의 출력 셀들을 구비한다. The thermometer decoder receives an input signal that is an n bit digital signal,

Output signals. One output cell will output one output signal, so the thermometer decoder

Output cells.

도 3을 참조하면, 종래 온도계 디코더의 하나의 출력 셀은 하위비트를 코딩 하여 하위비트 신호(LSB)를 출력하는 하위비트 디코더부(305), 상위비트를 코딩하여 상위비트 신호(MSB)를 출력하는 상위비트 디코더부(310), 및 하위비트 신호(LSB)와 상위비트 신호(MSB)를 논리 합하여 출력하는 오아 게이트(OR gate)를 구비한다.Referring to FIG. 3, one output cell of a conventional thermometer decoder outputs an upper bit signal MSB by coding an upper bit and a lower bit decoder 305 for outputting a lower bit signal LSB by coding a lower bit. The upper bit decoder 310 and an OR gate outputting a logical sum of the lower bit signal LSB and the upper bit signal MSB are output.

여기서, 하위비트란, 입력된 디지털 신호의 하위 절반 비트의 신호를 뜻하며, 상위비트란, 입력된 디지털 신호의 상위 절반 비트의 신호를 뜻한다. 예를 들어, 101110의 신호가 입력되면, 하위비트는 110, 상위비트는 101이 된다. 그리고, I<0>, I<1>, I<3>은 각각 입력 신호의 괄호안의 자리에서의 입력 신호를 나타낸다. 즉, I<0>은 입력신호에 있어서 0의 자리에 있는 0 신호를, I<1>은 입력신호에 있어서, 끝에서 2의 1승 자리인 오른쪽에서 두 번째 자리에 있는 1 신호를 나타낸다. 그리고, I<5>는 입력 신호에 있어서, 2의 5승 자리인 왼쪽에서 첫 번째 자리에 있는 1 신호를 타나낸다. 즉, I<0>,I<1>,I<2>는 각각 최하위 비트부터의 각각의 세 비트를, I<5>,I<4>,I<3>은 각각 최 상위 비트부터 각각의 세 자리 비트를 나타낸다. Here, the lower bit means a signal of the lower half bit of the input digital signal, and the upper bit means a signal of the upper half bit of the input digital signal. For example, when the signal of 101110 is input, the lower bit is 110 and the upper bit is 101. In addition, I <0>, I <1>, and I <3> represent an input signal in the place of the parenthesis of an input signal, respectively. That is, I <0> represents the 0 signal at the position of 0 in the input signal, and I <1> represents the 1 signal at the second position from the right, which is the power of 2 at the end of the input signal. In addition, I <5> represents one signal in the first digit from the left, which is the fifth power of two, in the input signal. That is, I <0>, I <1>, and I <2> are each of the three bits from the least significant bit, and I <5>, I <4>, and I <3> are each of the most significant bit. Represents a three digit bit.

도시된 <LSB> 신호는 상술한 하위 절반 비트 각각의 신호를 디코딩한 신호이고, <MSB> 신호는 상술한 상위 절반 비트 각각의 신호를 디코딩한 신호이다. 그리고, out<n> 신호는 <LSB> 신호와 <MSB> 신호를 논리 연산하여 생성된 출력 신호를 나타낸다. The illustrated <LSB> signal is a signal decoded for each of the above-described lower half bits, and the <MSB> signal is a signal decoded for each of the above-described upper half bits. The out <n> signal represents an output signal generated by performing a logical operation on the <LSB> signal and the <MSB> signal.

종래의 각각의 출력 셀들은 셀마다 서로 다른 하위비트 디코더(305)와 상위비트 디코더(310)를 각각 구비하였다. 하위비트 디코더와 상위비트 디코더는 인버 터(Invertor), 앤드 게이트(And gate), 또는 오아 게이트(OR gate) 등의 논리 게이트로 구성된다. 즉, 입력 신호에 따라서 의도하는 출력 신호가 나올 수 있도록, 일일이 코딩을 하여 하위비트 디코더부와 상위비트 디코더부를 각각의 셀마다 별도로 제작하는 것이다. 여기서, 입력 신호를 몇 개의 부분으로 나누는지에 따라서 구비되는 디코더부의 개수가 결정된다. 6비트 입력 신호에 대하여 각각 상위 2비트, 중위 2비트, 하위 2비트로 나누어 디코딩을 하면, 오아 게이트(315)의 입력단에 구비되는 디코더의 개수는 3개가 될 것이다. 그러나, 디코더부를 많이 구비할수록 온도계 디코더의 일 출력셀(300)의 면적은 증가하게 되므로, 가장 작은 면적을 차지하도록 논리 게이트들을 구성하게 된다. Each of the conventional output cells has a different lower bit decoder 305 and higher bit decoder 310 respectively. The lower bit decoder and the upper bit decoder are configured with logic gates such as an inverter, an AND gate, or an OR gate. That is, the lower bit decoder unit and the higher bit decoder unit are separately manufactured for each cell so that the intended output signal can be output according to the input signal. Here, the number of decoder units provided is determined according to how many parts the input signal is divided into. If the 6-bit input signal is decoded by being divided into upper 2 bits, middle 2 bits, and lower 2 bits, respectively, the number of decoders provided at the input terminal of the OR gate 315 will be three. However, since the area of one output cell 300 of the thermometer decoder increases as more decoder units are provided, logic gates are configured to occupy the smallest area.

그리고, 하위비트 디코더부(305)와 상위비트 디코더부(310)에 구비되는 논리 게이트의 구성은 정형적일 수 없다. 1,1,1의 신호를 입력하고, 이에 대하여 0의 출력 신호를 의도한다면, ((1*1)+0)(여기서, *는 논리 곱 연산을, +는 논리 합 연산을 나타낸다.), ((1+1))*0)등 다양한 코딩 방법이 존재하게 된다. 따라서, 의도하는 출력이 나오도록 입력 신호를 코딩하는 방법을 어느 하나의 방법으로 한정하는 것은 불가능하다 할 것이다. The logic gates included in the lower bit decoder 305 and the higher bit decoder 310 may not be formal. If you input a signal of 1,1,1, and you want an output signal of 0, then ((1 * 1) +0) (where * denotes a logical multiplication and + denotes a logical sum). Various coding methods exist such as ((1 + 1)) * 0). Thus, it would be impossible to limit the method of coding an input signal to any one method so that an intended output is obtained.

상술한 바와 같이, 온도계 디코더는, 각각의 셀마다 하위비트 디코더부와 상위비트 디코더부를 따로 구비하고 되므로, 면적이 매우 크다. 또한, 하위비트 디코더부와 상위비트 디코더부가 출력 셀(300)마다 동일하지 않고, 개별적으로 구비된다. 따라서, 공정상 반복적인 패턴으로 제작될 수 없어, 제작 공정상의 단점이 있다. As described above, the thermometer decoder has a lower bit decoder section and a higher bit decoder section for each cell, and thus has a very large area. Further, the lower bit decoder unit and the upper bit decoder unit are not the same for each output cell 300, but are provided separately. Therefore, the process cannot be produced in a repetitive pattern, there is a disadvantage in the manufacturing process.

상술한 바와 같이, 2진 코드 디코더는 디코더의 면적은 작으나, 글릿치 잡음의 발생량이 커서 신호 전송이 부정확할 수 있다는 문제점이 있다. 그리고, 온도계 디코더는 글릿치 잡음의 발생량이 작아 정확한 신호 전송을 할 수 있으나, 디코더으 면적이 매우 크다는 문제점이 있다. As described above, the binary code decoder has a small area of the decoder, but has a problem in that signal transmission may be inaccurate because a generation amount of glitches noise is large. In addition, the thermometer decoder has a small amount of generation of glitches, which enables accurate signal transmission, but has a problem in that the decoder has a large area.

본 발명이 이루고자하는 기술적 과제는 정확한 신호 전송을 할 수 있으면서도, 감소된 면적을 가지는 온도계 디코더를 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a thermometer decoder having a reduced area while enabling accurate signal transmission.

본 발명이 이루고자하는 또 다른 기술적 과제는, 반복적인 논리 게이트의 배치를 통하여 제작 공정을 단순화 시킬 수 있는 온도계 디코더를 제공하는 데 있다. Another object of the present invention is to provide a thermometer decoder that can simplify the fabrication process through the repetitive arrangement of logic gates.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 온도계 디코더는 하위비트 디코더부, 상위비트 디코더부, 온도계 디코더, 입력 플립플롭단, 및 출력 플립플롭단을 구비한다.According to an embodiment of the present invention, a thermometer decoder includes a lower bit decoder unit, an upper bit decoder unit, a thermometer decoder, an input flip-flop stage, and an output flip-flop stage.

하위비트 디코덛부는 디지털 신호인 입력 신호의 하위 절반 비트를 코딩하여 하위비트 신호들을 출력한다. The lower bit decoder outputs the lower bit signals by coding the lower half bits of the input signal, which is a digital signal.

상위비트 디코더부는 입력 신호의 상위 절반 비트를 코딩하여 상위비트 신호들을 출력한다. The upper bit decoder unit codes upper half bits of the input signal and outputs upper bit signals.

온도계 디코더부는 일정 단위개의 출력 셀들로 이루어지는 디코더 단을 다수개 구비하며, 입력 신호가 온도계 코딩된 출력 신호들을 출력한다. The thermometer decoder unit includes a plurality of decoder stages including a predetermined unit of output cells, and outputs thermometer-coded output signals from an input signal.

여기서, 디코더 단들에 구비된 출력 셀들은 별개의 입력 신호 디코더를 구비 하지 않고, 하위비트 신호들, 상위비트 신호들, 및 바로 다음 셀의 출력 신호를 재입력 받아 이를 논리 조합하여 출력 신호를 생성하는 것을 특징으로 한다.Here, the output cells included in the decoder stages do not include a separate input signal decoder, and re-input the output signals of the lower bit signals, the upper bit signals, and the next cell, and logically combine them to generate an output signal. It is characterized by.

그리고, 하나의 디코더 단은 m 개의 출력 셀들을 구비한다. One decoder stage has m output cells.

입력 플립플롭단은 인가되는 클락에 동기화하여, 입력 신호 하위 절반 비트의 각각 신호들이 라이징 에지를 맞추어 출력되도록 한다. The input flip-flop stage synchronizes with the applied clock so that the signals of the lower half bits of the input signal are output at the rising edges.

출력 플립플롭단은 인가되는 클락에 동기화하여, 각각의 출력 셀들에서 출력되는 출력 신호들이 폴링 에지를 맞춰 출력되도록 한다. The output flip-flop stage is synchronized with an applied clock so that the output signals output from the respective output cells are matched with the falling edges.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다. DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the drawings.

이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 4를 참조하면, 본 발명에 따른 온도계 디코더(400)는 입력 플립플롭단(401), 온도계 디코더부(450), 하위비트 디코더부(410), 상위비트 디코더부(430), 및 출력 플립플롭단(405)을 구비한다. 설명의 편의상, 본 발명에 따른 온도계 디코더는 6비트의 입력 신호(INP)를 입력받고,

개(여기서, n=6)의 출력 신호(O<n>)를 출력한다. 여기서, n은 1부터 출력 셀의 총 개수(63개) 사이의 자연수이다. 하위 비트 디코더부(410)는 입력 신호의 하위 절반 비트인 0의 자리, 2 의 1승 자리, 2의 2승 자리 신호를 각각 입력 받는다. 상위비트 디코더부(430)는 입력 신호의 상위 절반 비트인 2의 3승 자리, 2의 4승 자리, 2의 5승 자리 신호를 각각 입력 받는다. Referring to FIG. 4, the thermometer decoder 400 according to the present invention includes an input flip-flop stage 401, a thermometer decoder 450, a low bit decoder 410, a high bit decoder 430, and an output flip. A flop end 405 is provided. For convenience of description, the thermometer decoder according to the present invention receives an 6-bit input signal INP,

Outputs, where n = 6 output signals (O <n>). Here, n is a natural number between 1 and the total number of output cells (63). The lower bit decoder 410 receives a zero-digit, two-signal, two-, and two-signal digit signals, which are the lower half bits of the input signal, respectively. The higher bit decoder 430 receives the quadratic digit of 2, the quadratic digit of 2, and the quadratic digit of 2, which are the upper half bits of the input signal, respectively.

입력 플립플롭단(401)은 n 비트 입력신호의 각각 자릿수에 해당되는 디지털 신호인 입력 자릿수 신호(I<n>)들을 입력받는다. 여기서, n은 입력 신호의 자릿수를 나타내는 자연수이다. 입력 신호가 001011이라면, 0의 자리 신호부터 각각 1, 1, 0, 1, 0, 0의 신호를 입력받게 되는 것이다. 입력 플립플롭단(401)은 입력 신호의 각각의 자릿수에 해당하는 신호를 입력받고, 인가되는 클록(CLK)에 동기화하여 각각의 신호들의 라이징 에지를 맞추어 출력하게 된다. 따라서, 상기 1, 1, 0, 1, 0, 0신호들이 모두 같은 시간에 하위비트 디코더부(410) 및 상위비트 디코더부(430)로 출력된다. 이하, 입력 신호가 001011인 경우를 예를 들어 설명하도록 한다. The input flip-flop stage 401 receives input digit signals I <n> which are digital signals corresponding to the digits of the n-bit input signal. Here, n is a natural number representing the number of digits of the input signal. If the input signal is 001011, the signal of 1, 1, 0, 1, 0, 0 is inputted from the digit signal of 0, respectively. The input flip-flop stage 401 receives a signal corresponding to each digit of the input signal, and outputs a rising edge of each signal in synchronization with the applied clock CLK. Therefore, the 1, 1, 0, 1, 0, 0 signals are all output to the lower bit decoder 410 and the higher bit decoder 430 at the same time. Hereinafter, an example in which the input signal is 001011 will be described.

하위비트 디코더부(410)는 입력 신호의 하위 3비트의 자릿수 신호들인 1(0의 자리), 1(2의 1승 자리), 및 0(2의 2승 자리) 신호를 입력받고, 상기 자릿수 신호들 또는 상기 자릿수 신호들의 반전 신호인 0(0의 자리 반전 신호), 0(2의 1승 자리 반전 신호), 및 1(2의 2승 자리 반전 신호) 신호를 논리 연산하여 제1 내지 제 (m-1) 하위비트 신호들을 출력한다. 온도계 디코더(450)는 하나의 디코더 단에 m 개의 출력 셀들을 구비한다. The lower bit decoder 410 receives the 1 (digit 0), 1 (digit 2 decimal), and 0 (digit 2 decimal) signals of the lower 3 bits of the input signal. First to second logic operations of signals 0 or 0 (digit 0 inversion signal), 0 (2 decimal sign inversion signal), and 1 (2 decimal sign inversion signal) which are inverted signals of the digit signals. (m-1) Outputs lower bit signals. The thermometer decoder 450 has m output cells in one decoder stage.

제1 내지 제(m-1) 하위비트 신호들은 온도계 디코더의 각 단(row)에 구비된 출력 셀들의 맨 위 출력 셀부터 차례로 하나씩 입력된다. 즉, 하나의 디코더 단(예 를 들어, 1단(452)에 있어서)에 있어서, 제1 출력 셀(462)은 제1 하위비트 신호를, 제2 출력 셀(464)은 제2 하위비트 신호를, 다섯 번째 출력 셀은 제5 하위비트 신호들을 각각 입력받게 되는 것이다. 1 내지 제 m 하위비트 신호들은 온도계 디코더(450)에 구비된 모든 단에서 동일하게 입력된다.The first to m-th low-bit signals are input one by one from the top output cell of the output cells included in each row of the thermometer decoder. That is, in one decoder stage (eg, at one stage 452), the first output cell 462 is the first low bit signal, and the second output cell 464 is the second low bit signal. The fifth output cell receives the fifth lower bit signals, respectively. The first to m th low-bit signals are equally input at all stages provided in the thermometer decoder 450.

하위비트 디코더부(410)의 상세한 설명은 도 6에서 하도록 한다. A detailed description of the lower bit decoder 410 will be provided with reference to FIG. 6.

상위비트 디코더부(430)는 입력 신호인 상위 3비트의 자릿수 신호들인 0(2의 5승 자리), 0(2의 4승 자리), 1(2의 3승 자리) 신호를 입력 받고, 상기 자릿수 신호들 또는 상기 자릿수 신호들의 반전 신호인 1(2의 5승 자리의 반전 신호), 1(2의 4승 자리의 반전 신호), 및 0(2의 3승 자리의 반전 신호)을 논리 연산하여 제0 내지 제 (k-1) 상위비트 신호들을 출력한다. 여기서, 온도계 디코더는 k개의 디코더 단을 구비한다. The upper bit decoder 430 receives the 0 (5th power of 2), 0 (the 4th power of 2), and 1 (the 3rd power of 2) signals that are the digit signals of the upper 3 bits as the input signal, and Logic operation of the digit signals or the inverted signals of the digit signals, 1 (inverted signal of 5th power of 2), 1 (inverted signal of 4th power of 2), and 0 (inverted signal of 2nd power of 2) To output the 0th to (k-1) th order bit signals. Here, the thermometer decoder has k decoder stages.

제0 내지 제(k-1) 상위비트 신호들은 온도계 디코더의 제1 단부터 제k 단에 차례로 각각 하나씩 입력된다. 즉, 제0 상위비트 신호는 제1단에, 제1 상위비트 신호는 제2 단에, 제6 상위비트 신호는 제7단에 각각 입력되는 것이다. 그리고, 입력되는 상위비트 신호는 각 단에 구비된 모든 출력 셀들에 공통 입력된다. The 0th to (k-1) th higher bit signals are input one by one to the first to kth stages of the thermometer decoder, respectively. That is, the 0th upper bit signal is input to the first stage, the first higher bit signal to the second stage, and the sixth upper bit signal to the seventh stage, respectively. The input higher bit signal is commonly input to all output cells provided at each stage.

온도계 디코더부(450)는 n 비트의 입력 신호에 대하여,

개의 출력 셀을 구비한다. 각각의 출력 셀들은 디코더부의 행과 열에 차례로 배열된다. 온도계 디코더부는 일 열(row)로 배열된 출력 셀들로 구성되는 디코더 단(예들 들어 설명하면, 제1 단(452))을 k개 구비하고, 각 디코더 단은 m 개의 출력 셀(454)들을 구비한다. 제1 단(452)이 온도계 디코더(450)의 왼쪽부터 시작된다고 보고, 제1단의 맨 위에 구비된 출력 셀을 제1 출력 셀(462)이라 하며, 제1 출력 셀의 바로 아래 위치한 출력 셀을 제2 출력 셀(464)로 본다. The thermometer decoder 450 may provide an n-bit input signal.

Two output cells. Each output cell is arranged in sequence in rows and columns of the decoder section. The thermometer decoder unit includes k decoder stages (for example, the first stage 452) composed of output cells arranged in a row, and each decoder stage includes m output cells 454. do. It is assumed that the first stage 452 starts from the left side of the thermometer decoder 450, and the output cell provided on the top of the first stage is called the first output cell 462, and is located directly below the first output cell. Is seen as the second output cell 464.

본 발명의 일 실시예에 따른 온도계 디코더부(450)는 8개의 디코더 단을 구비하고, 각 디코더 단은 8개의 출력 셀들을 구비한다. 그리고, 마지막 디코던 단인 제8단(456)은 7개의 출력 셀들이 구비되도록 한다. The thermometer decoder 450 according to an embodiment of the present invention includes eight decoder stages, and each decoder stage includes eight output cells. The eighth stage 456, which is the last decoding stage, is provided with seven output cells.

온도계 디코더부(450)에 구비된 각각의 출력 셀들은 각각의 입력 신호 디코더 단(305, 310)을 구비하지 않는다. 출력 셀들은 입력되는 하위비트 신호(L<1> 내지 L<m>), 상위비트 신호(M<0> 내지 M<(k-1)>) 및, 바로 다음 출력 셀의 출력 신호(O<n>)를 이용하여, 출력 신호(O<n>)를 디코딩한다. 제1 출력 셀을 예를 들어 설명하면, 제1 하위비트 신호(L_1), 제0 상위비트 신호(M_0), 및 제2 출력 셀의 출력 신호(O<2>)를 입력받고, 이를 디코딩하여, 제1 출력 신호(O<1>)를 출력하게 된다. Each of the output cells included in the thermometer decoder 450 does not include the respective input signal decoder stages 305 and 310. The output cells are the lower bit signals L <1> to L <m> inputted, the upper bit signals M <0> to M <(k-1)>, and the output signal O <of the next output cell. n>) to decode the output signal O <n>. Referring to the first output cell as an example, the first lower bit signal L_1, the zeroth upper bit signal M_0, and the output signal O <2> of the second output cell are received and decoded. The first output signal O <1> is outputted.

온도계 디코더에 있어서, 입력신호가 십진수로 환산하여 1씩 증가할수록, 출력 셀들이 순차로 1개씩 더 활성화되어 논리 하이(1)의 신호를 출력하게 된다. 예를 들어, 000001의 입력 신호(INP)에 대하여는 제1 출력 셀(462)만 턴 온 되어 논리 하이(1)로 출력되고, 000010의 입력 신호(INP)에 대하여는 제1 및 제2 출력 셀(464)이 턴 온 되어 논리 하이(1)로 출력된다.In the thermometer decoder, as the input signal is converted to decimal number and increased by one, the output cells are sequentially activated one by one to output the signal of the logic high 1. For example, for the input signal INP of 000001, only the first output cell 462 is turned on and output as logic high 1, and for the input signal INP of 000010, the first and second output cells ( 464 is turned on and output to logic high 1.

입력 신호가 십진수로 환산하여 n 값을 가지면, 제1 내지 제 n 출력 셀들이 모두 턴 온 되어 논리 하이(1)의 출력 신호를 출력하게 된다. 제 n 출력 셀이 턴 온 되어 논리 하이(1)의 출력 신호(O<n>)를 출력하면, 그 이하의 제1 내지 제(n-1) 출력 셀은 당연히 모두 턴 온 되어 논리 하이(1)의 출력 신호(O<n>)를 출력하게 되는 것이다. 따라서, 본 발명의 일 실시예에 따른, 출력 셀이 아래에서 상술할 논리 합(OR) 연산하여 출력 신호(O<n>)를 생성하면, 바로 다음 출력 셀의 출력을 오아 게이트(OR gate)의 입력단 일단으로 재입력함으로써, 입력단 일단으로 연결되는 논리 게이트들을 제거할 수 있게 되는 것이다. 즉, 바로 다음 셀의 출력이 1이면, 해당 셀의 출력도 당연히 1이 되어야 한다. 오아 게이트(OR gate)에 있어서, 일단의 입력 신호가 1이면, 다른 일단의 입력은 고려할 필요 없이, 출력 신호는 0이 된다. 따라서, 바로 다음 셀의 출력을 오아 게이트(OR gate)의 입력으로 이용하면, 별다른 입력 신호 디코더부를 구비해야 할 필요를 제거할 수 있는 것이다. When the input signal has a value of n converted to a decimal number, all of the first to nth output cells are turned on to output an output signal of logic high 1. When the nth output cell is turned on to output the output signal O <n> of the logic high 1, the first to nth output cells below it are naturally turned on to make the logic high (1). Output signal (O <n>). Accordingly, when an output cell generates an output signal O <n> by performing a logical OR operation, which will be described below, the output of the next output cell is OR gated. By re-input to one end of the input terminal, the logic gates connected to one end of the input terminal can be removed. In other words, if the output of the next cell is 1, then the output of the cell must be 1. For an OR gate, if one set of input signals is one, the other set of inputs need not be considered, and the output signal is zero. Therefore, by using the output of the next cell as the input of the OR gate, it is possible to eliminate the need to have a separate input signal decoder.

출력 플립플롭단(405)은 각각의 출력 신호(O<n>)들을 입력되는 클록(CLK)에 동기화하여 폴링 에지를 정렬시켜 최종 출력 신호를 출력한다. The output flip-flop stage 405 outputs the final output signal by aligning the falling edges by synchronizing the respective output signals O <n> with the input clock CLK.

도 5는 도 4의 본 발명에 따른 온도계 디코더부(450)를 자세히 나타내는 도면이다. 5 is a view showing in detail the thermometer decoder 450 according to the present invention of FIG.

도 5를 참조하면, 온도계 디코더부(450) 8개의 디코더 단(510, 530, 550)을 구비하며, 제1 내지 제7 디코더 단은 각각 8개의 출력 셀들을 구비한다. 그리고, 마지막 디코더 단(550)은 7개의 출력 셀들을 구비한다. n 비트의 신호를 입력하는 경우,

개의 출력 신호가 출력 된다. 따라서, 어느 한 디코더 단은 다른 디코더 단보다 한개 적은 출력 셀들을 구비하여야 한다. 여기서는, 마지막 제8 디코더 단(550)이 7개의 출력 셀들을 구비한다고 하였으나, 제8 디코더 단(550)이 아닌 다른 디코더 단이 7개의 출력 셀들을 구비할 수 있음은 자명하다 할 것이다. Referring to FIG. 5, the thermometer decoder 450 includes eight

decoder stages

510, 530, and 550, and each of the first to seventh decoder stages includes eight output cells. And, the last decoder stage 550 has seven output cells. When inputting n bits of signal,

Output signals are output. Therefore, one decoder stage should have one fewer output cells than the other decoder stage. Here, although the last eighth decoder stage 550 has seven output cells, it will be apparent that a decoder stage other than the eighth decoder stage 550 may have seven output cells.

하나의 출력 셀(예를 들어, 제1 출력 셀)은 하나의 앤드 게이트(512)와 하나의 오아 게이트(514)를 구비한다. 제 n 출력 셀에 구비된 앤드 게이트와 오아 게이트를 각각 제n 앤드 게이트, 및 제 n 오아 게이트라 한다. One output cell (eg, first output cell) has one AND gate 512 and one OR gate 514. The AND gate and the OR gate provided in the n-th output cell are referred to as an n-th AND gate and an n-th OR gate, respectively.

제 n 앤드 게이트는 하위비트 신호(L) 및 상위비트 신호(M)를 입력받고, 이를 논리 곱(AND) 연산하여 제 n 오아 게이트 입력단 일단으로 출력한다. The n-th gate receives the low-bit signal L and the high-bit signal M, and performs a logical product AND operation on the n-th gate to output one end of the n-th ora gate input terminal.

제 n 오아 게이트는 제 n 앤드 게이트 출력 신호 및 제 (n+1) 출력 셀의 출력 신호(O<n+1>)를 입력받고, 이를 논리 합(OR) 연산하여 출력한다. The n-th oar gate receives the n-th gate output signal and the output signal O <n + 1> of the (n + 1) th output cell, and outputs a logical sum (OR).

여기서, 앤드 게이트로 입력되는 하위비트 신호(L) 및 상위비트 신호(M)는 입력 신호(INP)를 온도계 코딩(thermometer coding)시킨 출력 신호(O<n>)가 출력되도록, 입력 신호의 각각 자릿수 신호를 이용하여 코딩한 신호들이다. 하위비트 신호(L) 및 상위비트 신호(M)는 아래의 도 6, 및 도 7에서 각각 설명하도록 한다. Here, the low bit signal L and the high bit signal M input to the AND gate are outputted by outputting signals O <n> obtained by thermometer coding the input signal INP, respectively. The signals are coded using the digit signal. The lower bit signal L and the upper bit signal M will be described with reference to FIGS. 6 and 7 below.

각 디코더 단의 마지막에 배열된 출력 셀은 바로 다음 출력 셀의 출력 신호를 재입력 받지 않으며, 각각 서로 다른 논리 게이트를 구비하게 된다. The output cells arranged at the end of each decoder stage do not re-input the output signal of the next output cell, and have different logic gates.

논리 게이트가 계속하여 신호가 재입력되는 형태로 연결되면, 게이트간의 신호 지연이 너무 많이 발생하게 된다. 따라서, 이러한 신호 지연에 따른 신호전송의 오류 문제 발생을 없애기 위하여, 일정 단위씩 끊어서 배열시키는 것이다. 도 5에서는, 하나의 디코더 단이 8개의 출력 셀을 구비하여, 8개의 출력 셀씩 끊어서 배열하고 있으나, 상기 단위를 변경할 수 있음은 자명하다 할 것이다. 즉, 4개, 8개, 16개 등 사용자의 필요에 따라서 일정 단위개의 출력 셀을 하나의 디코더 단으로 구성할 수 있다. If the logic gates are connected in such a way that the signals are re-entered, too many signal delays occur between the gates. Therefore, in order to eliminate the problem of signal transmission error caused by the signal delay, it is arranged by cutting a predetermined unit. In FIG. 5, one decoder stage includes eight output cells and is arranged by cutting eight output cells. However, it will be apparent that the unit can be changed. That is, according to the user's needs such as four, eight, sixteen, the output unit of a certain unit can be configured as one decoder stage.

그리고, 각각의 디코더 단에 있어서, 마지막 출력 셀은 개별적인 논리 게이트를 구비한다. 이것은, 앞의 출력 셀들보다 간단한 논리 게이트로 구성하여도, 의도하는 출력 신호가 나올 수 있기 때문이다. 종래의 기술 부분에서 상술한 바와 같이, 의도하는 출력 신호를 생성하기 위한 코딩 방법은 매우 다양하게 존재하며, 한정하는 것이 불가능하다. And for each decoder stage, the last output cell has a separate logic gate. This is because the intended output signal can be output even with a simpler logic gate than the previous output cells. As described above in the prior art, there are a wide variety of coding methods for generating the intended output signal and it is impossible to limit it.

예를 들어, 제4 디코더 단(450)의 마지막 출력 셀인 제32 출력 셀은 입력 신호의 2의 5승 자리 신호(I<5>)가 논리 하이(1)이면, 논리 하이로 출력된다. 따라서, 2의의 5승 자리 신호(I<5>)를 2개의 인버터가 연결된 인버터 체인에 입력하면, 의도하는 출력 신호(O<32>)가 출력된다. 즉, 100000의 입력 신호가 입력되면, 제1 내지 제32 출력 셀들이 모두 턴 온 되어 논리 하이의 출력 신호(O<0> 내지 O<32>)들을 출력해야 하기 때문이다. 여기서, I<5>가 1일 때 제32 출력 셀이 1을 출력하도록 하기 위한 코딩 방법은 매우 다양하다. 오아 게이트를 이용하면, 입력단에 I<5> 신호 및 I<3> 신호를 입력할 수도 있고, 입력단에 I<5>, I<3>, I<2>를 입력할 수도 있다. 결과는 모두 동일하게 I<5>만 1이면, 출력이 모두 1로 된다. 따라서, 개별적으로 구성되는 각각의 디코더 단의 마지막 출력 셀은 가장 적은 면적을 차지하도록 논리 게이트를 구성하여 제작하면 된다. For example, the thirty-second output cell, which is the last output cell of the fourth decoder stage 450, is output at a logic high if the quadratic quadratic signal I <5> of the input signal is logic high (1). Therefore, when the two-digit 5-digit signal I <5> is input to the inverter chain to which two inverters are connected, the intended output signal O <32> is output. That is, when 100000 input signals are input, the first to thirty-second output cells are all turned on to output the output signals O <0> to O <32> of logic high. Here, coding methods for causing the 32nd output cell to output 1 when I <5> is 1 are very diverse. When the OR gate is used, an I <5> signal and an I <3> signal may be input to an input terminal, and I <5>, I <3>, and I <2> may be input to an input terminal. The result is the same, and if I <5> is only 1, the outputs are all 1. Therefore, the last output cell of each decoder stage separately configured may be manufactured by configuring logic gates to occupy the smallest area.

도 6은 도 4의 하위비트 디코더부를 설명하는 도면이다.FIG. 6 is a diagram for explaining a lower bit decoder of FIG. 4.

도 6을 참조하면, 하위비트 디코더부(410)는 m개의 앤드 게이트 및 n/2개의 인버터를 구비한다. 여기서, m은 각 디코더 단에서 구비되는 출력 셀의 개수가 되고, n은 입력 신호의 비트수가 된다. Referring to FIG. 6, the lower bit decoder 410 includes m AND gates and n / 2 inverters. Here, m is the number of output cells included in each decoder stage, and n is the number of bits of the input signal.

제1 내지 제 m 앤드 게이트는 각각 제1 내지 m 하위비트 신호(L<1> 내지 L<m>)들을 출력한다. 그리고, n/2 개의 인버터는 각각의 입력 신호의 하위 3비트 각각의 자릿수 신호를 반전하여 출력한다. 즉, 6비트 입력 신호(INP) 입력 시, 각각의 I<0>, I<1>, I<2>를 입력받고, 상기 신호들을 반전시켜 출력한다. 상술한, L<1> 내지 L<m> 신호와 도 6에 도시된 LSB<1> 내지 LSB<m>은 동일한 신호이다. The first through m-th gates output the first through m low-bit signals L <1> through L <m>, respectively. The n / 2 inverters invert and output the digit signal of each of the lower 3 bits of each input signal. That is, when the 6-bit input signal INP is input, I <0>, I <1>, and I <2> are input, and the signals are inverted and output. The L <1> to L <m> signals described above and the LSB <1> to LSB <m> shown in FIG. 6 are the same signal.

여기서 각각의 앤드 게이트는 I<0> 또는 IB<0>(I<0>의 반전 신호), I<1> 또는 IB<1>(I<1>의 반전 신호), I<2> 또는 IB<2> 중 하나씩 택일한 신호를 입력받게 된다. 앤드 게이트에 입력되는 신호들은 일률적으로 결정할 수 없다. 전술한 바와 같이, 목표하는 값을 위한 입력 신호의 코딩 방법은 매우 다양하다. 따라서, 도 6에 각각의 엔드 게이트 입력단에 표시된 입력 신호들은 하나의 예에 불과하다 할 것이다. 예를 들어, 001011의 입력 신호에 대하여, 제1 앤드 게이트의 출력 L<1>은 (1)*(1)B*(0)B이므로, 0이 된다. 여기서, B는 괄호 안 신호를 반전시킴을 나타낸다. 그리고, 도 7에서 설명할 M<0>은 (1)B*(0)B*(0)B이므로, 1이 된다. 따라서, 도 4의 제1 출력 셀 앤드 게이트(512) 출력은 L<1>* M<0>이므로, 0이 되고, 제2 출력 셀의 출력은 1이므로, 오아 게이트(514)의 출력인 출력 신호 O<1>은 1이 되는 것이다. 입력이 001011이면, 제1 내지 제11 출력 셀에서만 논리 하이의 출력 신호가 나와야 하므로, 도 5내지 도 6에 도시된 바와 같이 코딩하여 출력하면, 제1 내지 제11 출력 셀만 논리 하이의 출력 신호가 나온다. Where each AND gate is I <0> or IB <0> (inverted signal of I <0>), I <1> or IB <1> (inverted signal of I <1>), I <2> or IB One of the <2> inputs an alternative signal. The signals input to the AND gate cannot be determined uniformly. As mentioned above, the coding method of the input signal for the desired value varies greatly. Accordingly, the input signals displayed at the respective end gate input terminals in FIG. 6 are just one example. For example, with respect to the input signal of 001011, the output L <1> of the first AND gate is (1) * (1) B * (0) B, and thus becomes zero. Where B indicates inverting the signal in parentheses. In addition, M <0> to be described in FIG. 7 becomes (1) B * (0) B * (0) B, and thus is 1. Therefore, since the output of the first output cell and gate 512 of FIG. 4 is L <1> * M <0>, the output becomes 0 and the output of the second output cell is 1, so the output that is the output of the OR gate 514. The signal O <1> becomes one. If the input is 001011, the output signal of the logic high should be outputted only in the first to eleventh output cells. Therefore, when the signal is coded and output as shown in FIGS. 5 to 6, only the first to the eleventh output cells are outputted. Comes out.

도 7을 참조하면, 상위비트 디코더부(430)는 k개의 앤드 게이트 및 n/2개의 인버터를 구비한다. 여기서, k는 온도계 디코더에 구비되는 각각의 디코더 단의 개수이고, n은 입력 신호의 비트수가 된다. Referring to FIG. 7, the higher bit decoder 430 includes k AND gates and n / 2 inverters. Here, k is the number of decoder stages included in the thermometer decoder, and n is the number of bits of the input signal.

제0 내지 제(k-1) 앤드 게이트는 각각 제0 내지 제(k-1) 하위비트 신호(M<1> 내지 M<k-1>)들을 출력한다. 그리고, n/2개의 인버터는 입력 신호의 하위 3비트 각각의 자릿수 신호를 반전하여 출력한다. 즉, 6비트 입력 신호(INP) 입력 시, 각각의 I<3>, I<4>, I<5>를 입력받고, 상기 신호들은 반전시켜 출력한다. The zeroth through k-th AND gates output the zeroth through k-th low-bit signals M <1> through M <k-1>, respectively. The n / 2 inverters invert and output the digit signal of each of the lower 3 bits of the input signal. That is, when the 6-bit input signal INP is input, I <3>, I <4>, and I <5> are input, and the signals are inverted and output.

여기서, 각각의 앤드 게이트는 I<3> 또는 IB<3>(I<3>의 반전 신호), I<4> 또는 IB<4>, I<5> 또는 IB<5> 중 하나씩 택일한 신호를 입력받게 된다. 앤드 게이트에 입력되는 신호들은 일률적으로 결정할 수 없다. 앞의 하위비트 디코더부에서 상술한 바와 같이, 목표하는 값을 위한 입력 신호의 코딩 방법은 매우 다양하다. 따라서, 도 7의 각각의 앤드 게이트 입력단에 표시된 입력 신호들은 하나의 예에 불과하며, 얼마든지 변형 가능하다 할 것이다. Here, each AND gate is one of I <3> or IB <3> (inverted signal of I <3>), I <4> or IB <4>, I <5> or IB <5>. Will be input. The signals input to the AND gate cannot be determined uniformly. As described above in the lower bit decoder, the coding method of the input signal for the target value is very diverse. Accordingly, the input signals displayed at each of the AND gate input terminals of FIG. 7 are merely examples and may be modified.

본원의 일 실시예에 따른 온도계 디코더는 짝수비트의 입력 신호에 대하여, 상위 절반 비트 및 하위 절반 비트를 구분하여 디코딩하였다. 홀수 n비트의 입력 신호에 대하여는 하위비트 디코더부에서 (n+1)/2개의 신호를 입력받고, 상위비트 디코더부에서는 (n-1)/2개의 신호를 입력받아 구동시킬 수 있다. 즉, 5비트의 입력 신호에 대하여, 하위비트 디코더부(410)는 하위 3비트 자릿수 신호를 입력받고, 상위비트 디코더부(430)는 상위 2비트 자릿수 신호를 입력받아 디코딩하는 것이다. 입력 신호가 홀수 n 비트로 바뀌면, 상술한 바와 같이, 하위비트 디코더부(410) 및 상위비트 디코더부(430)로 입력되는 신호의 개수만 상기와 같이 변경하면 되고, 나 머지 온도계 디코더부(450)의 동작은 동일하다 할 것이다. The thermometer decoder according to the embodiment of the present disclosure decodes the upper half bit and the lower half bit with respect to an even bit input signal. An odd n-bit input signal can be driven by receiving (n + 1) / 2 signals from the lower bit decoder and (n-1) / 2 signals from the higher bit decoder. That is, for the 5-bit input signal, the lower bit decoder 410 receives the lower 3 bit digit signal, and the higher bit decoder 430 receives the upper 2 bit digit signal and decodes the signal. When the input signal is changed to an odd n bit, as described above, only the number of signals input to the lower bit decoder 410 and the higher bit decoder 430 need to be changed as described above, and the remaining thermometer decoder 450 The operation of will be the same.

도 5에서 상술한 바와 같이, 본 발명의 일실시예에 따른 온도계 디코더부는 출력 셀에서 각각의 입력신호 디코더부(305,310)를 구비하지 않는다. 따라서, 온도계 디코더의 면적을 감소시킬 수 있다. 종래 기술에서 상술한 바와 같이, 낸드 게이트 1개의 면적을 1 이라고 했을 때, 종래의 온도계 디코더의 면적은 384 였으나, 본 발명에 따른 온도계 디코더의 면적은 164가 된다. 따라서, 면적이 절반 이상으로 감소하게 되는 효과가 있다. As described above in FIG. 5, the thermometer decoder according to the embodiment of the present invention does not include the respective input signal decoders 305 and 310 in the output cell. Thus, the area of the thermometer decoder can be reduced. As described above in the prior art, when the area of one NAND gate is 1, the area of the conventional thermometer decoder is 384, but the area of the thermometer decoder according to the present invention is 164. Therefore, there is an effect that the area is reduced to more than half.

그리고, 도 5 내지 도 7에서 도시한 바와 같이, 본 발명의 일 실시예에 따른 온도계 디코더는 반복적인 논리 게이트 구성을 가진다. 온도계 디코더부(450)에서는 앤드 게이트와 오아 게이트가 반복된다. 그리고, 하위비트 디코더부(410) 및 상위비트 디코더부(430)는 인버터 및 앤드게이트가 반복되는 구성을 가진다. 제작 공정에 있어서, 반복적인 패턴일수록 가장 제작이 쉬우며, 잘못 제작될 확률이 낮아진다. 따라서, 본 발명에 따른 온도계 디코더는 반복적인 논리 게이트 구성을 가지므로, 제작 공적상의 이점이 있다. 5 to 7, the thermometer decoder according to the embodiment of the present invention has a repetitive logic gate configuration. In the thermometer decoder 450, the AND gate and the OR gate are repeated. The lower bit decoder 410 and the higher bit decoder 430 have a configuration in which the inverter and the end gate are repeated. In the fabrication process, the more repetitive the pattern, the easier it is to fabricate, and the less likely it is to be fabricated incorrectly. Therefore, the thermometer decoder according to the present invention has an iterative logic gate configuration, which has advantages in manufacturing achievements.

도 8a를 참조하면, 본 발명에 따른 온도계 디코더에 있어서, 입력신호를 십진수1씩 증가시킴에 따라서 나타나는 출력의 변화를 알 수 있다. Referring to FIG. 8A, in the thermometer decoder according to the present invention, it is possible to know a change in output that appears as the input signal is increased by one decimal number.

즉, 000001에서 000010, 000011````111111 으로 1비트 씩 계속 입력을 증가시키면, 온도계 디코더의 출력은 매우 일정하게 한 단계씩 증가하게 된다. 따라서, 본 발명에 따른 온도계 디코더는, 면적이 감소하면서도 출력신호(O<n>)의 글릿치 잡음(glitch noise)의 발생이 거의 없어 정확한 신호를 전달할 수 있게 된다. In other words, if you continuously increase the input by 1 bit from 000001 to 000010, 000011`` '' 111111, the output of the thermometer decoder will increase by one step very uniformly. Therefore, the thermometer decoder according to the present invention can transmit an accurate signal because the area is reduced and there is little generation of glitch noise of the output signal O <n>.

도 8b를 참조하면, 본 발명에 따른 온도계 디코더에 있어서, 입력신호(I<n>를 십진수 1씩 감소시킴에 따라서 나타나는 출력의 변화를 알 수 있다. Referring to FIG. 8B, in the thermometer decoder according to the present invention, it is possible to know a change in output that appears as the input signal I <n> is decreased by one decimal number.

즉, 111111에서, 111110, 111101, ````000001 으로 1비트 씩 계속 입력을 감소시키면, 온도계 디코더의 출력은 매우 일정하게 한 단계씩 감소하게 된다. That is, at 111111, if the input is continuously decreased by 1 bit from 111110, 111101, `` 000001, the output of the thermometer decoder decreases by one step very uniformly.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다. As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, these terms are only used for the purpose of describing the present invention and are not intended to limit the scope of the present invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 온도계 디코더는 각각의 출력 셀에서 구비되었던 입력 신호 디코딩부를 제거함으로써, 면적을 감소시킬 수 있다. 그리고, 반복적인 논리 게이트의 배치로 공정을 단순화 할 수 있는 장점이 있다. As described above, the thermometer decoder according to the present invention can reduce the area by removing the input signal decoding unit provided in each output cell. And, there is an advantage that can simplify the process by repeating the arrangement of the logic gate.

Claims

A lower bit decoder unit for coding the digit signals (lower digit signals) corresponding to the lower half bits of the input signal and outputting the lower bit signals;

An upper bit decoder configured to code digit signals (upper digit signals) corresponding to upper half bits of the input signal and output upper bit signals; And

A decoder unit comprising a plurality of decoder stages comprising output units of a predetermined unit, wherein the one output cell outputs one output signal obtained by thermometer decoding the input signal.

Each output cell of the decoder stage is

It does not include a separate input signal decoder, and receives any one of the lower bit signals, any one of the higher bit signals, and the output signal of the next output cell immediately after the output cell to logically combine the And a thermometer decoder for generating an output signal.

The method of claim 1, wherein the one decoder stage

A thermometer decoder comprising m output cells.

The method of claim 2, wherein the lower bit decoder

The first through m-th low-bit signals generated by receiving the lower digit signals or the inverted signals thereof and performing a logical combination thereof, respectively, into preceding m-th cells among the m output cells. Outputting a thermometer decoder.

The method of claim 1, wherein the thermometer decoder

And an input flip-flop stage for outputting the rising edges of the lower and upper digit signals in synchronization with an applied clock.

The method of claim 4, wherein the thermometer decoder

And an output flip-flop stage configured to output the falling edge of the output signals output from the respective output cells in synchronization with the applied clock.

The method of claim 3, wherein the thermometer decoder

and k decoder stages.

The method of claim 6, wherein the higher bit decoder

And a zeroth to zeroth (k−1) th low bit signal generated by receiving the upper order digit signals or the inverted signals thereof and performing a logical combination thereof, and sequentially outputting one to each of the k decoder stages one by one. Decoder.

The method of claim 7, wherein the thermometer decoder unit

About n bit input signal

Outputs two output signals, the m times the k

Become,

The decoder stage provided in the last column includes the m-1 output cells.

The method of claim 8, wherein n is

6. Thermometer decoder, characterized in that.

The method of claim 9,

M is

Has 8 values,

K is

An area reduced thermometer decoder, characterized in that it has an eight value.

The method of claim 8, wherein the output cell

And a logic sum operation of the input lower bit signal and the higher bit signal is performed by performing a logical sum operation on an output signal immediately output from an output cell immediately after the output cell.

4. The decoder of claim 3, wherein the lower bit decoder is

A plurality of inverters for inverting and outputting the lower digit signals, respectively; And

Having first to (m-1) th gates,

The first to m-th AND gates

And receiving the digit signals or the inverted signals thereof, and logically sum them to output first to (m-1) th low-bit signals.

8. The method of claim 7, wherein the higher bit decoder is

A plurality of inverters for inverting and outputting the upper digit signals, respectively; And

And a zeroth to (k-1) th gate,

The 0 to (k-1) AND gates

And receiving the upper digit signals or the inverted signals thereof, and outputting the 0 th to the (k-1) upper bit signals by performing a logical sum of the received signals.

12. The apparatus of claim 11, wherein the preceding (m-1) output cells in the one output terminal are respectively:

A first end and gate configured to receive the lower bit signal and the upper bit signal, and output a result of performing a logical sum; And

And a second stage OR gate receiving the signal output from the first end gate and the output signal output from the next output cell, and adding the logic signal to the output signal.

The method of claim 5,

The input flip-flop stage

D-shaped flip-flop

The output flip flip end is

A thermometer decoder comprising a D flip-flop.

An n-bit input signal, comprising: a low-bit decoder unit for outputting low-bit signals with digit signals (lower digit signals) corresponding to lower x bits;

An upper bit decoder unit configured to code digit signals (upper digit signals) corresponding to upper (n-x) bits of the input signal and output upper bit signals; And

The decoder unit

Thermometer decodes an n-bit input signal

Output signals can be output,

With output cells

Each output cell of the decoder stage is

17. The method of claim 16, wherein x is

A thermometer decoder having a value of (n-1) / 2 or (n + 1) / 2.

The method of claim 17,

The lower bit decoder unit

The first through m-th low-bit signals obtained by receiving the low-order digits signals or the inverted signals thereof and performing a logical sum operation are sequentially sequenced into the preceding m-th cells among the m output cells. Output,

The upper bit decoder unit

And receiving the high-order digit signals or the inverted signals thereof and sequentially outputting the 0 th to (k-1) th bit signals obtained by performing a logical sum operation on the k decoder stages, one by one.

19. The apparatus of claim 18, wherein the preceding (m-1) output cells in the one output terminal are respectively:

A first end and gate configured to receive the lower bit signal and the upper bit signal, and to logically add the lower bit signal and the upper bit signal; And