KR20080024763A - Thin film transistor array panel and method for manufacturing the same - Google Patents

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오민석
김상갑
박홍식
진홍기
정유광
최승하
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삼성전자주식회사
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Abstract

A thin film transistor display panel and its fabrication method are provided to obtain low resistance of wirings and the reliability. A gate line(121) is formed on an insulation substrate. A gate insulating layer is formed on the gate line. A semiconductor(151) is formed on the gate insulating layer. Ohmic contacts are formed on the semiconductor. A data line(171) is formed on the ohmic contacts and includes a source electrode(173). A drain electrode faces the source electrode. A pixel electrode is connected with the drain electrode. At least one of the data line and the drain electrode includes the first contact layer, the second contact layer including a conductive oxide, and a conductive layer containing silver or a silver alloy.

Description

박막 트랜지스터 표시판 및 그 제조 방법{thin film transistor array panel and method for manufacturing the same}Thin film transistor array panel and method for manufacturing same

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 1 is a layout view illustrating a structure of a thin film transistor array panel according to an exemplary embodiment of the present invention.

도 2는 도 1의 박막 트랜지스터 표시판을 I-I 선을 따라 자른 단면도이고,FIG. 2 is a cross-sectional view of the thin film transistor array panel of FIG. 1 taken along line I-I,

도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법 중 중간 단계를 도시한 배치도이고,3 is a layout view illustrating intermediate steps in a method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention.

도 4는 도 3의 박막 트랜지스터 표시판을 Ⅱ-Ⅱ선을 따라 자른 단면도이고,4 is a cross-sectional view of the thin film transistor array panel of FIG. 3 taken along a line II-II;

도 5는 도 3 및 도 4의 다음 단계를 도시한 배치도이고,FIG. 5 is a layout view showing the next steps of FIGS. 3 and 4;

도 6은 도 5의 박막 트랜지스터 표시판을 Ⅲ-Ⅲ선을 따라 자른 단면도이고,FIG. 6 is a cross-sectional view of the thin film transistor array panel of FIG. 5 taken along line III-III;

도 7은 도 5 및 도 6의 다음 단계를 도시한 배치도이고,FIG. 7 is a layout view showing the next steps of FIGS. 5 and 6;

도 8은 도 7의 박막 트랜지스터 표시판을 Ⅳ-Ⅳ선을 따라 자른 단면도이고,FIG. 8 is a cross-sectional view of the thin film transistor array panel of FIG. 7 taken along line IV-IV.

도 9는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.9 is a cross-sectional view of a thin film transistor array panel according to another exemplary embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

110 : 절연 기판 121 : 게이트선110: insulated substrate 121: gate line

124 : 게이트 전극 131 : 유지전극선124: gate electrode 131: sustain electrode line

140 : 게이트 절연막 190 : 화소 전극140 gate insulating film 190 pixel electrode

본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor array panel and a method of manufacturing the same.

액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.Liquid crystal display is one of the most widely used flat panel displays. It consists of two substrates on which electrodes are formed and a liquid crystal layer interposed between them. The display device is applied to rearrange the liquid crystal molecules of the liquid crystal layer to control the amount of light transmitted.

이러한 액정 표시 장치에서 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고, 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 전압을 전달하는 데이터선(data line)을 표시판에 각각 형성한다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭(switching) 소자로서의 역할을 한다.In such a liquid crystal display, an image is displayed by applying a separate voltage to each pixel electrode. To this end, a thin film transistor, which is a three-terminal element for switching a voltage applied to the pixel electrode, is connected to each pixel electrode, and a gate line for transmitting a signal for controlling the thin film transistor and a voltage to be applied to the pixel electrode. Data lines for transmitting the data lines are formed on the display panel. The thin film transistor serves as a switching element that transfers or blocks an image signal transmitted through a data line to a pixel electrode according to a scan signal transmitted through a gate line.

한편 액정 표시 장치의 크기가 점점 대형화됨에 따라, 박막 트랜지스터와 연결되는 게이트선 및 데이터선 또한 길어지고 그에 따라 배선의 저항 또한 증가한 다. 이러한 저항 증가에 의한 신호 지연 등의 문제를 해결하기 위해서, 게이트선 및 데이터선을 최대한 낮은 비저항을 가지는 재료로 형성할 필요가 있다.On the other hand, as the size of the liquid crystal display device increases in size, the gate line and the data line connected to the thin film transistor also become longer, thereby increasing the resistance of the wiring. In order to solve such problems as signal delay caused by an increase in resistance, it is necessary to form the gate line and the data line with a material having the lowest specific resistance.

배선 재료 중 가장 낮은 비저항을 가지는 물질은 은(Ag)이다. 따라서 실제 공정에서 은(Ag)으로 이루어진 게이트선 및 데이터선을 포함하는 경우 신호 지연 등의 문제를 해결할 수 있다.The material with the lowest specific resistance among the wiring materials is silver (Ag). Therefore, when the gate line and the data line made of silver (Ag) are included in an actual process, problems such as signal delay may be solved.

그러나 은(Ag)은 유리 기판, 무기막 또는 유기막 등으로 이루어진 하부층과의 접착성(adhesion)이 극히 불량하여 배선의 들뜸(lifting) 또는 벗겨짐(peeling)을 쉽게 유발한다.However, silver (Ag) is extremely poor in adhesion with an underlying layer made of a glass substrate, an inorganic film, an organic film, or the like, which easily causes lifting or peeling of wiring.

본 발명은 상기한 문제점을 해결하기 위한 것으로, 배선의 저 저항성 및 신뢰성을 동시에 확보할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a thin film transistor array panel and a method of manufacturing the same that can ensure low resistance and reliability of wiring at the same time.

본 발명의 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 형성되어 있는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체, 상기 반도체 위에 형성되어 있는 저항성 접촉 부재, 상기 저항성 접촉 부재 위에 형성되며 소스 전극을 포함하는 데이터선과 상기 소스 전극과 마주하고 있는 드레인 전극, 및 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하며, 상기 데이터선과 상기 드레인 전극 중 적어도 어느 하나는 제1 접촉층, 도전성 산화물을 포함하는 제2 접촉층 및 은(Ag) 또는 은 합금(Ag alloy)을 포함하는 도전층을 포함할 수 있다. The thin film transistor array panel of the present invention includes an insulating substrate, a gate line formed on the insulating substrate, a gate insulating film formed on the gate line, a semiconductor formed on the gate insulating film, an ohmic contact member formed on the semiconductor, and A data line formed on the ohmic contact member, the data line including a source electrode, a drain electrode facing the source electrode, and a pixel electrode connected to the drain electrode, wherein at least one of the data line and the drain electrode includes: a first electrode; A contact layer, a second contact layer including a conductive oxide, and a conductive layer including silver (Ag) or a silver alloy may be included.

본 발명의 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 저항성 접촉 부재를 형성하는 단계, 상기 저항성 접촉 부재 위에 소스 전극을 포함하는 데이터선 및 상기 소스 전극과 마주하는 드레인 전극을 형성하는 단계, 및 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하며, 상기 데이터선 및 드레인 전극을 형성하는 단계는 제1 접촉층을 형성하는 단계, 상기 제1 접촉층 위에 도전성 산화물을 포함하는 제2 접촉층을 형성하는 단계 및 상기 제2 접촉층 위에 은(Ag) 또는 은 합금(Ag alloy)을 포함하는 도전층을 형성하는 단계를 포함할 수 있다.A method of manufacturing a thin film transistor array panel according to an embodiment of the present invention includes forming a gate line on an insulating substrate, forming a resistive contact member on the gate line, a data line including a source electrode on the resistive contact member, and facing the source electrode. Forming a drain electrode, and forming a pixel electrode connected to the drain electrode, wherein the forming of the data line and the drain electrode includes: forming a first contact layer; The method may include forming a second contact layer including a conductive oxide thereon and forming a conductive layer including silver (Ag) or silver alloy (Ag alloy) on the second contact layer.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right over" but also when there is another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대 하여 도면을 참조하여 상세하게 설명한다.A method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 구조에 대하여 상세히 설명한다. A structure of a thin film transistor array panel according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2.

절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이룬다. 또한 각 게이트선(121)의 다른 일부는 아래 방향으로 돌출하여 복수의 확장부(expansion)(127)를 이룬다.A plurality of gate lines 121 are formed on the insulating substrate 110 to transfer gate signals. The gate line 121 extends in the horizontal direction, and a part of each gate line 121 forms a plurality of gate electrodes 124. In addition, another portion of each gate line 121 protrudes downward to form a plurality of expansions 127.

게이트선(121)은 도전성 산화물로 이루어진 층(124p, 127p, 129p)(이하,‘접촉층’이라 함), 은(Ag) 또는 은 합금(Ag alloy)으로 이루어진 도전층(124q, 127q, 129q)(이하, ‘은(Ag) 도전층’이라 함), 및 도전성 산화물으로 이루어진 층(124r, 127r, 129r)(이하,‘보호층’이라 함)으로 형성되어 있다. The gate line 121 is a layer 124p, 127p, or 129p made of a conductive oxide (hereinafter referred to as a 'contact layer'), a conductive layer made of silver (Ag) or silver alloy (124q, 127q, 129q). ) (Hereinafter, referred to as a 'Ag conductive layer') and layers 124r, 127r, and 129r (hereinafter, referred to as a 'protective layer') made of a conductive oxide.

접촉층(124p, 127p, 129p)이나 보호층(124r, 127r, 129r)은 인듐-틴-옥사이드(indium-tin-oxide, ITO) 또는 인듐-징크-옥사이드(indium-zinc-oxide, IZO) 등을 포함할 수 있다. 또한 접촉층(124p, 127p, 129p), 은(Ag) 도전층(124q, 127q, 129q) 및 보호층(124r, 127r, 129r)의 측면은 약 30 내지 80도의 경사각으로 형성되어 있다. 접촉층(124p, 127p, 129p)은 기판과 게이트선 사이의 접착력을 향상시킨다. 또한 보호층(124r, 127r, 129r)은 후속 공정에서 은을 보호하며, 게이트 절연막(140)과 게이트선 사이의 접착력을 향상시킨다. The contact layers 124p, 127p, and 129p or the protective layers 124r, 127r, and 129r may be indium-tin-oxide (ITO) or indium-zinc-oxide (IZO). It may include. The side surfaces of the contact layers 124p, 127p, and 129p, the silver (Ag) conductive layers 124q, 127q, and 129q, and the protective layers 124r, 127r, and 129r are formed at an inclination angle of about 30 to 80 degrees. The contact layers 124p, 127p, and 129p improve the adhesion between the substrate and the gate line. In addition, the protective layers 124r, 127r, and 129r protect silver in a subsequent process, and improve adhesion between the gate insulating layer 140 and the gate line.

도 1, 도 3 및 도 4를 참조하면, 접촉층(124p, 127q, 129p), 은(Ag) 도전 층(124q, 127q, 129q) 및 보호층(124r, 127r, 129r)은 스퍼터링(sputtering) 방법으로 기판 위에 형성될 수 있다. 예를 들면 절연 기판(110) 위에 스퍼터링으로 ITO 또는 IZO를 포함하는 제1 도전막을 형성하고, 그 위에 은(Ag) 또는 은 합금(Ag alloy)을 포함하는 제2 도전막을 형성하고, 그 위에 다시 ITO 또는 IZO를 포함하는 제3 도전막을 형성한다. 이 때 ITO 타겟으로 약 25 ℃ 내지 150℃, 바람직하게는 약 25 내지 50℃의 온도에서 도전막을 형성하는 경우 비정질(amorphous) 형태의 ITO가 형성된다. 한편 IZO 등을 타겟으로 도전막을 형성할 수도 있다.1, 3, and 4, the contact layers 124p, 127q, and 129p, the silver (Ag) conductive layers 124q, 127q, and 129q, and the protective layers 124r, 127r, and 129r are sputtered. Can be formed over the substrate. For example, a first conductive film containing ITO or IZO is formed on the insulating substrate 110 by sputtering, and a second conductive film containing silver (Ag) or silver alloy is formed thereon, and again thereon. A third conductive film containing ITO or IZO is formed. At this time, when the conductive film is formed at a temperature of about 25 ° C. to 150 ° C., preferably about 25 ° C. to 50 ° C., the amorphous form of ITO is formed. On the other hand, a conductive film may be formed targeting IZO or the like.

그 후 제3 도전막 위에 감광성 물질을 도포하고, 사진 식각 공정으로 제1 도전막, 은(Ag) 또는 은 합금을 포함하는 제2 도전막 및 제3 도전막을 패터닝하여 접촉층, 은 도전층 및 보호층을 포함하는 게이트선(121)을 형성할 수 있다.Thereafter, a photosensitive material is coated on the third conductive film, and the contact layer, the silver conductive layer, and the second conductive film including the first conductive film, silver (Ag) or silver alloy and the third conductive film are patterned by a photolithography process. The gate line 121 including the passivation layer may be formed.

도 1 및 도 2를 다시 참조하면 게이트선(121) 위에 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.Referring to FIGS. 1 and 2 again, a gate insulating layer 140 made of silicon nitride (SiNx) is formed on the gate line 121.

게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon) 등으로 이루어진 복수의 반도체(151)가 형성되어 있다. 반도체(151)는 세로 방향으로 뻗어 있으며 이로부터 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 또한 반도체(151)는 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮고 있다. A plurality of semiconductors 151 made of hydrogenated amorphous silicon or the like are formed on the gate insulating layer 140. The semiconductor 151 extends in the longitudinal direction, from which an extension 154 extends toward the gate electrode 124. In addition, the semiconductor 151 increases in width near the point where the semiconductor line 151 meets the gate line 121 to cover a large area of the gate line 121.

반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 이루어지는 저항성 접촉 부재(ohmic contact)(161, 163, 165)가 형성되어 있다. 반도체(151)와 저항성 접촉 부재(161, 163, 165)의 측면 역시 경사져 있으며 경사각은 기판(110)에 대해서 30 내지 80° 를 이룬다.An ohmic contact 161, 163, and 165 formed of a material such as n + hydrogenated amorphous silicon in which silicide or n-type impurities are heavily doped is formed on the semiconductor 151. Side surfaces of the semiconductor 151 and the ohmic contacts 161, 163, and 165 are also inclined, and the inclination angle is 30 to 80 ° with respect to the substrate 110.

본 발명의 일 실시예에서 반도체(151)와 저항성 접촉 부재(161, 163, 165)는 선형 및 섬형으로 형성되었으나, 반도체와 저항성 접촉 부재는 게이트 전극과 중첩하는 부분에서 섬형상으로 이루어질 수도 있다.In one embodiment of the present invention, the semiconductor 151 and the ohmic contact members 161, 163, and 165 are formed in a linear and island shape, but the semiconductor and the ohmic contact member may be formed in an island shape at a portion overlapping the gate electrode.

도 1, 도 5 및 도 6을 참조하면 반도체(151) 및 저항성 접촉 부재(161, 163, 165)는 다음의 방법으로 형성된다.1, 5, and 6, the semiconductor 151 and the ohmic contacts 161, 163, and 165 are formed by the following method.

게이트선(121) 및 게이트 전극(124)을 덮도록 질화 규소(SiNx) 또는 산화 규소(SiO2)를 증착하여 게이트 절연막(140)을 형성한다. 그 다음, 게이트 절연막(140) 위에 비정질 규소층(intrinsic amorphous silicon, 도시하지 않음), 불순물이 도핑된 비정질 규소층(extrinsic amorphous silicon, 도시하지 않음)을 연속하여 적층한다. 그 다음, 불순물이 도핑된 비정질 규소층과 비정질 규소층을 사진 식각하여 복수의 돌출부(154)를 포함하는 반도체(151)와 불순물이 도핑된 비정질 규소층을 포함하는 저항성 접촉 패턴(164)을 형성한다.Silicon nitride (SiNx) or silicon oxide (SiO 2 ) is deposited to cover the gate line 121 and the gate electrode 124 to form a gate insulating layer 140. Next, an amorphous silicon layer (not shown) and an amorphous silicon layer doped with impurities (not shown) are successively stacked on the gate insulating layer 140. Next, an ohmic doped amorphous silicon layer and an amorphous silicon layer are photo-etched to form a resistive contact pattern 164 including a semiconductor 151 including a plurality of protrusions 154 and an amorphous silicon layer doped with impurities. do.

도 1 및 도 2를 다시 참조하면, 저항성 접촉 부재(161, 163, 165) 및 게이트 절연막(140) 위에 소스 전극(source electrode)(173)을 포함하는 데이터선(data line)(171), 드레인 전극(drain electrode)(175) 및 유지 축전기용 도전체(storage capacitor conductor)(177)가 형성되어 있다.Referring back to FIGS. 1 and 2, a data line 171 and a drain including a source electrode 173 on the ohmic contacts 161, 163, and 165 and the gate insulating layer 140. A drain electrode 175 and a storage capacitor conductor 177 are formed.

데이터선(171)은 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전 압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치되어 있다. The data line 171 extends in the vertical direction and crosses the gate line 121 to transmit a data voltage. A plurality of branches extending from the data line 171 toward the drain electrode 175 forms the source electrode 173. The pair of source and drain electrodes 173 and 175 are separated from each other and positioned opposite to the gate electrode 124.

소스 전극(173)을 포함하는 데이터선(171) 및 드레인 전극(175)은 도전성 물질을 포함하는 제1 접촉층(171o, 173o, 175o, 177o, 179o), 인듐-틴-옥사이드(ITO), 또는 인듐-징크-옥사이드(IZO) 등의 도전성 산화물을 포함하는 제2 접촉층(171p, 173p, 175p, 177p, 179p), 은(Ag) 또는 은 합금(Ag-alloy)를 포함하는 도전층(171q, 173q, 175q, 177q, 179q) 및 인듐-틴-옥사이드(ITO), 또는 인듐-징크-옥사이드(IZO) 등의 도전성 산화물을 포함하는 보호층(171r, 173r, 175r, 177r, 179r)을 포함한다. The data line 171 and the drain electrode 175 including the source electrode 173 may include the first contact layers 171o, 173o, 175o, 177o, and 179o including a conductive material, indium tin oxide (ITO), Or a second contact layer (171p, 173p, 175p, 177p, 179p) containing a conductive oxide such as indium-zinc-oxide (IZO), silver (Ag), or a conductive layer containing silver (Ag-alloy) Protective layers 171r, 173r, 175r, 177r, and 179r containing conductive oxides such as 171q, 173q, 175q, 177q, 179q) and indium tin oxide (ITO), or indium zinc oxide (IZO). Include.

일반적으로 소스 전극(173)을 포함하는 데이터선(171) 및 드레인 전극(175)은 반도체(151) 위에 있는 저항성 접촉 부재(161, 163, 165)와 오믹 컨택(ohmic contact)을 이루어야 한다. 그런데 ITO나 IZO를 포함하는 도전층과 불순물이 도핑된 저항성 접촉 부재 사이에는 오믹 컨택이 형성되지 않는 문제점이 있다. In general, the data line 171 and the drain electrode 175 including the source electrode 173 should make ohmic contact with the ohmic contacts 161, 163, and 165 on the semiconductor 151. However, there is a problem in that an ohmic contact is not formed between the conductive layer including ITO or IZO and the ohmic contact doped with impurities.

따라서 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 ITO 또는 IZO를 포함하는 제2 접촉층 아래에 불순물이 도핑된 저항성 접촉 부재와 오믹 컨택이 잘 형성되는 물질을 포함하는 제1 접촉층을 더 포함한다. 예를 들면 제1 접촉층(171o, 173o, 175o, 177o, 179o)은 몰리브덴(Mo), 몰리브덴 합금, 탄탈륨(Ta), 탄탈륨 합금, 티타늄(Ti), 티타늄 합금, 몰리브덴-규소 화합물(Mo-silicide), 티타 늄-규소 화합물(Ti-silicide) 중 적어도 하나를 포함한다. Therefore, the thin film transistor array panel according to the exemplary embodiment of the present invention further includes a first contact layer including a material in which ohmic contacts and an ohmic contact doped with impurities are well formed under a second contact layer including ITO or IZO. do. For example, the first contact layers 171o, 173o, 175o, 177o, and 179o may include molybdenum (Mo), molybdenum alloys, tantalum (Ta), tantalum alloys, titanium (Ti), titanium alloys, and molybdenum-silicon compounds (Mo- silicide) and a titanium-silicon compound (Ti-silicide).

한편 인듐-틴-옥사이드(ITO), 또는 인듐-징크-옥사이드(IZO) 등의 도전성 산화물을 포함하는 제2 접촉층(171p, 173p, 175p, 177p, 179p)은 은(Ag) 또는 은 합금(Ag-alloy)을 포함하는 도전층(171q, 173q, 175q, 177q. 179q)과 하부막과의 접착력을 향상시킨다. 인듐-틴-옥사이드(ITO), 또는 인듐-징크-옥사이드(IZO) 등의 도전성 산화물을 포함하는 보호층(171r, 173r, 175r, 177r, 179r)은 은(Ag) 또는 은 합금(Ag-alloy)을 포함하는 도전층(171q, 173q, 175q, 177q, 179q)을 보호하고, 보호막(180)과 은(Ag) 또는 은 합금(Ag-alloy)을 포함하는 도전층과의 접착력을 향상시킨다.Meanwhile, the second contact layers 171p, 173p, 175p, 177p, and 179p including a conductive oxide such as indium tin oxide (ITO) or indium zinc oxide (IZO) may be formed of silver (Ag) or silver alloy ( Adhesion between the conductive layers 171q, 173q, 175q, 177q. 179q including Ag-alloy and the lower layer is improved. The protective layers 171r, 173r, 175r, 177r, and 179r including a conductive oxide such as indium tin oxide (ITO) or indium zinc oxide (IZO) may be formed of silver (Ag) or silver alloy (Ag-alloy). And protect the conductive layers 171q, 173q, 175q, 177q, and 179q, and improve the adhesion between the protective film 180 and the conductive layer containing silver (Ag) or silver alloy (Ag-alloy).

데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)도 게이트선(121)과 마찬가지로 그 측면이 기판(110)에 대해서 약 30 내지 80°의 각도로 각각 경사져 있다. Similarly to the gate line 121, the data line 171, the drain electrode 175, and the storage capacitor conductor 177 are also inclined with respect to the substrate 110 at an angle of about 30 to 80 °.

한편 본 발명의 일 실시예에서 제1 접촉층(171o, 173o, 175o, 177o, 179o)은 200Å 내지 500Å의 두께로 형성되고, 인듐-틴-옥사이드(ITO), 또는 인듐-징크-옥사이드(IZO) 등의 도전성 산화물을 포함하는 제2 접촉층(171p, 173p, 175p, 177p, 179p)은 100Å 내지 500Å의 두께로 형성될 수 있다. 또한 은(Ag) 또는 은 합금(Ag-alloy)를 포함하는 도전층(171q, 173q, 175q, 177q, 179q)은 2000Å 내지 4000Å의 두께로 형성되고, 인듐-틴-옥사이드(ITO), 또는 인듐-징크-옥사이드(IZO) 등의 도전성 산화물을 포함하는 보호층(171r, 173r, 175r, 177r, 179r)은 100Å 내지 500Å의 두께로 형성될 수 있다. Meanwhile, in one embodiment of the present invention, the first contact layers 171o, 173o, 175o, 177o, and 179o are formed to have a thickness of 200 kPa to 500 kPa, indium tin oxide (ITO), or indium zinc oxide (IZO). The second contact layers 171p, 173p, 175p, 177p, and 179p including a conductive oxide such as) may be formed to have a thickness of 100 kPa to 500 kPa. In addition, the conductive layers 171q, 173q, 175q, 177q, and 179q including silver (Ag) or silver alloy (Ag-alloy) are formed to have a thickness of 2000 kPa to 4000 kPa, and indium tin oxide (ITO), or indium The protective layers 171r, 173r, 175r, 177r, and 179r including a conductive oxide such as zinc oxide (IZO) may be formed to have a thickness of 100 kV to 500 kV.

게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(Thin Film Transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다. 유지 축전기용 도전체(177)는 게이트선(121)의 확장부(127)와 중첩되어 있다.The gate electrode 124, the source electrode 173, and the drain electrode 175 together with the protrusion 154 of the semiconductor 151 form a thin film transistor (TFT), and the channel of the thin film transistor is a source. A protrusion 154 is formed between the electrode 173 and the drain electrode 175. The storage capacitor conductor 177 overlaps the extension portion 127 of the gate line 121.

반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 그 밖의 부분에서 반도체(151)의 형태는 데이터선(171) 및 드레인 전극(175)와 실질적으로 동일하다. 저항성 접촉 부재(161, 163, 165)는 그 하부의 반도체(154)과 그 상부의 소스 전극(173) 및 드레인 전극(175) 사이에 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 한편 저항성 접촉 부재(161, 163, 165)는 데이터선(171) 및 드레인 전극(175)와 실질적으로 동일한 형태일 수 있다.The semiconductor 151 has a portion exposed between the source electrode 173 and the drain electrode 175, and not covered by the data line 171 and the drain electrode 175, and the shape of the semiconductor 151 in other portions. Is substantially the same as the data line 171 and the drain electrode 175. The ohmic contacts 161, 163, and 165 exist between the semiconductor 154 below and the source electrode 173 and the drain electrode 175 thereon, and serve to lower the contact resistance. The ohmic contacts 161, 163, and 165 may have substantially the same shape as the data line 171 and the drain electrode 175.

도 1, 도 7 및 도 8을 참조하면, 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)는 다음의 방법으로 형성된다.1, 7 and 8, the data line 171, the drain electrode 175, and the conductor 177 for the storage capacitor are formed in the following manner.

저항성 접촉 패턴(164) 위에 스퍼터링 등의 방법으로 도전성 물질을 포함하는 제1 도전막(도시하지 않음), 도전성 산화물을 포함하는 제2 도전막(도시하지 않음), 은(Ag) 또는 은 합금(Ag-alloy)을 포함하는 제3 도전막(도시하지 않음) 및 도전성 산화물을 포함하는 제4 도전막을 형성한다.A first conductive film (not shown) containing a conductive material, a second conductive film (not shown) including a conductive oxide, silver (Ag), or a silver alloy (not shown) by a method such as sputtering on the ohmic contact pattern 164. A third conductive film (not shown) containing Ag-alloy) and a fourth conductive film containing conductive oxide are formed.

본 발명의 일 실시예에서 제1 도전막은 몰리브덴(Mo), 몰리브덴 합금, 탄탈륨(Ta), 탄탈륨 합금, 티타늄(Ti), 티타늄 합금, 몰리브덴-규소 화합물(Mo- silicide), 티타늄-규소 화합물(Ti-silicide) 중 하나를 스퍼터링 방법으로 형성할 수 있다. 이 때 공정은 상온에서 100℃의 온도 범위에서 진행할 수 있다.In an embodiment of the present invention, the first conductive layer may include molybdenum (Mo), molybdenum alloy, tantalum (Ta), tantalum alloy, titanium (Ti), titanium alloy, molybdenum-silicon compound (Mo-silicide), and titanium-silicon compound ( Ti-silicide) can be formed by a sputtering method. At this time, the process may proceed in a temperature range of 100 ℃ at room temperature.

그 후 제1 도전막 위에 비정질 인듐-틴-옥사이드(ITO), 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 중 하나를 스퍼터링 방법으로 형성하여 제2 도전막을 형성할 수 있다. 이 때 공정은 상온에서 100℃의 온도 범위에서 진행할 수 있다.Thereafter, one of amorphous indium tin oxide (ITO), indium tin oxide (ITO), and indium zinc oxide (IZO) may be formed on the first conductive layer by sputtering to form a second conductive layer. . At this time, the process may proceed in a temperature range of 100 ℃ at room temperature.

그 후 제2 도전막 위에 은 또는 은 합금을 스퍼터링 방법으로 형성하여 은 또는 은 합금을 포함하는 제3 도전막을 형성할 수 있다. 이 때 공정은 상온에서 100℃의 온도 범위에서 진행할 수 있다. 특히 은의 벗겨짐 또는 들뜸(lifting) 방지를 위하여 상온에서 진행하는 것이 바람직하다. Thereafter, silver or a silver alloy may be formed on the second conductive film by a sputtering method to form a third conductive film including silver or a silver alloy. At this time, the process may proceed in a temperature range of 100 ℃ at room temperature. In particular, it is preferable to proceed at room temperature in order to prevent the peeling or lifting of the silver.

그 후, 제3 도전막 위에 비정질 인듐-틴-옥사이드(ITO), 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 중 하나를 스퍼터링 방법으로 형성하여 제4 도전막을 형성할 수 있다. 이 때 공정은 상온에서 100℃의 온도 범위에서 진행할 수 있다.Thereafter, one of amorphous indium tin oxide (ITO), indium tin oxide (ITO), and indium zinc oxide (IZO) may be formed on the third conductive film by sputtering to form a fourth conductive film. have. At this time, the process may proceed in a temperature range of 100 ℃ at room temperature.

그 후, 제4 도전막 위에 감광성 물질(도시하지 않음)을 도포하고, 노광 및 현상하여 감광막 패턴(도시하지 않음)을 형성한다. 그리고 감광막 패턴을 식각 마스크로 제1, 제2, 제3 및 제4 도전막을 건식 또는 습식 식각하여 제1 접촉층, 제2 접촉층, 은 또는 은 합금을 포함하는 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)을 형성한다.Thereafter, a photosensitive material (not shown) is applied on the fourth conductive film, and the photosensitive film pattern (not shown) is formed by exposure and development. The first, second, third, and fourth conductive layers may be dry or wet etched using the photoresist pattern as an etch mask to form a data line 171 and a drain electrode including a first contact layer, a second contact layer, silver, or a silver alloy. 175 and the conductor 177 for the storage capacitor are formed.

그 후, 감광막 패턴을 제거하고, 데이터선(171), 드레인 전극(175)을 식각 마스크로 저항성 접촉 패턴(도시하지 않음)을 건식 또는 습식 식각하여 저항성 접촉 부재(161, 163, 165)를 형성한다. 그 결과 소스 전극(173)과 드레인 전극(175) 사이에는 반도체의 돌출부(154)가 노출된다. 한편, 감광막 패턴을 제거하지 않고, 감광막 패턴을 식각 마스크로 저항성 접촉 패턴을 식각하여 저항성 접촉 부재(161, 163, 165)를 형성할 수도 있다.Thereafter, the photoresist pattern is removed, and the ohmic contact patterns (not shown) are dry or wet etched using the data line 171 and the drain electrode 175 as an etching mask to form the ohmic contacts 161, 163, and 165. do. As a result, the protrusion 154 of the semiconductor is exposed between the source electrode 173 and the drain electrode 175. Meanwhile, the resistive contact members 161, 163, and 165 may be formed by etching the resistive contact pattern using the photoresist pattern as an etching mask without removing the photoresist pattern.

저항성 접촉 부재(161, 163, 165)와 IZO 또는 ITO 층 사이에는 오믹 컨택이 형성되지 않는데, 본 발명의 일 실시예에서 저항성 접촉 부재(161, 163, 165) 바로 위에 몰리브덴(Mo), 몰리브덴 합금, 탄탈륨(Ta), 탄탈륨 합금, 티타늄(Ti), 티타늄 합금, 몰리브덴-규소 화합물(Mo-silicide), 티타늄-규소 화합물(Ti-silicide) 중 적어도 하나를 포함하는 제1 접촉층을 형성하여 오믹 컨택을 만든다.No ohmic contact is formed between the ohmic contacts 161, 163, and 165 and the IZO or ITO layer. In an embodiment of the present invention, the molybdenum (Mo) and molybdenum alloys are disposed directly on the ohmic contacts. , Ohmic by forming a first contact layer including at least one of tantalum (Ta), tantalum alloy, titanium (Ti), titanium alloy, molybdenum-silicon compound (Mo-silicide), and titanium-silicide compound (Ti-silicide) Make a contact.

도 1 및 도 2를 다시 참조하면, 데이터선(171), 드레인 전극(175), 유지 축전기용 도전체(177) 및 노출된 반도체(151) 위에는 무기 물질인 질화 규소(SiNx) 또는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어진 보호막(passivation layer)(180)이 형성되어 있다. 또한, 상기 보호막(180)을 유기 물질로 형성하는 경우에는, 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)이 드러난 부분으로 보호막(180)의 유기 물질이 접촉하는 것을 방지하기 위하여, 유기막의 하부에 질화 규소(SiNx) 또는 산화 규소(SiO2)로 이루어진 절연막(도시하 지 않음)이 추가로 형성될 수도 있다.Referring back to FIGS. 1 and 2, silicon nitride (SiNx) or planarization characteristics, which are inorganic materials, are formed on the data line 171, the drain electrode 175, the storage capacitor conductor 177, and the exposed semiconductor 151. Low dielectric constant insulation materials such as a-Si: C: O, a-Si: O: F, etc., which are formed by organic materials having excellent and photosensitivity, plasma enhanced chemical vapor deposition (PECVD), etc. A passivation layer 180 is formed. In addition, when the passivation layer 180 is formed of an organic material, the organic material of the passivation layer 180 is prevented from coming into contact with a portion where the semiconductor 154 between the source electrode 173 and the drain electrode 175 is exposed. For this purpose, an insulating film (not shown) made of silicon nitride (SiNx) or silicon oxide (SiO 2 ) may be further formed below the organic film.

보호막(180)에는 게이트선의 끝부분(129), 드레인 전극(175), 유지 축전기용 도전체(177) 및 데이터선의 끝부분(179)을 각각 드러내는 복수의 접촉구(contact hole)(181, 185, 187, 182)가 형성되어 있다.The passivation layer 180 includes a plurality of contact holes 181 and 185 respectively exposing the gate portion 129, the drain electrode 175, the storage capacitor conductor 177, and the data portion 179. , 187, 182 are formed.

보호막(180) 위에 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다. 화소 전극(190)은 접촉구(185, 187)를 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 유지 축전기용 도전체(177)에 데이터 전압을 전달한다. A plurality of pixel electrodes 190 made of ITO or IZO and a plurality of contact assistants 81 and 82 are formed on the passivation layer 180. The pixel electrode 190 is physically and electrically connected to the drain electrode 175 and the storage capacitor conductor 177 through the contact holes 185 and 187, respectively, to receive the data voltage from the drain electrode 175 and to maintain the storage capacitor. The data voltage is transmitted to the existing conductor 177.

데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 액정층의 액정 분자들을 재배열시킨다.The pixel electrode 190 to which the data voltage is applied rearranges the liquid crystal molecules of the liquid crystal layer by generating an electric field together with a common electrode (not shown) of another display panel (not shown) to which a common voltage is applied. .

또한 화소 전극(190)과 대향 표시판에 형성되어 있는 공통 전극(도시하지 않음)은 액정 축전기(liquid crystal capacitor)를 이루어 박막 트랜지스터가 턴오프(turn off)된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며, 이를 "유지 축전기(storage electrode)"라 한다. 유지 축전기는 화소 전극(190) 및 이와 이웃하는 게이트선(121)[이를 "전단 게이트선(previous gate line)"이라 함]의 중첩 등으로 형성되며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121) 을 확장한 확장부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 확장부(127)와 중첩되는 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다. In addition, the common electrode (not shown) formed on the display panel opposite to the pixel electrode 190 forms a liquid crystal capacitor to maintain the applied voltage even after the thin film transistor is turned off. In order to enhance the capability, another capacitor connected in parallel with the liquid crystal capacitor is placed, which is called a "storage electrode". The storage capacitor is formed by overlapping the pixel electrode 190 and the neighboring gate line 121 (which is referred to as a "previous gate line"), and the like, to increase the capacitance of the storage capacitor, that is, the storage capacitor. In order to increase the overlapped area by providing an extension 127 extending the gate line 121, a protective film conductor 177 connected to the pixel electrode 190 and overlapping the extension 127 is provided. 180) Place it underneath to bring the distance between the two closer.

접촉 보조 부재(81, 82)는 접촉구(181, 182)를 통하여 게이트선의 끝부분(129)과 데이터선의 끝부분(179)에 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선의 끝부분(129) 또는 데이터선의 끝부분(179)과 구동 집적 회로와 같은 외부 장치의 접착성을 보완하고 이들을 보호한다. The contact auxiliary members 81 and 82 are connected to the end portion 129 of the gate line and the end portion 179 of the data line through the contact holes 181 and 182, respectively. The contact assistants 81 and 82 compensate for and protect the adhesion between the end portion 129 of the gate line or the end portion 179 of the data line and an external device such as a driving integrated circuit.

이하에서는 도 9를 참조하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판 및 이의 제조 방법을 설명한다. 앞에서 설명한 도 1 내지 도 8의 박막 트랜지스터 표시판 및 이의 제조 방법과 차이점을 중심으로 서술 한다.Hereinafter, a thin film transistor array panel and a method of manufacturing the same according to another exemplary embodiment of the present invention will be described with reference to FIG. 9. 1 to 8 will be described with focus on the difference between the thin film transistor array panel and a method of manufacturing the same.

본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판(300)은 반도체(351), 저항성 접촉 부재(363, 365), 소스 전극(373)을 포함하는 데이터선 및 드레인 전극(375)이 하나의 마스크를 사용하여 형성된다. 또한 그 결과 반도체(351)는 데이터선 및 드레인 전극(375)과 중첩되게 형성된다.In the thin film transistor array panel 300 according to another exemplary embodiment, the data line and the drain electrode 375 including the semiconductor 351, the ohmic contact members 363 and 365, and the source electrode 373 may use one mask. Is formed using. As a result, the semiconductor 351 is formed to overlap the data line and the drain electrode 375.

반도체(351)는 선형부와 섬형부를 가지며, 소스 전극(373) 및 드레인 전극(375) 사이로 드러나는 부분을 제외하면 소스 전극(373)을 포함하는 데이터선 및 드레인 전극(375)와 실질적으로 동일한 형태일 수 있다. 또한 저항성 접촉 부재(363, 365)는 소스 전극(373)을 포함하는 데이터선 및 드레인 전극(375)과 실질적으로 동일한 형태일 수 있다.The semiconductor 351 has a linear portion and an island portion, and is substantially the same as the data line and drain electrode 375 including the source electrode 373 except for portions exposed between the source electrode 373 and the drain electrode 375. It may be in the form. In addition, the ohmic contacts 363 and 365 may have substantially the same shape as the data line and the drain electrode 375 including the source electrode 373.

반도체(351), 저항성 접촉 부재(363, 365), 소스 전극(373)을 포함하는 데이 터선 및 드레인 전극(375)은 다음의 방법으로 형성된다.The data line including the semiconductor 351, the ohmic contacts 363 and 365, the source electrode 373 and the drain electrode 375 are formed by the following method.

예를 들면 화학 기상 증착(chemical vapor deposition, CVD) 챔버 내에 게이트선(121) 및 게이트 전극(124)을 덮도록 질화 규소(SiNx) 또는 산화 규소(SiO2)를 증착하여 게이트 절연막(140)을 형성한다. 그 다음 게이트 절연막(140) 위에 비정질 규소층(intrinsic amorphous silicon), 불순물이 도핑된 비정질 규소층(extrinsic amorphous silicon)을 연속하여 적층한다. 그 다음 몰리브덴 또는 티타늄을 포함하는 기체를 챔버에 공급하여 몰리브덴-규소 화합물(Mo-silicide, MoSix)나 티타늄-규소 화합물(Ti-silicide, TiSix)을 적층한다. 예를 들면 챔버에 MoCl6 또는 TiCl4 등의 기체를 공급할 수 있으며, 이 때 공정은 약 350℃의 온도에서 진행될 수 있다.For example, silicon nitride (SiNx) or silicon oxide (SiO 2 ) is deposited to cover the gate line 121 and the gate electrode 124 in a chemical vapor deposition (CVD) chamber to form the gate insulating layer 140. Form. Next, an amorphous silicon layer and an impurity doped amorphous silicon layer are successively stacked on the gate insulating layer 140. Then, a gas containing molybdenum or titanium is supplied to the chamber to deposit a molybdenum-silicon compound (Mo-silicide, MoSix) or a titanium-silicon compound (Ti-silicide, TiSix). For example, a gas such as MoCl 6 or TiCl 4 may be supplied to the chamber, and the process may be performed at a temperature of about 350 ° C.

그 다음 스퍼터링의 방법으로 ITO 또는 IZO를 등의 도전성 산화물을 포함하는 도전막을 형성하고, 은(Ag) 또는 은 합금(Ag alloy)을 포함하는 도전막을 형성하고, 다시 ITO 또는 IZO 등의 도전성 산화물을 포함하는 도전막을 형성한다.Next, a conductive film containing a conductive oxide such as ITO or IZO is formed by sputtering, a conductive film containing silver (Ag) or silver alloy is formed, and a conductive oxide such as ITO or IZO is formed again. A conductive film is formed.

그 후 도전막 위에 감광성 물질을 노광 및 현상하여 제1 감광막 패턴을 형성한다. 제1 감광막 패턴을 식각 마스크로 3층의 도전막을 건식 또는 습식 식각 하고, 몰리브덴-규소 화합물층 또는 티타늄-규소 화합물층, 불순물이 도핑된 비정질 규소층과 비정질 규소층을 건식 또는 습식 식각한다. 그 결과 데이터선 패턴(도시하지 않음), 저항성 접촉 패턴(도시하지 않음) 및 반도체(151)가 형성된다. 이 때 3층의 도전막과 몰리브덴-규소 화합물 또는 티타늄 규소 화합물층을 한번에 식각할 수도 있다.Thereafter, a photosensitive material is exposed and developed on the conductive film to form a first photosensitive film pattern. The conductive film of three layers is dry or wet etched using the first photoresist pattern as an etching mask, and the molybdenum-silicon compound layer or the titanium-silicon compound layer, and the amorphous silicon layer and the amorphous silicon layer doped with impurities are dry or wet etched. As a result, a data line pattern (not shown), an ohmic contact pattern (not shown), and a semiconductor 151 are formed. At this time, the three conductive layers and the molybdenum-silicon compound or titanium silicon compound layer may be etched at once.

그 후 제1 감광막 패턴을 소정 두께만큼 식각하여 제2 감광막 패턴을 형성한다. 제2 감광막 패턴을 식각 마스크로 3층의 도전막을 건식 또는 습식 식각하고, 몰리브덴-규소 화합물층 또는 티타늄-규소 화합물층을 건식 또는 습식 식각한다. 그 후 저항성 접촉 패턴을 건식 또는 습식 식각한다. 그 결과 소스 전극(373)을 포함하는 데이터선, 드레인 전극(375) 및 저항성 접촉 부재(363, 365)가 형성된다.Thereafter, the first photoresist pattern is etched by a predetermined thickness to form a second photoresist pattern. The conductive film of three layers is dry or wet etched using the second photoresist pattern as an etch mask, and the molybdenum-silicon compound layer or the titanium-silicon compound layer is dry or wet etched. The resistive contact pattern is then dry or wet etched. As a result, the data line including the source electrode 373, the drain electrode 375, and the ohmic contacts 363 and 365 are formed.

소스 전극(373)을 포함하는 데이터선, 드레인 전극(373)은 몰리브덴-규소 화합물 또는 티타늄-규소 화합물을 포함하는 제1 접촉층(373a, 375a), ITO 또는 IZO를 포함하는 제2 접촉층(373b, 375b), 은(Ag) 또는 은(Ag) 합금을 포함하는 도전층(373c, 375d) 및 ITO 또는 IZO를 포함하는 보호층(373d, 375d)를 포함한다. 한편 제1 접촉층(373a, 375a)은 몰리브덴-규소 화합물 또는 티타늄 규소 화합물을 포함하였지만, 제1 접촉층(373a, 375a)은 몰리브덴(Mo), 몰리브덴 합금, 탄탈륨(Ta), 탄탈륨 합금, 티타늄(Ti), 티타늄 합금을 포함할 수도 있다.The data line including the source electrode 373 and the drain electrode 373 may include a first contact layer 373a and 375a including a molybdenum-silicon compound or a titanium-silicon compound, and a second contact layer including ITO or IZO. 373b, 375b, conductive layers 373c, 375d containing silver (Ag) or silver (Ag) alloys, and protective layers 373d, 375d containing ITO or IZO. Meanwhile, the first contact layers 373a and 375a include a molybdenum-silicon compound or a titanium silicon compound, while the first contact layers 373a and 375a include molybdenum (Mo), molybdenum alloy, tantalum (Ta), tantalum alloy, and titanium. (Ti), a titanium alloy may be included.

본 발명의 다른 실시예에서 제1 접촉층(373a, 375a)은 저항성 접촉 부재(363, 365)와 오믹 컨택을 형성할 수 있다. 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 등의 도전성 산화물을 포함하는 제2 접촉층(373b, 375b)은 은(Ag) 또는 은 합금(Ag-alloy)을 포함하는 도전층(373c, 375c)과 하부막과의 접착력을 향상시킨다. 또한 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 등의 도전성 산화물을 포함하는 보호층(373d, 375d)은 은(Ag) 또는 은 합금(Ag-alloy)을 포함하는 도전층(373c, 375c)을 보호하고, 보호막(380)과 은(Ag) 또는 은 합금(Ag-alloy)을 포함하는 도전층(373c, 375c)과의 접착력을 향상시킨다.In another embodiment of the present invention, the first contact layers 373a and 375a may form ohmic contacts with the ohmic contacts 363 and 365. The second contact layers 373b and 375b including conductive oxides such as indium tin oxide (ITO) and indium zinc oxide (IZO) may include silver (Ag) or silver alloy (Ag-alloy). The adhesion between the layers 373c and 375c and the underlying film is improved. In addition, the protective layers 373d and 375d including conductive oxides such as indium tin oxide (ITO) and indium zinc oxide (IZO) may include silver (Ag) or silver alloy (Ag-alloy). 373c and 375c are protected, and the adhesion between the protective film 380 and the conductive layers 373c and 375c containing silver (Ag) or silver alloy (Ag-alloy) is improved.

본 실시예에서는 게이트선이 삼중막으로 형성하는 것으로 도시하였지만, 게이트선은 단일막 또는 이중막으로 형성될 수도 있다.In the present embodiment, the gate line is formed as a triple layer, but the gate line may be formed as a single layer or a double layer.

이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of the invention.

본 발명의 박막 트랜지스터 표시판은 저항성 접촉 부재와 ITO 또는 IZO를 포함하는 제2 접촉층 사이에 제1 접촉층을 형성함으로써, 저항성 접촉 부재와 제1 접촉층 상에 오믹 컨택을 형성할 수 있다.In the thin film transistor array panel of the present invention, an ohmic contact may be formed on the ohmic contact and the first contact layer by forming the first contact layer between the ohmic contact and the second contact layer including ITO or IZO.

또한 본 발명의 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판의 제조 방법은 배선의 저 저항성 및 신뢰성을 확보할 수 있다.In addition, the manufacturing method of the thin film transistor array panel and the thin film transistor array panel of the present invention can ensure the low resistance and reliability of the wiring.

Claims (22)

절연 기판,Insulation board, 상기 절연 기판 위에 형성되어 있는 게이트선,A gate line formed on the insulating substrate, 상기 게이트선 위에 형성되어 있는 게이트 절연막,A gate insulating film formed on the gate line, 상기 게이트 절연막 위에 형성되어 있는 반도체,A semiconductor formed on the gate insulating film, 상기 반도체 위에 형성되어 있는 저항성 접촉 부재,An ohmic contact formed on the semiconductor, 상기 저항성 접촉 부재 위에 형성되며 소스 전극을 포함하는 데이터선과 상기 소스 전극과 마주하고 있는 드레인 전극, 및A data line formed on the ohmic contact member and including a source electrode and a drain electrode facing the source electrode; and 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하며,A pixel electrode connected to the drain electrode; 상기 데이터선과 상기 드레인 전극 중 적어도 어느 하나는 제1 접촉층, 도전성 산화물을 포함하는 제2 접촉층 및 은(Ag) 또는 은 합금(Ag alloy)을 포함하는 도전층을 포함하는 박막 트랜지스터 표시판.At least one of the data line and the drain electrode includes a first contact layer, a second contact layer including a conductive oxide, and a conductive layer including silver (Ag) or a silver alloy. 제1항에서, 상기 은 또는 은 합금을 포함하는 도전층 위에 형성되고, 도전성 산화물을 포함하는 보호층을 포함하는 박막 트랜지스터 표시판.The thin film transistor array panel of claim 1, wherein: the thin film transistor array panel is formed on the conductive layer including the silver or the silver alloy, and includes a protective layer including a conductive oxide. 제2항에서, 상기 보호층은 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 중 적어도 하나를 포함하는 박막 트랜지스터 표시판.The thin film transistor array panel of claim 2, wherein the passivation layer comprises at least one of indium tin oxide (ITO) and indium zinc oxide (IZO). 제1항에서, 상기 제1 접촉층은 몰리브덴(Mo), 몰리브덴 합금, 탄탈륨(Ta), 탄탈륨 합금, 티타늄(Ti), 티타늄 합금, 몰리브덴-규소 화합물(Mo-silicide), 티타늄-규소 화합물(Ti-silicide) 중 적어도 하나를 포함하는 박막 트랜지스터 표시판. The method of claim 1, wherein the first contact layer is molybdenum (Mo), molybdenum alloy, tantalum (Ta), tantalum alloy, titanium (Ti), titanium alloy, molybdenum-silicon compound (Mo-silicide), titanium-silicon compound ( A thin film transistor array panel comprising at least one of Ti-silicide. 제1항에서, 상기 제2 접촉층은 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 중 적어도 하나를 포함하는 박막 트랜지스터 표시판. The thin film transistor array panel of claim 1, wherein the second contact layer comprises at least one of indium tin oxide (ITO) and indium zinc oxide (IZO). 제1항에서, 상기 제1 접촉층은 200Å 내지 500Å의 두께로 형성되는 박막 트랜지스터 표시판.The thin film transistor array panel of claim 1, wherein the first contact layer is formed to a thickness of 200 kV to 500 kV. 제1항에서, 상기 은 또는 은 합금을 포함하는 도전층은 2000 Å 내지 4000Å의 두께로 형성되는 박막 트랜지스터 표시판.The thin film transistor array panel of claim 1, wherein the conductive layer including silver or a silver alloy is formed to have a thickness of about 2000 kPa to about 4000 kPa. 제1항에서, 상기 게이트선은 접촉층, 은(Ag) 또는 은 합금(Ag alloy)을 포함하는 도전층 및 보호층을 포함하는 박막 트랜지스터 표시판. The thin film transistor array panel of claim 1, wherein the gate line includes a contact layer, a conductive layer including silver (Ag) or a silver alloy, and a protective layer. 제8항에서, 상기 접촉층은 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 중 적어도 하나를 포함하는 박막 트랜지스터 표시판.The thin film transistor array panel of claim 8, wherein the contact layer comprises at least one of indium tin oxide (ITO) and indium zinc oxide (IZO). 제8항에서, 상기 보호층은 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 중 적어도 하나를 포함하는 박막 트랜지스터 표시판.The thin film transistor array panel of claim 8, wherein the passivation layer comprises at least one of indium tin oxide (ITO) and indium zinc oxide (IZO). 절연 기판 위에 게이트선을 형성하는 단계, Forming a gate line on the insulating substrate, 상기 게이트선 위에 저항성 접촉 부재를 형성하는 단계,Forming an ohmic contact on the gate line; 상기 저항성 접촉 부재 위에 소스 전극을 포함하는 데이터선 및 상기 소스 전극과 마주하는 드레인 전극을 형성하는 단계, 및Forming a data line including a source electrode and a drain electrode facing the source electrode on the ohmic contact, and 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하며,Forming a pixel electrode connected to the drain electrode; 상기 데이터선 및 드레인 전극을 형성하는 단계는 제1 접촉층을 형성하는 단계, 상기 제1 접촉층 위에 도전성 산화물을 포함하는 제2 접촉층을 형성하는 단계 및 상기 제2 접촉층 위에 은(Ag) 또는 은 합금(Ag alloy)을 포함하는 도전층을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.The forming of the data line and the drain electrode may include forming a first contact layer, forming a second contact layer including a conductive oxide on the first contact layer, and silver (Ag) on the second contact layer. Or forming a conductive layer including an Ag alloy. 제11항에서, 상기 데이트선 및 드레인 전극을 형성하는 단계는 상기 도전층 위에 도전성 산화물을 포함하는 보호층을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법. The method of claim 11, wherein the forming of the data line and the drain electrode comprises forming a protective layer including a conductive oxide on the conductive layer. 제12항에서, 상기 보호층을 형성하는 단계는 기판 위에 비정질 인듐-틴-옥사이드(a-ITO), 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 중 적어도 하나를 형성하는 박막 트랜지스터 표시판의 제조 방법.The method of claim 12, wherein the forming of the protective layer comprises forming at least one of amorphous indium tin oxide (a-ITO), indium tin oxide (ITO), and indium zinc oxide (IZO) on a substrate. Method of manufacturing a thin film transistor array panel. 제11항에서, 상기 제1 접촉층은 몰리브덴(Mo), 몰리브덴 합금, 탄탈륨(Ta), 탄탈륨 합금, 티타늄(Ti), 티타늄 합금, 몰리브덴-규소 화합물(Mo-silicide), 티타늄-규소 화합물(Ti-silicide) 중 적어도 하나를 포함하는 박막 트랜지스터 표시판의 제조 방법.The method of claim 11, wherein the first contact layer is molybdenum (Mo), molybdenum alloy, tantalum (Ta), tantalum alloy, titanium (Ti), titanium alloy, molybdenum-silicon compound (Mo-silicide), titanium-silicon compound ( A manufacturing method of a thin film transistor array panel comprising at least one of Ti-silicide. 제11항에서, 상기 제1 접촉층은 200Å 내지 500Å의 두께로 형성되는 박막 트랜지스터 표시판의 제조 방법.The method of claim 11, wherein the first contact layer is formed to a thickness of 200 kV to 500 kV. 제11항에서, 상기 은 또는 은 합금을 포함하는 도전층은 2000 Å 내지 4000Å의 두께로 형성되는 박막 트랜지스터 표시판의 제조 방법.The method of claim 11, wherein the conductive layer including silver or a silver alloy is formed to have a thickness of about 2000 kPa to about 4000 kPa. 제11항에서, 상기 제1 접촉층은 스퍼터링 방법으로 형성되는 박막 트랜지스터 표시판의 제조 방법.The method of claim 11, wherein the first contact layer is formed by a sputtering method. 제11항에서, 상기 제1 접촉층은 화학 기상 증착의 방법으로 형성되는 박막 트랜지스터 표시판의 제조 방법.The method of claim 11, wherein the first contact layer is formed by chemical vapor deposition. 제11항에서, 상기 제2 접촉층을 형성하는 단계는 기판 위에 비정질 인듐-틴- 옥사이드(a-ITO), 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 중 적어도 하나를 형성하는 박막 트랜지스터 표시판의 제조 방법.The method of claim 11, wherein the forming of the second contact layer comprises forming at least one of amorphous indium-tin-oxide (a-ITO), indium-tin-oxide (ITO), and indium-zinc-oxide (IZO) on a substrate. A manufacturing method of a thin film transistor array panel to be formed. 제11항에서, 상기 게이트선을 형성하는 단계는 접촉층을 형성하는 단계, 상기 접촉층 위에 은(Ag) 또는 은 합금(Ag alloy)을 포함하는 도전층을 형성하는 단계, 및 상기 도전층 위에 보호층을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법. The method of claim 11, wherein the forming of the gate line comprises: forming a contact layer, forming a conductive layer including Ag or Ag alloy on the contact layer, and on the conductive layer A method of manufacturing a thin film transistor array panel comprising forming a protective layer. 제11항에서, 상기 접촉층은 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 중 적어도 하나를 포함하는 박막 트랜지스터 표시판의 제조 방법.The method of claim 11, wherein the contact layer comprises at least one of indium tin oxide (ITO) and indium zinc oxide (IZO). 제11항에서, 상기 보호층은 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 중 적어도 하나를 포함하는 박막 트랜지스터 표시판의 제조 방법.The method of claim 11, wherein the protective layer comprises at least one of indium tin oxide (ITO) and indium zinc oxide (IZO).
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