KR20080022111A - 기판 상에 동전기적 침착 및 패터닝 공정을 위한 마스크 및방법 - Google Patents

기판 상에 동전기적 침착 및 패터닝 공정을 위한 마스크 및방법 Download PDF

Info

Publication number
KR20080022111A
KR20080022111A KR1020077029468A KR20077029468A KR20080022111A KR 20080022111 A KR20080022111 A KR 20080022111A KR 1020077029468 A KR1020077029468 A KR 1020077029468A KR 20077029468 A KR20077029468 A KR 20077029468A KR 20080022111 A KR20080022111 A KR 20080022111A
Authority
KR
South Korea
Prior art keywords
mask
substrate
charged particles
particles
conductive layer
Prior art date
Application number
KR1020077029468A
Other languages
English (en)
Inventor
오스카 카셀리브
브라이언 쥐. 루이스
마이클 마찌
바와 싱
Original Assignee
프라이즈 메탈즈, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프라이즈 메탈즈, 인크. filed Critical 프라이즈 메탈즈, 인크.
Publication of KR20080022111A publication Critical patent/KR20080022111A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K3/00—Tools, devices, or special appurtenances for soldering, e.g. brazing, or unsoldering, not specially adapted for particular methods
    • B23K3/06—Solder feeding devices; Solder melting pans
    • B23K3/0607—Solder feeding devices
    • B23K3/0623—Solder feeding devices for shaped solder piece feeding, e.g. preforms, bumps, balls, pellets, droplets
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D13/00—Electrophoretic coating characterised by the process
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D13/00—Electrophoretic coating characterised by the process
    • C25D13/22—Servicing or operating apparatus or multistep processes
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D15/00—Electrolytic or electrophoretic production of coatings containing embedded materials, e.g. particles, whiskers, wires
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C25D5/022—Electroplating of selected surface areas using masking means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3485—Applying solder paste, slurry or powder
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2101/00—Articles made by soldering, welding or cutting
    • B23K2101/36—Electric or electronic devices
    • B23K2101/42—Printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/115—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/11505—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01045—Rhodium [Rh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/0425—Solder powder or solder coated metal powder
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0548—Masks
    • H05K2203/0557—Non-printed masks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0756—Uses of liquids, e.g. rinsing, coating, dissolving
    • H05K2203/0776—Uses of liquids not otherwise provided for in H05K2203/0759 - H05K2203/0773
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/09—Treatments involving charged particles
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/10—Using electric, magnetic and electromagnetic fields; Using laser light
    • H05K2203/105—Using an electrical field; Special methods of applying an electric potential

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Mechanical Engineering (AREA)
  • Application Of Or Painting With Fluid Materials (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical Vapour Deposition (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

전기적 도전성 층(conducting layer), 상기 도전성 층에 부착된 유전성 층(dielectric layer), 및 하전된 입자를 판상에 침착하기 위한 패턴을 한정하는 마스크 간극(mask opening)을 포함하고, 기판 상에 하전된 입자의 동전기적 침착을 촉진하기 위해 기판에 적용하기 위한 마스크. 상기 마스크를 기판에 적용하여 마스킹된 기판을 생산하는 단계; 하전된 입자를 함유하는 용액조에 상기 마스킹된 기판을 함침하는 단계; 및 마스크의 도전성 층과 반대-전극 사이에 전기적 퍼텐셜(potential)을 구축하여, 이로써 마스크 간극 내에 노출된 기판의 영역 상에 마스크 간극을 통해 입자를 동전기적으로 침착하는 단계를 포함하는, 하전된 입자의 패턴을 기판에 적용하는 방법. 상기 방법에 의해 제조된 물품.
마스크, 도전성 층, 유전성 층, 반대-전극, 기판

Description

기판 상에 동전기적 침착 및 패터닝 공정을 위한 마스크 및 방법{MASK AND METHOD FOR ELECTROKINETIC DEPOSITION AND PATTERNING PROCESS ON SUBSTRATES}
본 발명은 분말, 입자, 구체(sphere), 또는 기타 물질을 기판 상에 침착함으로써 패턴화된 물품을 생산하기 위한 마스크 및 방법에 관한 것이다. 이러한 기술의 용도에는 디스플레이 기술(유리, 플라스틱, 패터닝 인(phosphorous) 등의 위에 전도성 및 절연성 트레이스), 인쇄 전자(printed electronics)(납땜성 표면/납땜성 보호층, 도전체, 유전체, 수동부품(passive component)), 의료(패터닝 분석 화학물질, 약물 복용량 측정, 등), 평행조립공정(parallel assembly process)(RFID 다이(die), 전자 부품 등), 및 기타 용도가 포함되나, 이에 국한되는 것은 아니다.
다양한 용도에 있어서, 기판에 입자를 예정된 패턴으로 도포하는 것이 바람직하다. 그러한 용도 중 하나는 실리콘 웨이퍼, 인쇄 회로판, 플립 칩, 및 BGA 서브마운트(submount) 상의 땜납 함금 패턴의 형성이다. 국제특허출원 공개번호 WO2005/033352(PCT/US2004/022143)(미국 공개 번호 제2005/1016329)호는 전자부품 상의 납땜성 표면 및 구조를 형성하는 효과적인 방법으로서 주석 또는 주석 합금 분말과 같은 금속입자의 동전기적 침착 방법을 개시하고 있다.
동전기적 침착 공정에서, 인쇄된 표면(masked surfaces) 및 인쇄되지 않은 표면을 보유하는 코팅될 기판은 동전기적 토너(toner)를 함유한 용액조(bath)에 침지된다. 주석 분말의 동전기적 침착을 위한 전형적인 용액조(토너)는 용매(예, 이소파르(Isopar)), 전하디렉터(charge director)(예, 바륨 페트로네이트(barium petronate), 및 금속 입자로 구성된다. 동전기적 침착 공정을 보장하기 위하여, 제2(반대) 전극이 또한 용액조에 침치되며, 전압이 두 전극 사이에 걸린다. 적용된 전기장의 영향 하에서, 하전된 분말 입자는 코팅된 기판의 인쇄되지 않은 표면에 침착된다. 상기 공정을 일으키기 위한 일 요구사항은 코팅될 표면이 전기 도전성이어야 하고, 또한 전원에 전기적으로 연결되어야 한다. 이러한 요구는 적어도 하나의 완전 도전성 층을 보유한 기판으로 동전기적 침착의 응용을 한정한다.
발명의 개요
따라서, 요컨대, 일 양태에 있어서, 본 발명은 도전성 층(conducting layer), 유전성 층(dielectric layer), 및 마스크 간극(mask opening)을 보유하는 마스크를 기판에 적용하여 마스크 간극에 의해 한정된 마스킹되지 않은 표면을 보유한 마스킹된 기판을 생산하는 단계; 하전된 입자를 함유하는 용액조에 상기 마스킹된 기판을 함침하는 단계; 및 마스크의 도전성 층과 반대-전극 사이에 전기적 퍼텐셜(potential)을 구축하고, 이로써 마스크 간극 내에 도전성 층 상에 노출된 표면으로 하전된 입자를 동전기적으로 유인하여, 마스크 간극에 하전된 입자를 침착시키기는 단계를 포함하는, 하전된 입자의 패턴을 기판에 적용하는 방법에 관한 것이다.
본 발명의 또 다른 양태는 기판이 비-도전성인 상기 방법에 관한 것이다.
본 발명은 또한 도전성 층, 유전성 층, 및 마스크 간극을 보유하는 마스크를 기판에 적용하여 마스크 간극에 의해 한정된 마스킹되지 않은 표면을 보유한 마스킹된 기판을 생산하는 단계; 하전된 입자를 함유하는 용액조에 상기 마스킹된 기판을 함침하는 단계; 및 마스크의 도전성 층과 반대-전극 사이에 전기적 퍼텐셜을 구축하고, 이로써 마스크 간극 내에 도전성 층 상에 노출된 표면으로 하전된 입자를 동전기적으로 유인하여 마스크 간극에 하전된 입자를 침착시키기는 단계를 포함하는, 기판에 하전된 입자의 패턴을 적용하는 방법에 의해 형성된 피쳐(feature)를 포함하는 물품에 관한 것이다.
본 발명은 또한 상기 피쳐가 상기 방법에 의해 침착된 금속 입자로서 형성된 금속 피쳐를 포함한 상기 생성물에 관한 것이다.
본 발명은 또한, 전기적 도전성 층, 도전성 층에 부착된 유전성 층, 및 기판 상에 하전된 입자의 침착을 위한 패턴을 한정하는 마스크 간극을 포함하고, 기판 상에 하전된 입자의 동전기적 침착을 촉진하기 위해 기판에 적용되는 마스크에 관한 것이다.
본 발명의 기타 목적 및 특징은 하기에서 일부 자명해질 것이며, 일부 지적될 것이다.
도 1은 본 발명의 마스크의 개략적 평면도이다.
도 2는 라인 2-2를 따라 취한 측단면도이다.
도 3은 기판에 적용된 본 발명의 마스크의 개략적 평면도이다.
도 4는 라인 3-3을 따라 취한 측단면도이다.
도 5는 본 발명의 마스크의 이용에 대한 개략적 도해이다.
도 6 및 도 7은 기판에 적용된 본 발명의 마스크의 사진이다.
도 8 및 도 9는 마스크의 구멍에 침착된 땜납 금속 입자를 보유한 도 6 및 도 7의 마스크 및 기판의 사진이다.
도 10은 본 발명의 마스크의 사진이다.
도 11은 PWB 기판에 적용된 본 발명의 마스크의 사진이다.
도 12는 도 11의 마스크의 간극에 땜납 분말의 침착에 대한 사진이다.
바람직한 구체예의 상세한 설명
본 발명의 물품은 동전기적 침착 및 비도전성 표면 및 고립된 도전성 표면(예, 20% 미만의 도전성 표면)을 보유한 기판뿐만 아니라 비도전성 기판 상에 패터닝과 관계된 방법에 이용하기 위한 마스크이다. 미국 공개공보 제2005/0106329호의 동전기적 침착과는 뚜렷하게 대조적으로, 이러한 기판에는 표면이 모두 또는 적어도 대부분 비도전성인 유리, 폴리머, 세라믹, 반도체, 및 적층물이 포함된다.
이러한 마스크 및 방법은 기판, 특히 비-도전성 기판 상에 입자를 패턴으로 침착하는 것이 바람직한 광범위한 제조 공정에서 입자의 침착에 이용할 수 있다. 이러한 용도에는 디스플레이 기술(유리, 플라스틱, 패터닝 인(phosphorous)등의 위에 전도성 및 절연성 트레이스), 인쇄 전자(printed electronics)(납땜성 표면/납땜성 보호층, 도전체, 유전체, 수동부품(passive component)), 의료(패터닝 분석 화학물질, 약물 복용량 측정, 등), 평행조립공정(parallel assembly process)(RFID 다이(die), 전자 부품 등), 및 기타 용도가 포함되나, 이에 국한되는 것은 아니다.
본 발명의 일 양태에서, 침착은, 본 명세서에 그 전부가 참고 인용된 미국특허출원 제10/888,286(공개공보 번호 2005/0106329)에서의 동전기적 침착과 유사한 방법으로 수행된다. 그러나, 본 발명은 기판과 반대-전극 사이에서보다는 마스크 층과 반대-전극 사이에 전기적 퍼텐셜을 구축한다는 점에서 종래의 방법과 다르다. 따라서, 본 발명은 기판 그 자체 상에서 보다는 마스크 상에 존재하는 입자에 대한 유인 지점(point of attraction)을 포함한다는 점에서 또한 종래의 기술과는 다르다. 또한, 마스크는 기판 표면 및 반대-전극과 연관된 침지 전극을 포함하는 다른 침착 방법에 이용할 수 있다.
본 발명의 상기 방법은 광범위한 크기의 금속 입자를 침착하는데 적합하다. 일 접근법에서, 입자는 전형적으로는 평균입자크기가 약 2 내지 약 100미크론 사이인 분말이다. 또 다른 접근법에서 입자는 중간 크기의 입자, 예컨대 평균 입자 크기가 약 50 내지 약 500미크론이다. 또 다른 접근법에서, 입자들은 평균 직경이 약 100미크론 이상, 예컨대 약 100미크론 내지 약 1mm, 또는 약 300미크론 내지 약 1mm 사이의 평균직경을 보유하는, 상대적으로 대형의 구체(sphere)이다. 구체의 유리한 점은 분말의 경우 밀도가 대략 50%인데 반해, 구체는 100% 고밀도라는 것이다. 또한 구체는 분말의 캔부피(can volume)보다 미세한 피치(pitch)에 침착될 수 있는데, 이는 구체가 동일한 부피의 분말보다 더 한정되어있기 때문이며, 보다 작은 구체가 이용되어, 리플로(reflow) 후에 큰 부피의 분말과 동일한 양의 땜납을 생성하는데 이용될 수 있기 때문이다. 구체는 또한, 마스크 구멍이 침착 높이보다 훨씬 얕은 상기 설명된 싱글 마스크 기법을 용이하게 한다.
침착을 위한 입자의 제조는 입자들이 동전기적 이동성이 되도록 입자들에게 하전을 부여하는 것을 포함한다. 이러한 기준이 만족된다면, 제조 방법은 본 발명에서 결정적이지는 않다. 입자는 당업계에 설명된 대로, 하기의 예증적이고 비제한적이며 비-소모적인(non-exhaustive) 대안적 방법에 따라 제조될 수 있다. 예를 들어, Sn-합금 땜납 분말 코팅에 대하여는 미국 위스콘신주 스투덴반트(Studenvant) 소재 존슨 폴리머 엘엘씨(Johnson Polymer, LLC)에서 입수가능한 Joncryl 682 수지가 20%의 농도로 메탄올에 용해된 다음, 독일 포츠담 소재 벨코 게엠베하(Welco GmbH)에서 입수한 제6형 Sn63Pb37 땜납 분말 상에 분사 코팅될 수 있다. 상기 분사는 미국 위스콘신 베로나 소재 코팅 플레이스 인크(Coating Place, Inc.)에 의해 수행된 워스터 프로세스(Wurster Process)에 의해 달성된다. 이후, 토너 제조에 있어서는 예시적인 방법으로, 코팅된 분말(120g)이 1.4 리터 비이커에 이소파르 G 1리터가 첨가되고, 미국 뉴저지 힐사이드 소재 빅토리 엔지니어링(Victory Engineering)에서 입수가능한 "교반기(The Agitator)"와 같은 적절한 혼합기로 교반된다. 자성 교반 막대는 코팅된 분말을 벗겨내기 때문에 이용하지 않는다. 전하 디렉터(21드롭(drop); -0.016ml/드롭)가 혼합물에 첨가되고 적어도 4시간 동안 교반이 지속된다. 토너는 실온에서 2일동안 에이징 된다. 토너는 안정적인 성능을 유지하기 위해 고습도 환경(>60% RH)으로부터 보호되어야 한다.
상기 언급한 전하 디렉터의 제조를 위하여, 예를 들어, 200ml 비이커에서 미 국 코네티컷주 미들베리 소재 크롬프톤 코퍼레이션(Crompton Corporation)에서 입수 가능한 바륨 페트로네이트(barium petronate)(10g)를 미국 텍사스주 휴스턴 소재 엑손모빌 케미칼 컴파니(ExxonMobil Chemical Company)에서 입수 가능한 이소파르 G(90g)에 첨가했다. 상기 비이커는 가열된 교반플레이트에 위치되고 온도가 80-90℃에 도달할 때까지 가열/교반된다. 용액이 계속적으로 교반 및 가열되는 동안, 고도 정제수(10g), 즉 매우 순수한 증류수가 한번에 한방울씩(약 16㎕) 첨가된다. 모든 물이 첨가된 후에 용액은 추가 1시간 동안 교반 및 가열된다. 이후, 가열이 중지되고, 용액이 냉각될 때까지 교반이 계속된다. 황갈색(tan-colored) 침전물이 형성되는 것이 관찰된다. 혼합물은 실온에서 1일 동안 에이징되고, 이후 여과되며 침전물은 폐기된다.
다른 구체예에서, 입자를 제조하기 위해, 입자는 이온성 계면활성제 물질, 비이온성 폴리머와 같은 비-이온성 물질, 유기산 및/또는 염기 및 이들의 혼합물 중에서 선택된 물질로 코팅된다. 코팅이 물리적으로 수행되는 방법에 따라, 코팅 매질이 또한 용매를 함유할 수 있다. 즉, 코팅이 용액 내에서의 함침, 용액의 분사, 또는 유동화된 베드에서 용액에 대한 노출에 의해 달성된다면, 용매가 필요하다. 다른 한편으로, 코팅이 플라즈마 코팅 공정 또는 이와 유사한 공정에 의해 달성된다면, 용매는 필요없다. 계면활성제 물질 중 본 발명에 따른 코팅 물질에 적합한 것은 미국 특허 공개공보 2005/0100735호에 개시되어있다.
상기 코팅 물질은 코팅된 입자가 전하 디렉터를 이용한 처리에 순응하게 하여, 입자들은 이들을 동전기적인 이동성으로 만드는 전하 디렉터로 처리될 수 있 다. 이러한 코팅은, 예컨대 후속적으로 적용된 전하 디렉터와 반응할 수 있는 매우 수산화된 표면(hydroxyl surface) 또는 매우 산성인 표면을 특징으로 하는 표면을 제공한다. 코팅 물질을 선택하는데 있어서, 입자가 땜납으로 이용될 금속 입자라면, 상기 금속 입자가 땜납으로 이용될 경우 최종 분말에서 플럭싱 기능(fluxing function)을 제공하는 것을 선택하는 것이 바람직하다.
이러한 변형에서 입자는 입자 몸체; 전하 디렉터 물질의 입자에 대한 부착을 용이하게 하고, 음이온성 종(species), 비이온성 종, 양이온성 종, 산, 염기, 및 이들의 혼합물로 이루어진 그룹에서 선택된, 입자 몸체 상의 상기-설명된 코팅 매질; 및 양전하 또는 음전하를 보유하여, 이로써 입자 몸체가 동전기적 이동성이 되게하는, 코팅 매질 상의 상기-설명된 전하 디렉터를 포함한다.
본 발명의 방법에서 입자를 이용하기 위해서는, 공지한 바와 같이, 입자는 또한 전하 디렉터로 알려진 전해질 또는 폴리전해질(polyelectrolyte)을 함유하는 용액으로 주입된다. 적절한 전해질 및 폴리전해질의 예에는 상기 언급한 문헌에 개시된 것들이 포함되나, 그에 국한되는 것은 아니다. 전해질 및 폴리전해질에 의하여 침착 공정에 이용하기 위한 동전기적 이동성의 입자를 생성한다.
이후, 입자는 팬 건조(pan drying), 스프레이 건조, 또는 기타 적절한 수단에 의해 건조된다. 전해질 또는 폴리전해질의 기능은 전기적 전하의 유지를 촉진하여 입자가 원하는 동전기적 방식에 반응할 수 있게 하는 것이다.
침착을 위한 제조에 있어서, 입자는 적절한 유전 특성을 보유한 액체와 혼합 및 침윤된다. 그러한 액체의 일례는 이소파르 제품이다. 또 다른 예는 상표명 Fluorinert로 3-M 코포레이션(coporation)에서 입수 가능한 제품이다. 혼합된 입자 및 액체는 입자를 약 2중량% 내지 약 90 중량% 범위까지 함유할 수 있다. 입자는 부피를 기준으로 약 2 내지 약 60%만큼 혼합물을 구성한다.
본 발명에 따르면, 마스크는 a) 동전기적 침착에 필요한 전기적 커넥션(electrical connection), 및 b) 침착된 물질 유래의 다양한 구조를 형성하기 위한 패터닝(patterning)을 제공하는 마스크가 이용된다. 도 1 및 도 2에서 마스크(10)는 유전 물질인 제1층(12) 및 전기적 도전체인 제2층(14)을 보유한다. 제1층에 대해 바람직한 물질은 포토에칭용 드라이필름(dry photo resist film), 예컨대 에폭시 적층물이다. 제2층, 즉 도전성 층(conductive layer)(14)을 위해 바람직한 물질은 스테인리스강, 니켈, 알루미늄, 몰리브덴, 및 크롬이다. 마스크는 기판 상에 패터닝을 제공하는 간극(16)을 보유한다. 본원에서는 단순화를 위해 마스크에 단지 일렬의 간극을 나타냈으나; 전형적으로는 도 6 및 도 7에 나타낸 바와 같이 그러한 간극의 열을 다수 보유한다.
마스크는 적층, 글루잉(gluing), 스핀-코팅, 딥-코팅에 의해, 또는 스크린 프린팅 유사 스텐실을 통해 도전성 물질(12) 상에 유전성 물질(12) 코팅함으로써 제조될 수 있다. 간극(16)은 유전성 물질의 적용 이전에 도전성 물질 상에 존재할 수 있으며, 구멍은 유전성 물질로 코팅한 후에 뚫어질 수 있다.
일 구체예에서, 도전성 층(14)은 마스크의 유전성 층을 한정하는 비-도전성 코팅(12)으로 오버코팅된다. 비-도전성 코팅(12)은 에폭시 적층물과 같은 포토칭용 드라이필름이다. 일 구체예에서, 상기 코팅(12)은 사진현상형 제제(photoimageable agnet)를 함유할 수 있다. 예를 들어, 사진형상형 제제는 아크릴-기반, 폴리이미드-기반, 상업적으로 입수가능한 에폭시-기반 PWB 땜납 마스크 코팅, 및 상업적으로 입수가능한 다양한 유기 사진현상형 포토폴리머(photopolymer) 코팅 중에서 선택될 수 있다. 적절한 폴리머는 AZPDP100XT 또는 노발락-기반(novalac-based) AZPLP-100라는 명칭 하에 입수가능한 후막형 스핀-온(thick-film spin-on) 광감성 폴리머이며, 상기 폴리머는 모두 뉴저지주 브리지워트 소재 클라리언트(Clariant)에서 입수가능하다. 또 다른 폴리머는 상표몇 Futurrex 하에 시판되는 폴리스티렌-기반 물질이다. 이러한 코팅(마스크의 유전성 층(12))은 실리콘 웨이퍼의 땜납 범핑(bumping)을 위해 두께가 예컨대 1미크론 이상, 즉 1미크론 내지 약 250미크론 사이이다. 예를 들어, 도전성 층(14)은 두께가 50미크론 내지 약 1cm 사이이다.
공급자의 설명서에 따라 필요한 경우, 마스크(10)는, 예를 들어 박스 오븐(box oven)에서 경화되어, 유전성 층(12)을 형성하는 폴리머를 경화한다.
도 3 및 도 4에서 나타낸 바와 같은 방법을 수행함에 있어서, 마스크(10)는 침착된 입자를 수취할 기판(20)의 표면 상에 위치된다. 마스킹된 기판은, 도 5에 개략적으로 나타낸 바와 같은, 침착될 입자(24)를 포함하는 용기(34) 내의 용액조(28)에 함침된다. 전원(30)을 통한 전압은 용액조 내에 침지된 마스크(10)의 도전성 층(14)과 반대-전극 사이에 적용된다.
전기장의 영향 하에서, 용액조 내의 하전된 입자(24)는 도전성 층(14)의 노출된 영역으로 유인되어 기판(20) 상에 침착되고 마스크(10)에 간극(16)을 채우게 된다. 침착 후에, 입자는 용융, 소결, 또는 경화(열, UV, 촉매)에 의해 기판 상에 융합될 수 있다.
본 발명에 따라 침착된 입자에는 금속, 금속 합금, 폴리머 및 기타 유기물, 세라믹, 반도체, 및 무기 화합물의 입자가 포함된다. 예를 들어, 침착된 입자에는 본 명세서에 그 전부가 참고인용된 미국 특허 공개공보 제2005/0106329 및 특허출원 제10/888,619호(공개공보 제2005/0100735)에 기재된 것들이 포함되나, 그에 국한되는 것은 아니다. 본 발명에 따르면, 유기 또는 무기 입자는 이들이 전하 디렉터로 처리될 수 있도록 코팅되어, 이로써 입자는 동전기적 또는 정전기적 이동성화 된다. 바람직한 일 구체예에서, 입자는 금속/합금 Sn, Sn/Pb, Sn/Ag/Cu, Sn/Ag, Cu, Sn/Ag/Bi, Sn/Bi, Sn/Pb/Bi 또는 다른 것들 중에서 선택된다. 예를 들어, 입자자, 예를 들어 상기 방법에 의해 침착된 상기 Sn-기반 입자 또는 기타 입자의 특질에는 나노분말, 미크론-크기의 원형 분말, 300미크론 이하의 매크로 입자, 및 기타 입자가 포함된다.
본 발명의 방법을 수행하는데 있어서, 마스크가 적용된 기판이 도 5에서 나타낸 바와 같이 침착될 입자(24)의 현탁액(28)에 함침된다. 마스크의 도전성 표면(14)은 도 5에 나타냈다. 전원(30)을 통한 퍼텐셜이 두 전극 사이에 걸려서 하전된 입자를 기판으로 유도한다. 현탁액의 특성은 액상 도전성 및 입자 하전-대-질량 비를 보정하도록 설계되었다. 입자가 마스크 상의 도전성 층(14)에 걸린 퍼텐셜로 유인되고 마스크의 유전성 표면(12)으로 유인되지 않기 때문에 이미지 대비(image contrast)가 수득된다. 마스크 상의 전하는 마스크 물질에 대한 전해질을 통해 전하 운반체의 이동에 기인하여 구축된다.
침착의 원동력은 주로 마스크의 도전성 층(14)에 걸린 퍼텐셜의 반대 전하의 전기막대(electric pole)에 대한 하전된 입자의 끌림이다. 도전성 층(14)은 반대-전극(26)과의 사이에 전기적 퍼텐셜을 적용하기 위해 전기적 커넥션과 연결된다. 기판은 입자 슬러리(동전기적 용액)(28)에 함침된다. 슬러리에 함침된 반대-전극(26)은 전기 회로를 완성한다. 도 5에 나타낸 바와 같이 슬러리의 탑표면(top surface)에 대해 수직 방향으로 위치한 기판이 일 구체예에서 바람직하다.
양극 막대가 될 것인 마스크의 도전성 층(14)을 이용한 전기적 퍼텐셜은 입자가 화학적 음전하를 보유하도록 처리되는 경우에 마스크와 반대-전극(26) 사이에 적용된다. 대안적으로, 음극 막대가 될 마스크(10)의 도전성 층(14)을 이용한 전기적 퍼텐셜은 입자가 양전하를 보유하도록 처리될 경우에 마스크의 도전성 층에 부과된다. 예를 들어, 회로의 음극단자는 슬러리 내의 반대-전극 플레이트에 연결되고, 양극단자는 마스크의 도전성 층에 연결된다. 또는 회로의 양극단자가 슬러리 내 반대-전극에 연결되고 음극단자는 마스크의 도전성 층에 연결된다.
슬러리(28) 내의 하전된 입자(24)는 도전성 층(14)으로 유인되고, 이 도전성 층에서 입자 상의 전하에 반대되는 극성의 단자로서 구축된다. 하전된 입자는 마스크의 도전성 층과 반대-전극 사이에 전기적 퍼텐셜에 의해 발생된 전기장을 통해 이동한다. 그 사이에 전기적 퍼텐셜을 구축하는 전압 공급원의 대항하는 막대에 연결된 전극 및 반대-전극을 이용하여, 입자는 마스크의 도전성 부분에 인접한 기판의 마스킹되지 않은 부분 상에 구멍(16)에 동전기적으로 침착된다. 이러한 구체예에서는, 마스크의 유전성 층(12)에 코로나 전하(corona charge)를 적용할 필요가 없다. 마스크는 기계적 및 정전기적 장벽으로서 작용한다. 정전기적 전하는 전해질을 통한 운반체 흐름 때문에 마스크의 유전성 층(12) 상에 구축되는데, 이 정전기적 전하는 하전된 입자를 마스크의 구멍으로 전기적으로 추진하는 전기장을 형성한다.
이러한 방법은, 예컨대 50+/-50V 내지 500+/-500V의 AC 퍼텐셜을 이용한 단일 침착 단계를 포함한다. 대안적인 구체예는 마스크의 도전성 층과 반대-전극 사이에 적용된 전기적 퍼텐셜을 다양하게 하여 침착을 유발하는 것을 포함한다. 일 구체예에서, 상기 방법은 모든 침착 단계 또는 모든 침착보다 적은 침착단계 동안에 서서히 상승하는 전압의 스위핑(sweeping) 또는 램핑(ramping)을 포함한다. 또 다른 구체예에서는 상기 방법은 보다 단계적인 방식으로 퍼텐셜을 증가시키는 것을 포함한다. 예를 들어, 상기 방법은 약 50+/-50V 내지 500+/-500 V 사이의 퍼텐셜에서 제1시기의 침착; 및 약 200+/-200 V 내지 약 300+/-300 V 사이의 퍼텐셜에서 제2시기 및 제3시기의 침착을 달성하는 것을 포함한다. 이러한 3회의 반복은 a) 리세스(recess) 하부의 충전; b) 리세스의 최상부까지, 심지어 비-도전성 층의 최상부까지 충전, 및 c) 이미 침착된 입자의 상부에 과충전을 포함하는 3개 시기의 침착과 대략 일치한다. 다른 구체예는 3회보다 많은, 즉 2 내지 수 회 범위의 반복에 의한 변형된 방법이 이용된다. 이러한 단계적 침착은 보다 고밀도의 침착을 제공하고, 마스크 구멍의 충전이 보다 규칙적이므로 보이딩(voiding) 또는 핀칭(pinching)이 적다.
침착 단계의 다른 변수와 관련하여, 퍼텐셜은 사인 곡선 또는, 보다 바람직 하게는 톱니 곡선으로서 적용된다. 진동수는 약 10 내지 1000Hz, 바람직하게는 약 50 내지 500Hz, 보다 바람직하게는 약 75 내지 150Hz 사이이다. 침착을 위한 시간은 약 2 내지 30초 범위, 예컨대 약 5 내지 약 20초 범위 또는, 특정한 일 구체예에 대하여는, 약 8 내지 약 15초이다. 일 구체예에서, 기판과 반대-전극 사이의 거리는 약 5 내지 약 6mm이다. 일반적인 목적에서, 기판과 반대-전극 사이의 거리는 약 3 내지 약 10mm 사이, 가장 전형적으로는 약 4 내지 약 7mm 사이이다.
특정 이론에 한정하는 것은 아니지만, 기판의 가장 깊은 피쳐에 금속 입자의 조기 침착 동안에, 상대적으로 약한 전기적 퍼텐셜은, 전기적 퍼텐셜이 강한 경우보다 도전성 층(4)으로 적은 수의 입자를 유인하여, 짧은 시간 동안에 피쳐로 너무 많은 입자가 군집할 기회를 감소시킨다. 전기적 퍼텐셜이 초기에 더 강하다면, 입자는 피쳐에 공격적으로 군집하여 기판에 대한 리세스 간극을 핀치오프(pinch off)하거나 과량의 보이딩(voiding)을 초래할 수 있다. 초기에 약한 전기적 퍼텐셜은 입자를 덜 공격적으로 이동시켜, 그 결과 비-도전성 층 내에 리세스로 동시에 진입하게되는 다량의 입자 없이 기판 상에 단단히 채워질 수 있다.
적절한 드웰 타임(dwell time) 후에, 수직으로 또는 용액의 탑표면에 평행하지 않도록 약간의 각을 주어 기판을 제거했다. 바람직한 일 구체예에서, 기판은 제거 단계 동안에 수직에서 약 15도 내지 약 75도의 각으로 존재했다. 정전기 모드와 연결하여 상기 기술한 바와 같은 진동이 또한 동전기적 모드와 관련하여 유리한 것으로 밝혀졌다.
침착 후에, 경우에 따라 기판은 침착된 입자를 함유하는 마스크 간극이 아래 쪽을 향하도록 세척 용액에 짧은 시간 함침하여 세척된다. 이는 또한 침착 단계와 동일한 용액 내에서 그 자리에서 세척하여 달성될 수 있는데, 이는 슬러리의 제거와 입자-무함유 세척용액의 대체를 동시에 수반한다.
이후, 기판은 경우에 따라 코로나 전하를 적용하여 침착된 입자 상에 정전기적 클램프(clamp)를 공급한다. 구체적으로, 예를 들어 5 내지 7KV의 퍼텐셜을 보유한 코로나 발전기가 기판상으로 통과되어 코로나 전하를 공급한다. 이는 마스크에 적용된 정진기적 힘때문에 제자리에 입자를 유지시키는데 도움을 준다.
잔류 용매는, 슬러리 내의 용매의 성질에 따라, 승온, 전형적으로는 30℃ 내지 60℃의 범위의 온도에 기판을 노출시켜 건조시킨다. 이로써 땜납 파워 입자(power particles)를 보유한 도 9에서 도해한 형태의 기판을 산출한다.
따라서, 설명한 바와 같이, 본 발명은 도전성 층(14), 유전성 층(12), 및 마스크 간극(16)을 보유하는 마스크(10)를 기판에 적용하여 마스크 간극(16)에 의해 한정된 마스킹되지 않은 표면을 보유하는 마스킹된 기판을 생산하는 단계; 하전된 입자(24)를 함유하는 용액조(28)에 마스킹된 기판을 침지시키는 단계; 및 마스크의 도전성 층(14)과 반대-전극(26) 사이에 전기적 퍼텐셜(30)을 구축하여 마스크 간극(16)에 하전된 입자를 침착하기 위해 마스크 간극 내에 도전성 층(14) 상에 노출된 표면에 하전된 입자(24)를 동전기적으로 유인하는 단계를 포함하는, 기판에 하전된 입자의 패턴(24)을 적용하는 것을 포함한다.
이후, 땜납은 예를 들어, 표준 다중영역 땜납 리플로 오븐(standard multizone solder reflow oven) 또는, 바람직하게는, 저산소(<100ppm, 보다 바람직 하게는 <20ppm) 리플로 오븐에 위치되어 리플로된다. 기판은 아래로부터 가열하는 것이 바람직하다. 리플로 동안에, 금속 입자 상의 코팅은 플럭스로서 기능한다. 분사된 액체 플럭스를 이용한 것과 같은 보조 플럭싱이 리플로를 보조하기 위해 이용될 수 있다. 마스크가 제거되면, 땜납 범프(bump)를 보유한 기판이 생산된다.
본 발명의 마스크를 상이한 방식으로 이용한 추가적인 변형물에 있어서, 본 발명의 마스크 상에, 입자가 기판으로 전달될 패턴을 한정하는 별도의 인쇄 도구(printing tool)가 이용된다. 이러한 인쇄 도구는 평편한 표면을 보유하는 절연성 지지체이고, 평편한 표면이 기판(20)을 대신하여 이용된다는 것을 제외하고, 도 4에 나타낸 것과 유사하게 마스크가 평편한 표면에 적용된다. 예시적인 인쇄 도구는 폴리이미드 및 에폭시와 같은 물질로 제조되고, 두께가 약 1 내지 약 200미크론이며, 도구 표면 규격의 직경은 약 1cm 내지 약 100cm 범위이다.
마스크를 보유하는 도구는 입자 및 액체 혼합물에 잠기게 되고, 마스크의 도전성 층과 반대-전극 사이에 퍼텐셜이 적용되어 입자들이 마스크에 의해 가리워지지 않은 도구의 부분, 즉 구멍(16)에 채워진다. 이러한 방식으로, 도구 표면은 입자들이 전기화학적 전하를 보유하는 유전성 유체 내에서 입자에 노출되어 다량의 입자가 도구 표면 상의 마스킹되지 않은 영역에 침착되고, 이로써 마스킹되지 않은 영역에 입자를 이용한 패턴화된 도구 표면을 산출한다. 임의의 벗겨진 입자는 순수한 유전성 액체 운반체를 이용하여 도구로부터 세척해낸다. 이러한 방법은 특히 평균 직경이 적어도 약 100미크론, 에컨대 약 100미크론 내지 약 1mm 사이인 금속구체를 이용한 작업에 있어서 성공적이다.
입자들이 도구로부터 전달될 실리콘 웨이퍼 또는 다른 기판은 유전성 액체를 이용한 예비침윤(prewetting)에 의해 제조된다. 기판은 완전히 고정된 지지체에 연결된다.
기판으로의 이동은 입자가 부착된 패턴화된 도구의 표면을 전자 장치 ㄸ또똔또는 다른 기판에 가까이 노출시키고, 이로써 패턴화된 도구 표면 유래의 입자의 양 중 적어도 일부분을 패턴화된 도구 표면 상의 패턴에 의해 한정된 기판 패턴으로 기판의 표면에 이동시킴으로써 달성된다. 이러한 일 구체예를 달성하기 위하여, 하전 및 세척된 도구를 패턴화될 기판 표면 위에, 기판과 도구 표면이 약 20미크론 내지 약 300미크론 사이의 간격으로 이격되게 위치된다. 도구에 비하여 기판의 낮은 전하 퍼텐셜 때문에, 입자는 도구 표면에 한정했던 것과 동일한 패턴을 유지하면서 기판에 이동한다. 대안적으로, 마스크의 도전성 층에 적용된 퍼텐셜이 이러한 지점에 하전되어 기판으로의 이동을 촉진할 수 있다. 또는, 기판 자체가 도전성일 경우, 그러한 이동을 촉진하는 퍼텐셜이 기판에 적용될 수 있다.
이후, 유전성 액체가 기판으로부터 증발된다. 땜납은 예컨대, 기판 및 땜납을 리플로 온도로 가열하는 오븐 내에서 기판을 베이킹하는 것을 포함하는 종래의 땜납 리플로 기법에 의해 기판에 용융 및 융합된다.
실시예 1
비-전도성 적층물을 기판으로서 이용했다. 땜납 마스크로 코팅된 구리층이고, 간극의 직경이 125㎛인 마스크를 제조했다. 도 6 및 도 7은 마스크가 적용된 기판을 예증하고 있다. 이소파르, 예비처리된 땜납 분말 120g/l, 및 10% 바륨 페트로네이트 용액 0.5ml를 함유한 용액조를 이용하여, WO 2005/033352호에 설명된 것과 유사한 토너로 수행했다. 마스크가 적용된 기판을 반대-전극과 함께 용액조에 함침했다. 구리층과 반대-전극 사이에 200V의 전압을 적용했다. 20초 후에, 마스크 내에 침착 간극이 땜납 간극으로 채워졌다. 도 8 및 도 9는 땜납 분말 입자의 침착 후의 기판을 나타냈다.
실시예 2
에폭시 적층물과 함께 스테인리스강 도전성 층으로 구성된 마스크를 상기 절차에 의해, 도 10에 나타낸 패턴으로 제조했다. 마스크를 도 10에 나타낸 PWB 기판 위에 위치시켰다. 땜납 분말을 상기 절차에 의해 마스크의 간극에 침착하여 도 12에 나타낸 바와 같이 기판 상의 땜납 입자를 산출했다. 이는 빽빽한 피치 및 광범위한 라인 능력(line capability)에서의 침착을 위한 본 발명의 능력을 예증한다.
본 발명의 방법 및 물질을 주로 기판에 금속입자를 적용하는 방법으로서 설명했으나, 상기 방법 및 물질은 입자가 전기화학적으로 하전될 수 있다면, 비-금속 입자의 침착에도 이용될 수 있다. 비-금속 분말에 관계된 그러한 공정의 예에는, 예컨대 평판 디스플레이 또는 이의 유사체에 이용하기 위한 인, 유리, 세라믹, 반도체 물질의 침착이 포함된다.
본 발명의 또는 이의 바람직한 구체예(들)의 원소를 소개할 때, 관사 "한", "그" 및 "상기"는 1 이상의 원소가 존재한다는 것을 의미하기 위한 것이다. "함유하는", "포함하는", "보유하는"이란 용어는 포함적인 것으로 의도한 것이며 열거된 원소 이외에 추가적인 원소가 존재할 수 있다는 것을 의미한다.
본 발명의 범주에서 벗어남이 없이 다양한 변형이 가능하기 때문에, 상기 설명에 포함되고 첨부된 도면에 나타낸 모든 사항은 예시적인 것으로 해석되어야 하지, 제한적인 의미로 해석되어서는 않된다. 상기 설명한 것은 예시적인 목적으로만 제공된 제한된 수의 구체예에 관한 것이다. 본 발명의 범주는 첨구된 청구항에 의해 한정되며 본 발명의 범주에서 벗어나지 않는 상기 구체예의 변형물이 존재한다.

Claims (19)

  1. 도전성 층(conducting layer), 유전성 층(dielectric layer), 및 마스크 간극(mask opening)을 보유하는 마스크를 기판에 적용하여 마스크 간극에 의해 한정된 마스킹되지 않은 표면을 보유한 마스킹된 기판을 생산하는 단계;
    하전된 입자를 함유하는 용액조(bath)에 상기 마스킹된 기판을 함침하는 단계; 및
    마스크의 도전성 층과 반대-전극 사이에 전기적 퍼텐셜(potential)을 구축하고, 이로써 마스크 간극 내에 도전성 층 상에 노출된 표면으로 하전된 입자를 동전기적으로 유인하여 마스크 간극에 하전된 입자를 침착시키는 단계를 포함하는, 하전된 입자의 패턴을 기판에 적용하는 방법.
  2. 도전성 층, 유전성 층, 및 마스크 간극을 보유하는 마스크를 비-도전성 기판에 적용하여 마스크 간극에 의해 한정된 마스킹되지 않은 표면을 보유한 마스킹된 비-도전성 기판을 생산하는 단계;
    하전된 입자를 함유하는 용액조에 상기 마스킹된 비-도전성 기판을 함침하는 단계; 및
    마스크의 도전성 층과 반대-전극 사이에 전기적 퍼텐셜을 구축하여, 이로써 마스크 간극 내에 도전성 층 상에 노출된 표면으로 하전된 입자를 동전기적으로 유인하여 마스크 간극에 하전된 입자를 침착시키는 단계를 포함하는, 하전된 입자의 패턴을 비-도전성 기판에 적용하는 방법.
  3. 제1항에 있어서, 상기 하전된 입자가 침착되는 마스크의 간극에 기판의 비-도전성 표면인 마스킹되지 않은 표면을 한정하는 마스크 간극이 포함되는 것이 특징인 방법.
  4. 제1항 또는 제2항에 있어서, 상기 하전된 입자는 평균 크기가 약 2 내지 약 100미크론인 분말 입자인 것이 특징인 방법.
  5. 제1항 또는 제2항에 있어서, 상기 하전된 입자의 평균 크기가 약 50 내지 약 500미크론인 것이 특징인 방법.
  6. 제1항 또는 제2항에 있어서, 상기 하전된 입자의 평균 크기가 약 300미크론 내지 약 1mm인 것이 특징인 방법.
  7. 제1항 또는 제2항에 있어서, 상기 하전된 입자가 Sn-기반 입자인 것이 특징인 방법.
  8. 제1항 또는 제2항에 있어서, 상기 하전된 입자가 Sn, Sn/Pb, Sn/Ag/Cu, Sn/Ag, Cu, Sn/Ag/Bi, Sn/Bi, 및 Sn/Pb/Bi 금속 및 합금 중에서 선택된 물질로 제 조되는 것이 특징인 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 기재된 방법에 의해 침착된 금속 입자로서 형성된, 응고된 금속 피쳐(feature)를 포함하는 물품.
  10. 전기적 도전성 층, 상기 도전성 층에 부착된 유전성 층, 및 하전된 입자를 기판상에 침착하기 위한 패턴을 한정하는 마스크 간극을 포함하고, 기판 상에 하전된 입자의 동전기적 침착을 촉진하기 위해 기판에 적용하기 위한 마스크.
  11. 제10항에 있어서, 상기 유전성 층이 에폭시 적층물을 함유하는 것이 특징인 마스크.
  12. 제10항에 있어서, 상기 전기적 도전성 층이 스테인리스강, 니켈, 알루미늄, 몰리브덴, 및 크롬에서 선택된 물질을 함유하는 것이 특징인 마스크.
  13. 제10항에 있어서, 상기 전기적 도전성 층이 스테인리스강을 함유하는 것이 특징인 마스크.
  14. 제10항에 있어서, 상기 유전성 층이 에폭시 적층물을 함유하고, 상기 도전성 층은 스테인리스강을 함유하는 것이 특징인 마스크.
  15. 제10항에 있어서, 상기 유전성 층이 에폭시 적층물을 함유하고, 상기 도전성 층은 니켈을 함유하는 것이 특징인 마스크.
  16. 제10항에 있어서, 상기 유전성 층이 에폭시 적층물을 함유하고, 상기 도전성 층은 알루미늄을 함유하는 것이 특징인 마스크.
  17. 제10항에 있어서, 상기 유전성 층이 에폭시 적층물을 함유하고, 상기 도전성 층은 몰리브덴을 함유하는 것이 특징인 마스크.
  18. 제10항에 있어서, 상기 유전성 층이 에폭시 적층물을 함유하고, 상기 도전성 층은 크롬을 함유하는 것이 특징인 마스크.
  19. 제10항 내지 제18항 중 어느 한 항에 기재된 마스크를 기판에 적용하여 마스킹된 기판을 생산하는 단계;
    하전된 입자를 함유하는 용액조에 상기 마스킹된 기판을 함침하는 단계; 및
    마스크의 도전성 층과 반대-전극 사이에 전기적 퍼텐셜을 구축하고, 이로써 마스크 간극 내에 노출된 기판 영역 위로 마스크 간극을 통해 입자를 동전기적으로 침착시키는 단계를 포함하는, 하전된 입자의 패턴을 기판에 적용하는 방법.
KR1020077029468A 2005-05-18 2006-05-18 기판 상에 동전기적 침착 및 패터닝 공정을 위한 마스크 및방법 KR20080022111A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US68213005P 2005-05-18 2005-05-18
US60/682,130 2005-05-18

Publications (1)

Publication Number Publication Date
KR20080022111A true KR20080022111A (ko) 2008-03-10

Family

ID=37432143

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077029468A KR20080022111A (ko) 2005-05-18 2006-05-18 기판 상에 동전기적 침착 및 패터닝 공정을 위한 마스크 및방법

Country Status (6)

Country Link
US (1) US7678255B2 (ko)
EP (1) EP1882056A2 (ko)
JP (1) JP5301269B2 (ko)
KR (1) KR20080022111A (ko)
TW (1) TWI388697B (ko)
WO (1) WO2006125089A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101104681B1 (ko) * 2010-01-08 2012-01-16 서울대학교산학협력단 비전도성 기판 상에 하전 입자를 부착하는 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7538429B2 (en) * 2006-08-21 2009-05-26 Intel Corporation Method of enabling solder deposition on a substrate and electronic package formed thereby
US8216441B2 (en) * 2007-12-10 2012-07-10 Applied Materials, Inc. Electrophoretic solar cell metallization process and apparatus
US8247248B2 (en) * 2009-05-15 2012-08-21 Achrolux Inc. Methods and apparatus for forming uniform layers of phosphor material on an LED encapsulation structure
CN103030097B (zh) * 2012-12-12 2015-06-17 中北大学 基于静电场自聚焦的圆片级低维纳米结构的制备方法
US10685766B2 (en) 2016-04-18 2020-06-16 Littelfuse, Inc. Methods for manufacturing an insulated busbar
US20170301434A1 (en) * 2016-04-18 2017-10-19 Littelfuse, Inc. Methods for manufacturing an insulated busbar
CN107723753B (zh) * 2017-09-27 2021-04-27 上海瑞尔实业有限公司 高强度高韧性镍金属遮蔽工装制备方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3431887A (en) * 1963-11-13 1969-03-11 Polymer Corp Apparatus for coating articles in a fluidized bed
JPH04211193A (ja) * 1990-03-22 1992-08-03 Canon Inc 導電回路部材、導電回路部材の製造方法、導電性ペースト及び電子機器
US5981043A (en) * 1996-04-25 1999-11-09 Tatsuta Electric Wire And Cable Co., Ltd Electroconductive coating composition, a printed circuit board fabricated by using it and a flexible printed circuit assembly with electromagnetic shield
US5817374A (en) * 1996-05-31 1998-10-06 Electrox Corporation Process for patterning powders into thick layers
JP3269827B2 (ja) * 1997-04-04 2002-04-02 ユニバーシティ・オブ・サザン・カリフォルニア 電気化学製造のための物品、方法、および装置
TW552243B (en) * 1997-11-12 2003-09-11 Jsr Corp Process of forming a pattern on a substrate
US6153348A (en) * 1998-08-07 2000-11-28 Parelec Llc Electrostatic printing of conductors on photoresists and liquid metallic toners therefor
US6781612B1 (en) * 1998-10-13 2004-08-24 Electrox Corporation Electrostatic printing of functional toner materials for electronic manufacturing applications
US6579652B1 (en) * 1999-11-23 2003-06-17 Electrox Corporation Durable electrostatic printing plate and method of making the same
US6524758B2 (en) * 1999-12-20 2003-02-25 Electrox Corporation Method of manufacture of printed wiring boards and flexible circuitry
TW495809B (en) * 2000-02-28 2002-07-21 Semiconductor Energy Lab Thin film forming device, thin film forming method, and self-light emitting device
US20060071084A1 (en) 2000-12-15 2006-04-06 Electrox Corporation Process for manufacture of novel, inexpensive radio frequency identification devices
JP2002223059A (ja) * 2001-01-24 2002-08-09 Sharp Corp 微細パターン形成方法
US6815130B2 (en) * 2001-02-08 2004-11-09 Electrox Corporation Electrostatic printing plate possessing a tiered surface
WO2002071465A1 (en) 2001-03-02 2002-09-12 Electrox Corp. Process for the manufacture of large area arrays of discrete components
US6803092B2 (en) * 2001-06-26 2004-10-12 3M Innovative Properties Company Selective deposition of circuit-protective polymers
US6780249B2 (en) * 2002-12-06 2004-08-24 Eastman Kodak Company System for producing patterned deposition from compressed fluid in a partially opened deposition chamber
US6790483B2 (en) * 2002-12-06 2004-09-14 Eastman Kodak Company Method for producing patterned deposition from compressed fluid
US7413771B2 (en) * 2003-07-09 2008-08-19 Fry's Metals, Inc. Coating solder metal particles with a charge director medium
US7585549B2 (en) * 2003-07-09 2009-09-08 Fry's Metals, Inc. Method of applying a pattern of particles to a substrate
JP2007277619A (ja) * 2006-04-05 2007-10-25 Electroplating Eng Of Japan Co 電気泳動による粒子堆積方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101104681B1 (ko) * 2010-01-08 2012-01-16 서울대학교산학협력단 비전도성 기판 상에 하전 입자를 부착하는 방법

Also Published As

Publication number Publication date
JP5301269B2 (ja) 2013-09-25
WO2006125089A2 (en) 2006-11-23
EP1882056A2 (en) 2008-01-30
WO2006125089A3 (en) 2007-11-22
US20060260943A1 (en) 2006-11-23
TW200706704A (en) 2007-02-16
TWI388697B (zh) 2013-03-11
JP2008546182A (ja) 2008-12-18
US7678255B2 (en) 2010-03-16

Similar Documents

Publication Publication Date Title
KR20080022111A (ko) 기판 상에 동전기적 침착 및 패터닝 공정을 위한 마스크 및방법
TWI395256B (zh) 沉積及形成圖形之方法
TWI328416B (en) Multi-layer printed circuit board and method for fabricating the same
US7628902B2 (en) Electrochemical deposition method utilizing microdroplets of solution
KR100834515B1 (ko) 금속 나노입자 에어로졸을 이용한 포토레지스트 적층기판의형성방법, 절연기판의 도금방법, 회로기판의 금속층의표면처리방법 및 적층 세라믹 콘덴서의 제조방법
EP2745658B1 (en) Method of forming a conductive image on a non-conductive surface
CN107043953A (zh) 电镀杯组件中的耐用低固化温度疏水涂层
RU2009131220A (ru) Способ изготовления структурированных токопроводящих повехностей
KR20090019797A (ko) 비불규칙정렬 이방성 전도필름과 그의 제조방법
US20100139954A1 (en) Self-Assembled Electrical Contacts
JP2014525992A5 (ko)
DE102009050426B3 (de) Verfahren zum ausgerichteten Aufbringen von Bauteilen auf einem Trägersubstrat und ein Verfahren zur Herstellung eines Trägersubstrats dafür und ein Verfahren zur Bestückung eines Zielsubstrats damit.
AU762686B2 (en) Process for depositing conducting layer on substrate
WO2006017327A2 (en) Electrocodeposition of lead free tin alloys
CN1636167A (zh) 用于印刷微粒改良的电触点的方法和材料
WO2006008736A1 (en) Fabrication of electrical components and circuits by selective electrophoretic deposition (s-epd) and transfer
JP2004022963A (ja) 部品接合方法及び部品接合方法を用いた部品実装方法及び部品実装装置
Hertlein et al. ED photo resist technology becomes a manufacturing process
Soszek Two Novel Additive Processes to Create Circuitry: Direct Laser Writing and Direct Electrostatic Transfer Deposition
ZA200104489B (en) Process for depositing conducting layer on substrate.

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application