KR20080019982A - Method of manufacturing a semiconductor device - Google Patents
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Abstract
Description
도 1 내지 도 5는 본 발명에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.1 to 5 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 반도체 웨이퍼 114 : 터널산화막 패턴100
116 : 플로팅 게이트 118 : 층간 유전막 패턴116: floating gate 118: interlayer dielectric film pattern
120 : 폴리실리콘막 패턴 122 : 텅스텐 실리사이드 게이트120
124 : 컨트롤 게이트 126 : 하드 마스크막 패턴124: control gate 126: hard mask film pattern
128 : 게이트 전극128: gate electrode
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 게이트 전극을 포함하고 있는 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including a gate electrode.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하 면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다.Semiconductor memory devices, such as dynamic random access memory (DRAM) and static random access memory (SRAM), are volatile and fast data input / output that loses data over time, and data is input once. It can maintain its status, but it can be divided into ROM (read only memory) products with slow data input and output.
불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(electrically erasable and programmable ROM)과 같이 전기적으로 데이터의 입·출력이 가능한 플래쉬 메모리에 대한 수요가 늘고 있다. 이들 장치의 메모리 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트를 구비하는 수직 적층형 게이트 전극을 갖는다.Nonvolatile memory devices have an almost indefinite accumulation capacity, and there is an increasing demand for flash memory capable of electrically inputting and outputting data such as electrically erasable and programmable ROM (EEPROM). The memory cells of these devices generally have vertically stacked gate electrodes with floating gates formed on silicon substrates.
플래시 메모리 장치에 있어서, 데이터를 저장하는 메모리 셀은 소자 분리막이 형성된 반도체 웨이퍼의 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트, 상기 플로팅 게이트의 상부에 유전막을 개재하여 형성된 콘트롤 게이트를 구비하는 스택형 게이트 구조를 갖는다. 플래시 메모리 장치의 메모리 셀에서 데이터의 저장은 콘트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다. 상기 유전막은 플로팅 게이트에 충전된 전하 특성을 유지시키고 콘트롤 게이트의 전압을 플로팅 게이트에 전달하는 역할을 한다.In a flash memory device, a memory cell for storing data includes a floating gate including a floating gate formed through a tunnel oxide layer on a semiconductor wafer on which a device isolation layer is formed, and a control gate formed through a dielectric layer on the floating gate. Has a structure. The storage of data in memory cells of a flash memory device is accomplished by applying an appropriate voltage to the control gate and the substrate to insert or draw electrons into the floating gate. The dielectric layer maintains charge characteristics charged in the floating gate and transfers the voltage of the control gate to the floating gate.
상기 컨트롤 게이트는 데이터의 프로그램 및 소거 시 기판의 전자들을 플로팅 게이트로 이동시키거나 상기 플로팅 게이트 내의 전자들을 기판으로 이동시키기 위하여 전압이 인가되는 막으로, 저 저항을 구현하기 위하여 폴리실리콘 게이트와 텅스텐 실리사이드(WSix) 게이트로 구성된다.The control gate is a film in which a voltage is applied to move electrons of the substrate to the floating gate or to move electrons in the floating gate to the substrate during programming and erasing of data. A polysilicon gate and a tungsten silicide for low resistance are implemented. It consists of a (WSix) gate.
일반적으로, 게이트 전극의 에지 프로파일(edge profile)은 트랜지스터의 전기적 특성 및 신뢰도에 많은 영향을 미치는 것으로 알려져 있다. 예를 들어, 게이 트 전극의 에지 부분이 공정 진행 중에 손상을 입어 날카롭게 형성되면, 그 부분에 전계가 집중되어 누설 전류가 증가하게 되고, 이로 인해 셀 특성의 산포가 불량해지고 신뢰성이 저하되는 문제가 발생한다.In general, the edge profile of the gate electrode is known to greatly affect the electrical characteristics and reliability of the transistor. For example, if the edge portion of the gate electrode is damaged and is sharply formed during the process, the electric field is concentrated on the portion to increase the leakage current, resulting in poor cell characteristics and poor reliability. Occurs.
이에 따라, 게이트 전극의 패터닝 후 이전 단계의 식각 공정으로 인해 야기된 게이트 전극의 측벽 손상(damage) 및 기판의 표면 손상을 큐어링(curing)하고 상기 게이트 전극의 바닥 에지 부분을 라운딩시키기 위한 리옥시데이션(re-oxidation) 공정을 통상적으로 실시하고 있다.Accordingly, after the patterning of the gate electrode, a reoxy for curing the sidewall damage of the gate electrode and the surface damage of the substrate caused by the etching process of the previous step and rounding the bottom edge portion of the gate electrode. A re-oxidation process is usually performed.
상기한 리옥시데이션 공정 동안 실리콘(Si)과 산화제(oxidant)와의 반응에 의해 기판의 표면과 플로팅 게이트 및 컨트롤 게이트의 측면이 산화되어 산화막이 형성된다.During the reoxidation process, the surface of the substrate and the side surfaces of the floating gate and the control gate are oxidized by reaction of silicon (Si) and an oxidant to form an oxide film.
그러나, 상기 라디칼 리옥시데이션 공정에 의하면 텅스텐 실리사이드 게이트의 측면이 이상 팽창하여 상기 측면에 험프가 발생하게 된다. 이와 같이 텅스텐 실리사이드 게이트에 험프가 발생하면, 게이트 전극에 휨(bowing) 현상이 발생되는 문제를 야기한다. 또한, 이로 인하여 인접한 메모리 셀의 게이트 간에 브리지(bridge)가 형성되어 메모리 셀의 전기적 불량(fail)을 유발하게 된다.However, according to the radical reoxidation process, the side surface of the tungsten silicide gate is abnormally expanded to generate a hump on the side surface. As such, when a hump occurs in the tungsten silicide gate, a bowing phenomenon occurs in the gate electrode. In addition, a bridge is formed between gates of adjacent memory cells, causing electrical failure of the memory cells.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 게이트 전극의 휨 현상을 억제할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.An object of the present invention for solving the above problems is to provide a method for manufacturing a semiconductor device that can suppress the warpage phenomenon of the gate electrode.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법에 의하 면, 반도체 웨이퍼 상에 게이트 전극을 형성하고, 상기 기판 및 게이트 전극의 측벽 손상을 큐어링 하기 위한 활성화 이온들을 포함하는 플라즈마를 형성한 후에, 상기 활성화 이온들에 상기 기판의 표면과 실질적으로 수직한 방향으로 방향성을 부여한다. 이어서, 상기 방향성을 갖는 활성화 이온들을 이용한 리옥시데이션공정을 수행함으로써 상기 기판 및 게이트 전극의 표면에 산화막을 형성하는 단계를 포함하다.According to the method of manufacturing a semiconductor device according to the present invention for achieving the above object, a gate electrode is formed on a semiconductor wafer, and a plasma including activation ions for curing sidewall damage of the substrate and the gate electrode is formed. Afterwards, the activation ions are oriented in a direction substantially perpendicular to the surface of the substrate. Subsequently, an oxide film is formed on surfaces of the substrate and the gate electrode by performing a reoxidation process using the activating ions having the aromaticity.
본 발명의 일실시예에 따르면, 상기 활성화 이온들에 방향성을 부여하는 단계는, 상기 기판에 100 내지 300V의 바이어스 전압을 인가함으로써 수행될 수 있다.According to one embodiment of the present invention, the step of giving directionality to the activation ions may be performed by applying a bias voltage of 100 to 300V to the substrate.
본 발명의 일실시예에 따르면, 상기 리옥시데이션 공정을 수행하는 단계는 600℃ 이하의 온도에서 수행될 수 있다.According to one embodiment of the present invention, the step of performing the reoxidation process may be performed at a temperature of 600 ° C or less.
본 발명의 일실시예에 따르면, 상기 게이트 전극을 형성하는 단계는, 터널 산화막, 플로팅 게이트막, 유전막, 컨트롤 게이트막 및 금속막을 순차적으로 적막된 예비 게이트 전극을 형성하고, 상기 예비 게이트 전극 상에 하드 마스크막 패턴을 형성한 후에, 상기 하드 마스크막 패턴을 식각 마스크로 사용한 식각 공정을 수행하여 상기 예비 게이트 전극을 패터닝하는 단계를 포함할 수 있다.According to an embodiment of the present invention, the forming of the gate electrode may include forming a preliminary gate electrode in which a tunnel oxide film, a floating gate film, a dielectric film, a control gate film, and a metal film are sequentially stacked on the preliminary gate electrode. After forming the hard mask layer pattern, the preliminary gate electrode may be patterned by performing an etching process using the hard mask layer pattern as an etching mask.
본 발명의 일실시예에 따르면, 상기 금속막 패턴은 금속 실리사이드막 패턴을 포함할 수 있다.According to an embodiment of the present invention, the metal film pattern may include a metal silicide film pattern.
상기와 같이 기판의 표면과 실질적으로 수직한 방향으로 방향성을 갖는 플라 즈마의 활성화 이온을 사용하여, 상기 게이트 전극의 리옥시데이션 공정을 수행함으로써, 상기 게이트 전극의 텅스텐 실리사이드 게이트의 측면이 이상 팽창하는 것을 억제한다. 따라서, 휨 현상이 방지되어, 수직 프로파일을 갖는 게이트 전극을 형성할 수 있다.As described above, the side of the tungsten silicide gate of the gate electrode is abnormally expanded by performing the reoxidation process of the gate electrode using the activation ions of the plasma having a direction substantially perpendicular to the surface of the substrate. Suppress it. Therefore, the warping phenomenon can be prevented, so that a gate electrode having a vertical profile can be formed.
이하, 본 발명에 따른 바람직한 실시예들에 따른 반도체 장치의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막(막), 영역, 패턴 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막(막), 영역, 패턴 또는 구조물들이 기판, 각 막(막), 영역, 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 막(막), 영역, 패턴 또는 구조물들이 직접 기판, 각 막(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 막(막), 다른 영역, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막(막), 영역, 패턴 또는 구조물들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막(막), 영역, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 막(막), 영역, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, a method of manufacturing a semiconductor device in accordance with preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and the general knowledge in the art. Those skilled in the art can implement the present invention in various other forms without departing from the technical spirit of the present invention. In the accompanying drawings, the dimensions of the substrate, film (film), region, pattern or structures are shown to be larger than the actual for clarity of the invention. In the present invention, where each film (film), region, pattern or structure is referred to as being formed "on", "top" or "bottom" of a substrate, each film (film), region or patterns. Means that each film, region, pattern, or structure is directly formed on or under the substrate, each film, region, or patterns, or is a different film, another region, another pattern, or Other structures may additionally be formed on the substrate. In addition, when each film, region, pattern or structure is referred to as "first", "second" and / or "third", it is not intended to limit these members, but only the film (film), To distinguish between areas, patterns or structures. Thus, "first", "second" and / or "third" may be used selectively or interchangeably for each film, region, pattern or structure, respectively.
도 1 내지 도 5는 본 발명에 의한 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.1 to 5 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with the present invention.
도 1을 참조하면, 셸로우 트렌치 소자분리(shallow trench isolation; STI)와 같은 소자분리 공정을 통해 반도체 웨이퍼(100)를 액티브 영역과 필드 영역으로 구분한다. 구체적으로, 반도체 웨이퍼(100)를 소정 깊이로 식각하여 트렌치(도시되지 않음)를 형성한 후, 상기 트렌치를 채우도록 화학 기상 증착(chemical vapor deposition; CVD) 방법에 의해 산화막을 증착한다. 다음에, 상기 CVD-산화막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 평탄화하여 상기 트렌치의 내부에만 필드 산화막(도시되지 않음)을 형성한다.Referring to FIG. 1, the
또한, 상기 필드 영역은 통상의 실리콘 부분 산화(Local oxidation of silicon; LOCOS) 공정으로 형성할 수도 있고, 플로팅 게이트와 액티브 영역을 동시에 형성하는 자기 정렬된 셸로우 트렌치 소자분리(self-aligned shallow trench isolation; SA-STI) 공정으로 형성할 수도 있다.In addition, the field region may be formed by a conventional local oxidation of silicon (LOCOS) process, and self-aligned shallow trench isolation that simultaneously forms a floating gate and an active region. And SA-STI) process.
이어서, 상기 반도체 웨이퍼(100) 상에 산화 공정으로 터널 산화막(102)을 형성한다. 상기 터널 산화막(102)의 예로는 실리콘 산화물(SiO2)로 이루어진 실리콘 산화막, 고 유전율 물질로 이루어지는 고 유전율 물질막 등이 있다.Subsequently, a
구체적으로, 상기 실리콘 산화막은 급속 열산화(rapid thermal oxidation), 퍼니스 열산화(furnace thermal oxidation) 또는 플라즈마 산화(plasma oxidation) 에 의해 형성될 수 있다. 예를 들면, 급속 열산화 방법에 의하면, 상기 실리콘 산화막은 반도체 웨이퍼(100)를 약 800℃ 내지 950℃ 정도로 가열하고 상기 반도체 웨이퍼(100) 상으로 산소를 포함하는 반응 가스를 공급함으로써 형성될 수 있다. 또한, 상기 실리콘 산화막을 질화 처리하여 상기 실리콘 산화막의 표면 부위를 실리콘 산질화막(SiON)으로 형성할 수도 있다.Specifically, the silicon oxide film may be formed by rapid thermal oxidation, furnace thermal oxidation, or plasma oxidation. For example, according to the rapid thermal oxidation method, the silicon oxide film may be formed by heating the semiconductor wafer 100 to about 800 ° C. to 950 ° C. and supplying a reaction gas containing oxygen to the
상기 고 유전율 물질의 예로는 HfO2, HfAlO, HfSixOy, HfSixOyNz, ZrO2, ZrSixOy, ZrSixOyNz, Al2O3, TiO2, Y2O3, Ta2O5, Nb2O5, BaTiO3, SrTiO3 등이 있으며, 상기 고 유전율 물질막은 열 화학 기상 증착(thermal chemical vapor deposition; thermal CVD), 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 물리 기상 증착(physical vapor deposition; PVD) 또는 원자막 증착(atomic layer deposition; ALD)을 통해 형성될 수 있다. 상기 고 유전율 물질막들은 단독으로 사용될 수도 있으며, 이들의 복합막으로도 사용될 수 있다.Examples of the high dielectric constant material are HfO 2 , HfAlO, HfSi x O y , HfSi x O y N z , ZrO 2 , ZrSi x O y , ZrSi x O y N z , Al 2 O 3 , TiO 2 , Y 2 O 3 , Ta 2 O 5 , Nb 2 O 5 , BaTiO 3 , SrTiO 3 , and the like, and the high dielectric constant material film may include thermal chemical vapor deposition (thermal chemical vapor deposition), plasma enhanced chemical vapor deposition (plasma enhanced chemical vapor deposition). deposition (PECVD), physical vapor deposition (PVD) or atomic layer deposition (ALD). The high dielectric constant material films may be used alone or in combination thereof.
상기 터널 산화막(102)이 형성된 결과물 상에 플로팅 게이트막(104)으로서, 예컨대 폴리실리콘막(104)을 증착한 후, 통상의 도핑 방법, 예컨대 POCl3 확산, 이온주입, 또는 인-시튜 도핑에 의해 상기 플로팅 게이트막(104)을 고농도의 N형으로 도핑시킨다. 그런 다음, 사진식각 공정으로 상기 필드 영역 상의 플로팅 게이트막(104)을 제거하여 이웃하는 셀의 플로팅 게이트들을 서로 절연시킨다.After depositing the
상기 플로팅 게이트막(104) 및 기판(100) 상에 층간 유전막(106)으로서, 예컨대 하부 산화막, 질화막 및 상부 산화막이 순차적으로 적층되어 이루어진 ONO막 을 열산화 공정 또는 화학 기상 증착 공정으로 형성한다.As the
상기 층간 유전막(106) 상에 컨트롤 게이트막으로서, N+형으로 도핑된 폴리실리콘막(108) 및 텅스텐 실리사이드막(110)을 차례로 적막한다. 이때, 상기 텅스텐 실리사이드막(110) 대신 코발트 실리사이드막, 티타늄 실리사이드막 또는 탄탈륨 실리사이드막을 사용할 수도 있다.As the control gate layer on the
상기 텅스텐 실리사이드막(110) 상에 게이트 패터닝을 위한 하드 마스크막(112)을 형성한다. 상기 하드 마스크막(112)은 산화막 또는 질화막의 단일막이나 이들의 복합막으로 형성한다.A
도 2를 참조하면, 사진식각 공정으로 상기 하드 마스크막(112)을 식각하여 하드 마스크막 패턴(126)을 형성한다.Referring to FIG. 2, the
이어서, 상기 하드 마스크막 패턴(126)을 이용하여 상기 컨트롤 게이트막(108, 110), 층간 유전막(106) 및 플로팅 게이트막(104)을 차례로 건식 식각한다. 그 결과, 메모리 셀 영역에 플로팅 게이트(116) 및 폴리실리콘막 패턴(120)과 텅스텐 실리사이드막 패턴(122)이 적층된 컨트롤 게이트(124)를 구비한 적층형 게이트 전극(128)이 형성된다.Subsequently, the control gate layers 108 and 110, the
도 3 내지 도 5를 참조하면, 상기한 바와 같이 적층형 게이트 전극(128)의 패터닝을 완료한 후, 상기 적층형 게이트 전극(128)이 형성된 기판(100) 전면에 리옥시데이션 공정을 실시한다. 상기 리옥시데이션 공정에 의하여, 상기 노출된 기판(100)의 표면 및 상기 게이트 전극(128)의 측벽 상에 산화막(130)이 형성된다.3 to 5, after the patterning of the stacked
구체적으로, 상기 리옥시데이션 공정은 이전 단계의 식각 공정으로 인해 야기된 게이트 전극(128)의 측벽 손상 및 게이트 전극(128)의 에지 하부에서의 기판(100)의 손상을 큐어링하고 상기 게이트 전극(128)의 바닥 에지 부분을 라운딩시켜 셀 특성 산포 및 신뢰성을 향상시키기 위하여 수행된다.Specifically, the reoxidation process cures the sidewall damage of the
상기 리옥시데이션 공정은 플라즈마 산화 방법으로 진행한다. 플라즈마 방식으로 리옥시데이션 공정을 수행하면, 피산화 물질의 종류에 관계없이 산화 반응성이 우수하기 때문에 형성되는 막 내의 댕글링 본드 및 결함들을 감소키며 고품질의 산화막(130)을 형성할 수 있으며, 산화 반응이 일어나는 곳의 프로파일에 관계없이 전체적으로 균일한 산화 반응이 일어나기 때문에 균일한 두께를 갖는 산화막(130)을 형성할 수 있다. The reoxidation process proceeds by a plasma oxidation method. When the reoxidation process is performed by the plasma method, since the oxidation reactivity is excellent regardless of the type of the oxidized material, high
또한, 플라즈마 리옥시데이션 공정에 의하면, 초기에는 산화 반응 속도가 빠르지만 어느 정도 산화막(130)이 성장된 상태에서는 산화막(116)의 성장 속도가 느려지기 때문에, 버즈비크의 길이를 제어하여 터널 산화막 패턴(102)의 두께 증가를 최소화할 수 있다.In addition, according to the plasma reoxidation process, the oxidation reaction rate is initially high, but the growth rate of the
그러나, 플라즈마 리옥시데이션 공정을 진행하면, 전술한 바와 같이 반도체 웨이퍼의 표면에 피팅이 발생하고 텅스텐 실리사이드 게이트의 측면이 이상 팽창하는 문제들이 있다. 상기와 같은 문제들이 발생하는 이유는 두 가지로 추정할 수 있다.However, when the plasma reoxidation process is performed, there are problems in that fitting occurs on the surface of the semiconductor wafer and the side surface of the tungsten silicide gate is abnormally expanded as described above. The above problems can be estimated in two ways.
첫째, 텅스텐 실리사이드가 산소와 반응하여 WxOy와 같은 반응 생성물을 형성하고, 이로 인해 텅스텐 실리사이드 게이트의 측면이 이상 팽창한다.First, tungsten silicide reacts with oxygen to form a reaction product such as WxOy, which causes the side of the tungsten silicide gate to expand abnormally.
둘째, 비정질 상태의 텅스텐 실리사이드가 고온에서의 리옥시데이션 공정시 결정화되면서 그레인 경계(grain boundary)를 형성하고, 상기 그레인 경계를 통해 하지막의 그레인들이 이동(migration)되면서 텅스텐 실리사이드 게이트의 측면이 이상 팽창한다.Secondly, the amorphous tungsten silicide crystallizes during the high temperature reoxidation process to form grain boundaries, and as the grains of the underlying film migrate through the grain boundaries, the side surface of the tungsten silicide gate is abnormally expanded. do.
상기와 같은 문제들이 발생하는 것을 방지하기 위하여, 상기 기판(100) 및 게이트 전극(128)의 측벽 손상을 큐어링 하기 위한 플라즈마의 활성화 이온들에 상기 기판의 표면과 실질적으로 수직한 방향으로 방향성을 부여한다. 이어서, 상기 방향성을 갖는 활성화 이온들을 이용한 리옥시데이션(re-oxidation) 공정을 수행함으로써 상기 기판(100) 및 게이트 전극(130)의 표면에 산화막(130)을 형성한다. In order to prevent such problems from occurring, directional ions in the plasma for curing sidewall damage of the
상기 방향성을 가진 활성화 이온들을 이용한 리옥시데이션 공정을 구체적으로 설명하면 다음과 같다.The reoxidation process using the activated ions having the aromaticity will be described in detail as follows.
먼저, 플라즈마 산화 설비의 반응 챔버(200) 내로 상기 적층형 게이트 전극(128)이 형성되어 있는 반도체 웨이퍼(100)를 인입한다.First, the
상기 플라즈마는 용량 결합식 플라즈마(Capacitively Coupled Plasma) 발생방법과, 유도 결합식 플라즈마(Inductive Coupled Plasma) 발생방법에 의해 형성될 수 있다. 이중 특히 유도 결합식 플라즈마 발생방법은 상대적으로 낮은 동작압력을 가지며, 장치적 구조에 제약이 작으며 높은 밀도의 플라즈마 생성이 가능한 장점을 가지고 있다. 상기 유도결합식 플라즈마 형성 장치는 처리 대상물인 기판(100)을 제공받아 이를 직접 가공 처리하는 공정이 수행되는 공정 챔버(200)와 상기 공정 챔버(200) 내로 공급되는 공정가스를 저장하는 가스 저장부(미도시됨)를 포함한다. 이때, 공정 챔버(200)의 내부 저면에는 기판(100)을 파지하고, 바이어스 전압이 인가되는 기판 스테이지(204)를 포함한다. 상기 바이어스 전압은 플라즈마에 포함된 활성화 이온을 기판(100)으로 유도하는 방향성을 제공하기 위해 상기 기판 스테이지(2040)에 위치된 기판(100)에 인가된다. 상기 기판(100)에는 약 100 내지 300V의 바이어스 전압이 인가될 수 있다. 그리고, 공정 챔버(200) 상부에는 플라즈마 발생부(202)가 구비된다. 상기 플라즈마 발생부(202)는 RF 전원으로부터 전력을 인가 받아 상기 공정 챔버(200)내로 제공되는 공정 가스를 플라즈마 상태로 형성한다.The plasma may be formed by a capacitively coupled plasma generation method and an inductively coupled plasma generation method. In particular, the inductively coupled plasma generation method has a relatively low operating pressure, a small constraint on the device structure, and has the advantage of generating a high density plasma. The inductively coupled plasma forming apparatus includes a
이어서, 상기 공정 챔버(200)내에서 활성화 이온(Active Ion) 및 라디칼(Radical)을 포함하는 플라즈마를 발생한다. 이때, 상기 플라즈마는 10 내지 90%의 활성화 이온을 포함하며, 바람직하게는 30 내지 70%의 활성화 이온을 포함할 수 있다.Subsequently, a plasma including active ions and radicals is generated in the
상기 플라즈마를 발생하기 위하여, 산소(O2), 수소(H2) 및 아르곤(Ar) 가스등과 같은 공정 가스를 유입한 후 상기 산소 라디칼(O*), 수산화 라디칼(OH*) 등과 같은 라디칼 이온 및 활성화 이온을 발생한다. 이때, 상기 아르곤 가스는 플라즈마 점화 가스로서 선택적으로 사용될 수 있으며, 상기 산소 가스에 대한 수소 가스의 공급 유량은 1% 내지 1000% 정도일 수 있다. 이때, 상기 활성화 이온은 비 방향성을 갖는다.In order to generate the plasma, a process gas such as oxygen (O 2 ), hydrogen (H 2 ), argon (Ar) gas, or the like is introduced, followed by radical ions such as oxygen radical (O *), hydroxide radical (OH *), or the like. And activating ions. In this case, the argon gas may be selectively used as a plasma ignition gas, the supply flow rate of hydrogen gas to the oxygen gas may be about 1% to 1000%. At this time, the activation ion has a non-directional.
이어서, 상기 공정 챔버(200)의 기판 스테이지(204)에 인가되는 바이어스 전압에 의해 상기 활성화 이온을 상기 기판(100)으로 직진하는 방향성을 갖는다. 상 기 바이어즈 전압이 인가되기 전에 상기 활성화 이온은 비 방향성을 갖는다. 이와는 다르게, 상기 활성화 이온을 방향성을 갖는 활성화 이온으로 형성하기 위하여 상기 공정 챔버(200)의 내부로 유입되는 공정 가스에 강한 전계를 인가하여 플라즈마를 형성함으로써 수행할 수 있다. Subsequently, the activation ions are directed to the
상기 리옥데이션 공정은 상기 방향성을 갖는 활성화 이온에 의해 수행할 수 있다. 이때, 상기 라디칼은 상기 기판(100)에 인가되는 바이어스 전압에 영향을 받지 않는 중성 상태이기 때문에 방향성을 부여 받지 못한다. 따라서, 상기 라디칼은 상기 리옥시데이션 공정에 적용하기 어려울 수 있다.The reoxidation process may be performed by the activated ions having the aromaticity. In this case, since the radical is in a neutral state that is not affected by the bias voltage applied to the
상기 플라즈마 리옥시데이션 공정은 약 600℃ 이하의 온도에서 수행할 수 있다. 상기와 같이, 통상의 습식 또는 건식 열산화 처리에 비해 현저히 낮은 온도로 리옥시데이션 공정이 수행될 수 있기 때문에, 플로팅 게이트(116)와 컨트롤 게이트(114) 및 반도체 웨이퍼(100) 사이의 계면들로의 산화제 확산이 억제될 수 있다.The plasma reoxidation process may be performed at a temperature of about 600 ° C or less. As described above, the interfaces between the floating
상기 리옥시데이션 공정을 수행한 이 후에 동일한 공정 챔버(200)에서 인시튜(in-situ)로 수소를 포함하는 가스를 유입시켜 상기 텅스텐 실리사이드 게이트(122) 표면에 생성되어 있는 WOx 물질을 텅스텐으로 환원시키는 공정을 더 수행할 수 있다. 상기 공정에 의해, 텅스텐 산화물이 제거된 게이트 구조물(128)이 완성된다. After performing the reoxidation process, a gas containing hydrogen is introduced into the
상기와 같은 본 발명의 실시예들에 따르면, 기판의 표면과 실질적으로 수직한 방향으로 방향성을 갖는 플라즈마의 활성화 이온을 사용하여, 상기 게이트 전극 의 리옥시데이션 공정을 수행함으로써, 상기 게이트 전극의 텅스텐 실리사이드 게이트의 측면이 이상 팽창하는 것을 억제한다. 따라서, 휨 현상이 방지되어, 수직 프로파일을 갖는 게이트 전극을 형성할 수 있다.According to the embodiments of the present invention, the tungsten of the gate electrode by performing the reoxidation process of the gate electrode using the activation ions of the plasma having a direction in a direction substantially perpendicular to the surface of the substrate, It suppresses abnormal expansion of the side surface of a silicide gate. Therefore, the warping phenomenon can be prevented, so that a gate electrode having a vertical profile can be formed.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
Claims (5)
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