KR20080019865A - 라인 버퍼 - Google Patents

라인 버퍼 Download PDF

Info

Publication number
KR20080019865A
KR20080019865A KR1020060082320A KR20060082320A KR20080019865A KR 20080019865 A KR20080019865 A KR 20080019865A KR 1020060082320 A KR1020060082320 A KR 1020060082320A KR 20060082320 A KR20060082320 A KR 20060082320A KR 20080019865 A KR20080019865 A KR 20080019865A
Authority
KR
South Korea
Prior art keywords
data
frame memory
frame
memories
enable
Prior art date
Application number
KR1020060082320A
Other languages
English (en)
Inventor
박재민
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020060082320A priority Critical patent/KR20080019865A/ko
Publication of KR20080019865A publication Critical patent/KR20080019865A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/391—Resolution modifying circuits, e.g. variable screen formats
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/12—Frame memory handling
    • G09G2360/128—Frame memory using a Synchronous Dynamic RAM [SDRAM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

본 발명의 라인버퍼는 영상 데이터를 1 프레임의 시간동안 지연시킨다.
본 발명에 따르면, 영상데이터를 저장하여 1프레임의 기간동안 지연시키기 위한 2개의 프레임 메모리와, 2개의 프레임 메모리 처리부를 구비한다. VGA(Video Graphics Adapter), WVGA(Wide Video Graphics Adapter), XGA(Extended Graphics Array) 또는 DTV 모드의 영상 데이터일 경우에 하나의 프레임 메모리 처리부만 인에이블되고, 하나의 프레임 메모리 처리부가 하나의 프레임 메모리에 영상 데이터를 저장 및 독출하여 영상 데이터를 지연시킨다. WXGA(Wide Extended Graphics Array) 모드의 영상 데이터일 경우에는 2개의 프레임 메모리 처리부가 모두 인에이블되고, 그 2개의 프레임 메모리 처리부가 2개의 프레임 메모리에 각기 영상 데이터를 저장 및 독출하여 영상 데이터를 지연시킨다.
라인 버퍼. APL, 메모리, SDR SDRAM, 해상도, 픽셀 클럭,

Description

라인 버퍼{LINE BUFFER}
도 1은 APL(Average Picture Level)에 따른 화면 밝기를 보인 그래프,
도 2는 VGA, WVGA, XGA, DTV 및 WXGA별 해상도 및 클럭신호의 주파수를 보인 도표,
도 3은 본 발명의 라인 버퍼의 구성을 보인 블록도,
* 도면의 주요 부분에 대한 부호의 설명 *
300. 310 : 제 1 및 제 2 프레임 메모리 320 : 전처리부
321, 323, 351, 353 : 라인 메모리 325, 355 : 인버터
330, 340 : 제 1 및 제 2 프레임 메모리 처리부
350 : 후처리부 360 : 인에이블 처리부
361 : 오아 게이트
본 발명은 영상 데이터를 1 프레임의 시간동안 지연시키는 라인 버퍼에 관한 것이다.
일반적으로 PDP(Plasma Display Panel)는 효율적인 전력 소모의 구조를 가지기 위하여 하나의 프레임의 밝기를 수치화시킨 APL(Average Picture Level)의 값에 따라 화면의 밝기를 조절한다.
이것은 인간 시각의 특성에 근거한 것으로서 도 1에 도시된 바와 같이 화면이 전체적으로 밝을 경우에는 밝은 부분의 표시되는 밝기 정도를 낮게 하고, 화면이 전체적으로 어두울 경우에는 밝은 부분의 밝기 정도를 높게 표시한다.
상기 APL의 값을 계산하는 데에는 약 1 프레임의 시간이 소요된다. 그러므로 APL의 값을 계산할 경우에 먼저 현재 프레임의 데이터를 메모리에 저장한 후 APL을 계산하고, 다음 프레임의 APL의 값을 계산할 경우에 상기 저장한 현재 프레임의 데이터를 출력하여 APL의 값에 따른 밝기로 화면에 표시하게 된다.
한편, 라인 버퍼(line buffer)는 APL의 값을 계산하는 1 프레임의 시간동안 현재 프레임의 데이터를 메모리에 저장하고, 다음 프레임의 데이터를 메모리에 저장할 경우에 기 저장한 현재 프레임의 데이터를 출력한다.
상기 라인 버퍼가 하나의 프레임 분량의 데이터를 저장하는 메모리의 개수 및 종류는 프레임 데이터의 용량과, 픽셀 클럭신호의 주파수를 고려하여 결정된다.
일반적으로 PDP(Plasma Display Panel)는 VGA(Video Graphics Adapter), WVGA(Wide Video Graphics Adapter), XGA(Extended Graphics Array) 및 WXGA(Wide Extended Graphics Array)의 해상도를 모두 지원함은 물론 DTV(Digital Television receiver)의 해상도를 지원한다.
도 2에 도시된 바와 같이 상기 VGA는 해상도가 640×480이고, 픽셀 클럭신호의 주파수는 25.17㎒이며, 상기 WVGA는 해상도가 852×480이고, 픽셀 클럭신호의 주파수는 34.24㎒이며, 상기 XGA는 해상도가 1024×768이고, 픽셀 클럭신호의 주파수는 70.00㎒이며, 상기 DTV는 해상도가 1280×720이고, 픽셀 클럭신호의 주파수는 74.7㎒이며, 상기 WXGA는, 해상도가 1366×768이고, 픽셀 클럭신호의 주파수는 85.35㎒이다.
즉, 프레임 데이터의 용량과, 픽셀 클럭신호의 주파수는 VGA, WVGA, XGA, DTV 및 WXGA에 따라 상이하다.
현재 상용화되고 있는 라인버퍼들은 VGA 및 WVGA의 해상도를 지원하고, 하나의 SDR(Single Data Rate) SDRAM을 사용하는 WVGA 전용 ASIC(Application Specific Integrated Circuit ; 주문형 반도체)와, VGA, WVGA 및 XGA의 해상도를 지원하고, 하나의 SDR SDRAM을 사용하는 XGA 전용 ASIC과, VGA, WVGA, XGA, WXGA 및 FHD(Full High Definition) DTV의 모든 해상도를 지원하고, 2개의 SDR SDRAM 을 사용하는 고급형 ASIC이 알려져 있다.
상기한 라인 버퍼들 중에서 WVGA 전용 ASIC 및 XGA 전용 ASIC들은 WXGA를 지원하지 못하는 문제점이 있다.
그리고 상기 고급형 ASIC는 모든 해상도를 지원한다는 장점이 있으나, VGA, WVGA 및 XGA 등과 같은 낮은 해상도에서도 2개의 SDR SDRAM을 사용해야 하고, 전체적인 칩의 크기가 커서 가격 경쟁력이 낮으므로 실제로는 WXGA 및 FHD DTV와 같은 고성능 모델에만 사용되고 있다.
본 발명의 목적은 모든 해상도를 지원하는 간단한 구성의 라인 버퍼를 제공하는데 있다.
본 발명의 다른 목적은 2개의 프레임 메모리를 구비하고, 해상도에 따라 하나의 프레임 메모리 또는 2개의 프레임 메모리를 사용하여 데이터를 지연하는 라인 버퍼를 제공하는데 있다.
이러한 목적을 가지는 본 발명의 라인 버퍼에 따르면, 2개의 프레임 메모리와, 그 2개의 프레임 메모리에 각기 데이터를 저장하고 독출하는 2개의 프레임 메모리 처리부를 구비한다.
VGA(Video Graphics Adapter), WVGA(Wide Video Graphics Adapter), XGA(Extended Graphics Array) 또는 DTV(Digital Television) 모드의 데이터를 처리할 경우에 2개의 프레임 메모리 처리부들 중에서 하나의 프레임 메모리 처리부가 인에이블되고, 다른 하나의 프레임 메모리 처리부는 인에이블되지 않는다.
그리고 VGA, WVGA, XGA 또는 DTV 모드의 데이터는 전처리부에서 처리된 후 인에이블된 하나의 프레임 메모리 처리부가 입력받아 하나의 프레임 메모리에 저장하고, 그 하나의 프레임 메모리에 저장되어 있는 이전 프레임의 데이터를 독출하며, 독출한 이전 프레임의 데이터는 후처리부에서 처리된 후 영상 처리부로 출력되어 화면에 표시된다.
WXGA(Wide Extended Graphics Array) 모드일 경우에 2개의 프레임 메모리 처리부들이 모두 인에이블된다.
그리고 WXGA 모드의 데이터는 전처리부에서 처리된 후 인에이블된 두 개의 프레임 메모리 처리부가 입력받아 두 개의 프레임 메모리에 각기 저장하고, 그 두개의 프레임 메모리에 저장되어 있는 이전 프레임의 데이터를 독출하며, 독출한 이전 프레임의 데이터는 후처리부에서 처리된 후 영상 처리부로 출력되어 화면에 표시된다.
그러므로 본 발명의 라인 버퍼는, 지연시킬 데이터를 처리하는 전처리부와, 제 1 및 제 2 프레임 메모리와, 상기 전처리부에서 지연된 데이터를 모드신호에 따라 선택적으로 인에이블되면서 상기 제 1 및 제 2 프레임 메모리에 저장하고 독출하여 지연시키는 제 1 및 제 2 프레임 메모리 처리부와, 상기 제 1 및 제 2 프레임 메모리 처리부가 독출한 데이터를 처리하는 후처리부와, 상기 제 1 및 제 2 프레임 메모리 처리부를 모드신호에 따라 선택적으로 인에이블시키는 인에이블 처리부를 포함하여 구성됨을 특징으로 한다.
상기 전처리부는, 제어신호에 따라 교대로 데이터를 저장하고, 저장한 데이 터를 상기 제 1 및 제 2 프레임 메모리 처리부로 출력하는 2개의 라인 메모리를 포함하는 것을 특징으로 한다.
상기 후처리부는, 상기 제 1 및 제 2 프레임 메모리 처리부로부터 입력되는 데이터를 제어신호에 따라 교대로 저장하고, 저장한 데이터를 상기 출력하는 2개의 라인 메모리를 포함하는 것을 특징으로 한다.
상기 제 1 및 제 2 프레임 메모리 처리부는, 상기 데이터가 WXGA 모드의 데이터일 경우에 상기 전처리부에서 출력되는 짝수 및 홀수 픽셀의 데이터를 각기 제 1 및 제 2 프레임 메모리에 저장하고, 독출하는 것을 특징으로 한다.
상기 인에이블 처리부는, 상기 데이터가 VGA, WVGA, XGA 또는 DTV 모드의 데이터일 경우에 상기 제 1 프레임 메모리 처리부만 인에이블시키고, 상기 데이터가 WXGA 모드의 데이터일 경우에 상기 제 1 및 제 2 프레임 메모리 처리부를 모두 인에이블시키는 것을 특징으로 한다.
이하, 본 발명의 라인버퍼의 바람직한 실시 예를 예시한 도 3의 도면을 참조하여 상세히 설명한다. 다만, 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그에 대한 상세한 설명은 생략한다.
도 3은 본 발명의 라인 버퍼의 구성을 보인 블록도이다. 도 3을 참조하면, 본 발명은 제 1 프레임 메모리(300) 및 제 2 프레임 메모리(310)와, 전처리부(320) 와, 제 1 프레임 메모리 처리부(330)와, 제 2 프레임 메모리 처리부(340)와, 후처리부(350)와, 인에이블 처리부(360)를 포함한다.
상기 제 1 및 제 2 프레임 메모리(300, 310)는 예를 들면, SDR SDRAM으로 이루어져 상기 제 1 및 제 2 프레임 메모리 처리부(330, 340)의 제어에 따라 데이터가 저장 및 출력된다.
상기 전처리부(320)는 2개의 라인 메모리(321, 323) 및 인버터(325)를 구비하고, 입력되는 제어신호(CS1)에 따라 2개의 라인 메모리(321, 323)가 교대로 입력되는 데이터를 저장하고, 저장한 데이터를 APL 계산부(도면에 도시되지 않았음)와, 상기 제 1 및 제 2 프레임 메모리 처리부(330, 340)로 출력한다. 즉, 상기 제어신호(CS1)가 논리 '1'일 경우에 입력되는 데이터를 라인 메모리(321)가 저장하고, 라인 메모리(321)에 데이터가 저장되는 동안 라인 메모리(323)가 기 저장되어 있는 데이터를 픽셀 단위로 출력하여 APL 계산부와, 상기 제 1 및 제 2 프레임 메모리 처리부(330, 340)로 입력된다. 그리고 상기 제어신호(CS1)가 논리 '0'일 경우에 입력되는 데이터를 라인 메모리(323)가 저장하고, 라인 메모리(323)에 데이터가 저장되는 동안 라인 메모리(321)가 기 저장된 데이터를 픽셀 단위로 출력하여 APL 계산부와, 상기 제 1 및 제 2 프레임 메모리 처리부(330, 340)로 입력한다.
상기 제 1 및 제 2 프레임 메모리 처리부(330, 340)는, 인에이블 단자(EN1, EN2)에 인에이블 신호가 인가될 경우에 동작하여 상기 전처리부(320)로부터 입력되는 데이터들을 클럭신호에 따라 상기 제 1 및 제 2 프레임 메모리(300, 310)에 각기 저장하고, 저장한 데이터를 상기 후처리부(350)로 출력한다.
상기 후처리부(350)는, 2개의 라인 메모리(351, 353) 및 인버터(355)를 구비하고, 입력되는 제어신호(CS2)에 따라 상기 2개의 라인 메모리(351, 353)가 상기 제 1 및 제 2 프레임 메모리 처리부(330, 340)로부터 입력되는 데이터를 교대로 저장하고, 출력한다. 즉, 상기 제어신호(CS2)가 논리 '1'일 경우에 입력되는 데이터를 라인 메모리(351)가 저장하고, 라인 메모리(351)에 데이터가 저장되는 동안 라인 메모리(353)가 기 저장되어 있는 데이터를 출력한다. 그리고 상기 제어신호(CS2)가 논리 '0'일 경우에 입력되는 데이터를 라인 메모리(353)가 저장하고, 라인 메모리(353)에 데이터가 저장되는 동안 라인 메모리(351)가 기 저장된 데이터를 출력한다.
상기 인에이블 처리부(360)는 오아 게이트(361)를 구비하고, 모드신호(MOD1)가 입력될 경우에 상기 제 1 프레임 메모리 처리부(330)의 인에이블 단자(EN1)에 인에이블 신호를 인가하여 인에이블시키며, 모드신호(MOD2)가 입력될 경우에 상기 제 1 및 제 2 프레임 메모리 처리부(330, 340)의 인에이블 단자(EN1, EN2)에 모두 인에이블 신호를 인가하여 인에이블시킨다.
상기 모드신호(MOD1)는 VGA, WVGA, XGA 또는 DTV일 경우에 논리 '1'이 입력되고, 상기 모드신호(MOD2)는 WXGA일 경우에 논리 '1'이 입력된다.
이와 같이 구성된 본 발명의 라인 버퍼는 VGA, WVGA, XGA 또는 DTV 모드의 데이터를 처리할 경우에 모드신호(MOD1)가 논리 '1'로 입력된다. 그러면, 논리 '1'의 모드신호(MOD1)가 오아게이트(361)를 통해 제 1 프레임 메모리 처리부(330)의 인에이블 단자(EN1)에 인에이블 신호로 인가되므로 제 1 프레임 메모리 처리부(330)는 인에이블되어 정상으로 동작하게 된다.
이 때, 모드신호(MOD2)는 논리 '0'으로 입력되어 제 2 프레임 메모리 처리부(340)의 인에이블 단자(EN2)에 인가되므로 제 2 프레임 메모리 처리부(340)는 인에이블되지 않아 동작하지 않게 된다.
이와 같은 상태에서 입력되는 저장 데이터는 1 라인의 데이터씩 제어신호(CS1)에 따라 전처리부(320)의 라인 메모리(321, 323)에 교대로 저장되고, 저장된 1라인의 데이터는 픽셀 단위로 직렬로 출력되어 APL 계산부와, 제 1 프레임 메모리 처리부(330)로 출력된다.
즉, 제어신호(CS1)가 논리 '1'일 경우에 입력되는 데이터를 라인 메모리(321)가 저장하고, 라인 메모리(321)에 데이터가 저장되는 동안 라인 메모리(323)에 기 저장되어 있는 데이터가 픽셀단위로 직렬 출력되어 APL 계산부와, 상기 제 1 프레임 메모리 처리부(330)로 입력되며, 제어신호(CS1)가 논리 '0'일 경우에 입력되는 데이터를 라인 메모리(323)가 저장하고, 라인 메모리(323)에 데이터가 저장되는 동안 라인 메모리(321)에 기 저장된 데이터가 픽셀 단위로 직렬 출력되어 APL 계산부와, 상기 제 1 프레임 메모리 처리부(330)로 입력된다.
상기 제 1 프레임 메모리 처리부(330)는 상기 전처리부(320)로부터 입력되는 데이터를 클럭신호(CLK)에 따라 제 1 프레임 메모리(300)로 출력하여 저장하고, 제 1 프레임 메모리(300)에 기 저장되어 있는 이전 프레임의 데이터를 라인 단위로 독출하여 후처리부(350)로 출력한다.
상기 후처리부(350)는 상기 제 1 프레임 메모리 처리부(330)로부터 입력되는 데이터를 제어신호(CS2)에 따라 라인 메모리(351, 353)에 교대로 저장되고, 저장된 데이터는 교대로 독출되어 영상 처리부(도면에 도시되지 않았음)로 출력된다.
즉, 상기 제어신호(CS2)가 논리 '1'일 경우에 제 1 프레임 메모리 처리부(330)로부터 픽셀단위로 입력되는 데이터를 라인 메모리(351)가 저장하고, 라인 메모리(351)에 데이터가 저장되는 동안 라인 메모리(353)가 기 저장되어 있는 데이터를 출력한다. 그리고 상기 제어신호(CS2)가 논리 '0'일 경우에 제 1 프레임 메모리 처리부(330)로부터 픽셀단위로 입력되는 데이터를 라인 메모리(353)가 저장하고, 라인 메모리(353)에 데이터가 저장되는 동안 라인 메모리(351)가 기 저장된 데이터를 출력한다.
그리고 WXGA 모드의 영상 데이터를 처리할 경우에 모드신호(MOD2)가 논리 '1'로 입력된다.
그러면, 상기 논리 '1'의 모드신호(MOD2)가 제 2 프레임 메모리 처리부(340)의 인에이블 단자(EN2)에 인에이블 신호로 인가되고, 또한 논리 '1'의 모드신호(MOD2)가 오아 게이트(361)를 통해 제 1 프레임 메모리 처리부(330)의 인에이블 단자(EN1)에 인에이블 신호로 인가된다.
그러므로 제 1 및 제 2 프레임 메모리 처리부(330, 340)는 모두 인에이블되어 정상 동작하게 된다.
이와 같은 상태에서 상기 전처리부(320)의 라인 메모리(321, 323)에서 픽셀 단위로 출력되는 데이터는 짝수 및 홀수 픽셀로 구분되어 제 1 및 제 2 프레임 메모리 처리부(330, 340)로 각기 입력된다.
그러면, 제 1 및 제 2 프레임 메모리 처리부(330, 340)는 입력되는 짝수 및 홀수 픽셀의 데이터들을 제 1 및 제 2 프레임 메모리(300, 310)에 각기 저장하고, 제 1 및 제 2 프레임 메모리(300, 310)에 기 저장되어 있는 이전 프레임의 짝수 및 홀수 픽셀의 데이터를 독출한다.
상기 제 1 및 제 2 프레임 메모리 처리부(330, 340)가 상기 제 1 및 제 2 프레임 메모리(300, 310)에서 독출한 이전 프레임의 짝수 및 홀수 픽셀의 데이터는 제어신호(CS2)에 따라 후처리부(350)의 라인 메모리(351, 353)에 교대로 저장되어 정렬된 후 영상처리부로 출력된다.
한편, 상기에서는 본 발명을 특정의 바람직한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서 상세히 설명한 바와 같이 본 발명은 2개의 프레임 메모리를 구비하고, 2개의 프레임 메모리와, 그 2개의 프레임 메모리에 데이터를 저장하고 독출하는 2개의 프레임 메모리 처리부를 구비하여 처리하는 영상 데이터의 모드에 따라 하나 또는 2개의 프레임 메모리 처리부가 하나 또는 2개의 프레임 메모리에 데이터를 저장하고, 독출하면서 지연시키는 것으로서 구성이 간단하고, 모든 해상도의 영상 데이터들을 모두 지연시킬 수 있다.

Claims (5)

  1. 지연시킬 데이터를 처리하는 전처리부;
    제 1 및 제 2 프레임 메모리;
    상기 전처리부에서 지연된 데이터를 모드신호에 따라 선택적으로 인에이블되면서 상기 제 1 및 제 2 프레임 메모리에 저장하고 독출하여 지연시키는 제 1 및 제 2 프레임 메모리 처리부;
    상기 제 1 및 제 2 프레임 메모리 처리부가 독출한 데이터를 처리하는 후처리부; 및
    상기 제 1 및 제 2 프레임 메모리 처리부를 모드신호에 따라 선택적으로 인에이블시키는 인에이블 처리부를 포함하여 구성된 라인 버퍼.
  2. 제 1 항에 있어서, 상기 전처리부는;
    제어신호에 따라 교대로 데이터를 저장하고, 저장한 데이터를 상기 제 1 및 제 2 프레임 메모리 처리부로 출력하는 2개의 라인 메모리를 포함하는 것을 특징으로 하는 라인 버퍼.
  3. 제 1 항에 있어서, 상기 후처리부는;
    상기 제 1 및 제 2 프레임 메모리 처리부로부터 입력되는 데이터를 제어신호에 따라 교대로 저장하고, 저장한 데이터를 상기 출력하는 2개의 라인 메모리를 포함하는 것을 특징으로 하는 라인 버퍼.
  4. 제 1 항에 있어서, 상기 제 1 및 제 2 프레임 메모리 처리부는;
    상기 데이터가 WXGA(Wide Extended Graphics Array) 모드의 데이터일 경우에 상기 전처리부에서 출력되는 짝수 및 홀수 픽셀의 데이터를 각기 제 1 및 제 2 프레임 메모리에 저장하고, 독출하는 것을 특징으로 하는 라인 버퍼.
  5. 제 1 항에 있어서, 상기 인에이블 처리부는;
    상기 데이터가 VGA(Video Graphics Adapter), WVGA(Wide Video Graphics Adapter), XGA(Extended Graphics Array) 또는 DTV(Digital Television) 모드의 데이터일 경우에 상기 제 1 프레임 메모리 처리부만 인에이블시키고, 상기 데이터가 WXGA(Wide Extended Graphics Array) 모드의 데이터일 경우에 상기 제 1 및 제 2 프레임 메모리 처리부를 모두 인에이블시키는 것을 특징으로 하는 라인 버퍼.
KR1020060082320A 2006-08-29 2006-08-29 라인 버퍼 KR20080019865A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060082320A KR20080019865A (ko) 2006-08-29 2006-08-29 라인 버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060082320A KR20080019865A (ko) 2006-08-29 2006-08-29 라인 버퍼

Publications (1)

Publication Number Publication Date
KR20080019865A true KR20080019865A (ko) 2008-03-05

Family

ID=39394970

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060082320A KR20080019865A (ko) 2006-08-29 2006-08-29 라인 버퍼

Country Status (1)

Country Link
KR (1) KR20080019865A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101468995B1 (ko) * 2012-12-13 2014-12-04 (주)윌넷 경관 조명 표출 시스템에서의 선형 배치된 복수의 발광 다이오드 기기의 영상 표시 방법 및 경관 조명 표출 시스템

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101468995B1 (ko) * 2012-12-13 2014-12-04 (주)윌넷 경관 조명 표출 시스템에서의 선형 배치된 복수의 발광 다이오드 기기의 영상 표시 방법 및 경관 조명 표출 시스템

Similar Documents

Publication Publication Date Title
US10798334B2 (en) Image processing system, image display method, display device and storage medium
US9318072B2 (en) Display driver, operating method thereof, host for controlling the display driver, and system having the display driver and the host
US7542010B2 (en) Preventing image tearing where a single video input is streamed to two independent display devices
US20080030615A1 (en) Techniques to switch between video display modes
US11087721B2 (en) Display driver, circuit sharing frame buffer, mobile device, and operating method thereof
US20140063033A1 (en) Display driver integrated circuit and display data processing method thereof
US20110157198A1 (en) Techniques for aligning frame data
US9001160B2 (en) Frame timing synchronization for an inline scaler using multiple buffer thresholds
US20160125786A1 (en) Over-driving method, circuit, display panel and display apparatus
US8861882B2 (en) Method and device for eliminating image blur by pixel-based processing
CN103065598B (zh) 一种防止液晶显示器花屏的控制方法
US8125437B2 (en) Over-driving device
EP1607934A2 (en) Blur reduction in liquid crystal displays by frame rate control
US7202870B2 (en) Display controller provided with dynamic output clock
CN113132650B (zh) 一种视频图像显示处理控制装置、方法及显示终端
US9087473B1 (en) System, method, and computer program product for changing a display refresh rate in an active period
KR20160008305A (ko) 디스플레이 드라이버 ic의 작동 방법과 이를 포함하는 이미지 처리 시스템의 작동 방법
US20090225095A1 (en) Image processing circuit and electronic apparatus having the same circuit
KR20080019865A (ko) 라인 버퍼
US9070198B2 (en) Methods and systems to reduce display artifacts when changing display clock rate
WO2022155889A1 (zh) 信号处理方法及装置、显示装置
KR100556916B1 (ko) 이동 통신 단말기의 디스플레이 구동 장치 및 그 방법
US9355604B2 (en) Overdriving control method with image compression control and related circuit
US8000552B2 (en) Image scaling method and related apparatus
US20100283789A1 (en) Display apparatus having a plurality of controllers and video data processing method thereof

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination