KR20080015303A - Semiconductor package and method of fabricating the same - Google Patents

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KR20080015303A
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한창훈
김진호
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삼성전자주식회사
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Abstract

A semiconductor package and a method for fabricating the same are provided to reduce the entire thickness of a semiconductor package by using only one wire substrate. A wire substrate(100) has an upper surface and a lower surface. At least one lower chip(210) is laminated on the lower surface of the wire substrate. At least one upper chip(310) is laminated on an upper surface of the wire substrate. Solder bumps(150) are arranged along a circumference of the lower chip. A recess region is formed on a central unit of a lower surface of the wire substrate so that a thickness thereof is thinner than that of the edge thereof. The lower chip is arranged in the recess region. An upper recess region is formed on a central unit of an upper surface of the wire substrate so that a thickness of the central unit thereof is thinner than that of the edge thereof. The upper chip is arranged in the upper recess region.

Description

반도체 패키지 및 그 제조 방법{Semiconductor Package And Method Of Fabricating The Same}Semiconductor Package And Method Of Fabricating The Same

도 1은 종래 기술에 따른 반도체 패키지를 설명하기 위한 단면도이다. 1 is a cross-sectional view for describing a semiconductor package according to the related art.

도 2a 내지 도 4a는 본 발명의 실시예들에 따른 반도체 패키지를 위한 배선 기판들을 설명하기 위한 평면도들이다. 2A through 4A are plan views illustrating wiring boards for a semiconductor package according to example embodiments.

도 2b 내지 도 4b는 본 발명의 실시예들에 따른 반도체 패키지를 위한 배선 기판들을 설명하기 위한 단면도들이다.2B through 4B are cross-sectional views illustrating wiring boards for a semiconductor package according to example embodiments.

도 5a 내지 도 5g는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 5A through 5G are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention.

도 6a 내지 도 6e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.6A through 6E are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with another embodiment of the present invention.

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다. The present invention relates to a semiconductor package and a method of manufacturing the same.

반도체 제조 공정은 사진/증착/식각 공정 등을 통해 웨이퍼 상에 집적 회로 칩들(IC chips)을 제작하는 전단 공정(front-end process)과 상기 집적 회로 칩들 각각을 조립 및 패키지(assembly and packaging)하는 후단 공정(back-end process)로 구분될 수 있다. 상기 패키지 공정의 중요한 네가지 기능은 아래와 같다. The semiconductor manufacturing process includes a front-end process for fabricating IC chips on a wafer through a photo / deposition / etch process and an assembly and packaging of each of the integrated circuit chips. It can be divided into a back-end process. Four important functions of the package process are as follows.

1. 외부 환경 및 조작 손상(environment and handling damage)으로부터 칩을 보호1. Protects chips from environmental and handling damage

2. 칩의 입/출력 신호 전달을 위한 배선 형성2. Formation of wiring for chip input / output signal transmission

3. 칩의 물리적 지지(physical support)3. Physical support of the chip

4. 칩의 열 방출(heat dissipation)4. Heat dissipation of the chip

상술한 기능에 더하여, 반도체 장치의 고집적화 및 휴대용 전자 장치의 보급에 따라, 개선된 전기적 성능을 제공하면서, 더 낮은 비용, 더 가벼워진 무게, 더 얇아진 두께를 제공할 수 있는 패키지 기술이 요구되고 있다. 최근 개발된 적층형 패키지(Package on package, PoP), 칩-스케일 패키지(chip scale packaging, CSP) 또는 웨이퍼-레벨 패키지(wafer-level packaging, WLP)는 이러한 기술적 요구들을 충족시킬 수 있는 기술들인 것처럼 보인다. In addition to the above functions, there is a need for a package technology capable of providing lower cost, lighter weight, and thinner thickness while providing improved electrical performance, due to the high integration of semiconductor devices and the spread of portable electronic devices. Recent developments in Package on package (PoP), chip scale packaging (CSP) or wafer-level packaging (WLP) appear to be technologies that can meet these technical needs. .

도 1은 종래 기술에 따른 반도체 패키지를 설명하기 위한 단면도이다. 1 is a cross-sectional view for describing a semiconductor package according to the related art.

도 1을 참조하면, 제 2 패키지 상부에 제 1 패키지가 적층된다. 상기 제 1 패키지는 제 1 기판(10) 상에 부착된 제 1 반도체 칩(15)을 포함하고, 상기 제 2 패키지는 제 2 기판(20) 상에 부착된 제 2 반도체 칩(25)을 포함한다. 상기 제 1 기판(10)은 제 1 내부 단자들(first internal terminals, 34)과 제 1 외부 단자들(first external terminals, 36)을 포함하고, 상기 제 2 기판(20)은 제 2 내부 단자들(44)과 제 2 외부 단자들(46)을 포함한다. 이때, 상기 제 1 내부 단자들(34) 은 제 1 와이어들(32)을 통해 상기 제 1 반도체 칩(15)에 연결되고, 상기 제 2 내부 단자들(44)은 제 2 와이어들(42)을 통해 상기 제 2 반도체 칩(25)에 연결된다. Referring to FIG. 1, a first package is stacked on a second package. The first package includes a first semiconductor chip 15 attached on the first substrate 10, and the second package includes a second semiconductor chip 25 attached on the second substrate 20. do. The first substrate 10 includes first internal terminals 34 and first external terminals 36, and the second substrate 20 includes second internal terminals. 44 and second external terminals 46. In this case, the first internal terminals 34 are connected to the first semiconductor chip 15 through first wires 32, and the second internal terminals 44 are second wires 42. It is connected to the second semiconductor chip 25 through.

상기 제 2 기판(20)의 하부에는 상기 제 2 외부 단자들(46)에 접속하는 외부 범프들(40)이 배치된다. 상기 외부 범프들(40)은 상기 제 1 및 제 2 반도체 칩들(15, 25)와 외부 전자 장치(도시하지 않음) 사이의 전기적 신호 전달을 위한 경로로서 이용된다. 이러한 전기적 연결을 위해, 상기 제 2 기판(20)은 상기 제 2 내부 단자들(44)과 상기 제 2 외부 단자들(46)을 연결하는 내부 배선들을 구비하고, 상기 제 1 외부 단자들(36)과 상기 제 2 내부 단자들(44) 사이에는, 도시한 것처럼, 이들을 연결하는 중간 범프들(30)이 배치된다. Under the second substrate 20, external bumps 40 are connected to the second external terminals 46. The external bumps 40 are used as a path for transmitting electrical signals between the first and second semiconductor chips 15 and 25 and an external electronic device (not shown). For this electrical connection, the second substrate 20 has internal wires connecting the second internal terminals 44 and the second external terminals 46, and the first external terminals 36. Between the second internal terminals 44 and intermediate bumps 30 connecting them.

한편, 종래 기술에 따르면, 상기 제 1 반도체 칩(15)과 상기 제 2 반도체 칩(25)은 서로 다른 크기를 가질 수 있지만, 상기 제 1 기판(10)과 상기 제 2 기판(20)은 실질적으로 동일한 크기를 갖는다. 이 경우, 도시한 것처럼, 작은 크기의 제 2 반도체 칩(25)은 상기 제 1 기판(10)과 제 2 기판(20) 사이에 배치되기 때문에, 상기 제 1 기판(10)과 상기 제 2 기판(20)은 상기 제 2 반도체 칩(25)의 둘레에서 서로 이격된다. 상기 중간 범프들(30)은 상기 제 1 및 제 2 기판들(10, 20) 사이의 이격된 공간에 배치되어, 상기 제 1 외부 단자들(36)과 상기 제 2 내부 단자들(44)을 연결시킨다. 이에 따라, 상기 중간 범프들(30)의 두께는 적어도 상기 제 1 기판(10)의 하부면과 상기 제 2 기판(20)의 상부면 사이의 간격(즉, h)보다 커야 한다. Meanwhile, according to the related art, although the first semiconductor chip 15 and the second semiconductor chip 25 may have different sizes, the first substrate 10 and the second substrate 20 may be substantially different. Have the same size. In this case, as shown, since the second semiconductor chip 25 having a small size is disposed between the first substrate 10 and the second substrate 20, the first substrate 10 and the second substrate. 20 are spaced apart from each other around the second semiconductor chip 25. The intermediate bumps 30 are disposed in a spaced space between the first and second substrates 10 and 20 to connect the first external terminals 36 and the second internal terminals 44. Connect it. Accordingly, the thickness of the intermediate bumps 30 should be at least greater than the gap (ie, h) between the bottom surface of the first substrate 10 and the top surface of the second substrate 20.

하지만, 상기 중간 범프(30)의 두께와 관련된 이러한 기술적 요구 때문에, 전체 패키지에서 차지하는 중간 범프(30)의 부피를 줄이기 어렵다. 그 결과, 많은 입출력 단자(I/O terminals)를 갖는 패키지 구조체의 경우, 상기 중간 범프(30)의 부피 때문에 전체 패키지의 크기가 급격하게 증가하는 문제가 발생한다. However, due to this technical requirement related to the thickness of the intermediate bump 30, it is difficult to reduce the volume of the intermediate bump 30 in the whole package. As a result, in the case of a package structure having a large number of input / output terminals (I / O terminals), a problem arises in that the size of the entire package increases rapidly due to the volume of the intermediate bumps 30.

또한, 별도의 공정을 통해 준비되는 상기 제 1 패키지와 상기 제 2 패키지를 연결할 때, 변형의 문제(warpage)가 발생할 수 있다. 하지만, 종래의 방법들은 이러한 변형의 문제에 취약하다. 구체적으로, 상기 변형의 문제는 열적 스트레스(thermal stress) 등과 같은 후단 요인들(back-end factors)에 의해 상기 제 1 및 제 2 패키지들이 서로 다르게 변형(deform)될 때 발생하며, 그 결과로서 상기 제 1 패키지와 제 2 패키지의 부정합(unconformity)을 초래한다. 하지만, 종래의 방법들에 따르면, 상기 제 1 패키지와 제 2 패키지는 상기 중간 범프들(30)을 통해 연결된다는 점에서, 종래의 기술들은 이러한 부정합의 극복에 부적절하다. In addition, when connecting the first package and the second package prepared through a separate process, a warpage of deformation may occur. However, conventional methods are vulnerable to the problem of this modification. Specifically, the problem of deformation occurs when the first and second packages are deformed differently by back-end factors such as thermal stress, and as a result the This results in an unconformity of the first package and the second package. However, according to conventional methods, conventional techniques are inadequate for overcoming such mismatches in that the first package and the second package are connected via the intermediate bumps 30.

본 발명이 이루고자 하는 일 기술적 과제는 패키지의 두께를 줄일 수 있는 반도체 패키지의 제조 방법을 제공하는 데 있다. One object of the present invention is to provide a method of manufacturing a semiconductor package that can reduce the thickness of the package.

본 발명이 이루고자 하는 일 기술적 과제는 서로 다른 배선 기판들 사이의 변형(warpage)에 따른 신뢰성 감소를 줄일 수 있는 반도체 패키지의 제조 방법을 제공하는 데 있다. An object of the present invention is to provide a method of manufacturing a semiconductor package that can reduce the decrease in reliability caused by warpage between different wiring boards.

본 발명이 이루고자 하는 일 기술적 과제는 감소된 두께를 갖는 반도체 패키지를 제공하는 데 있다. One technical problem to be achieved by the present invention is to provide a semiconductor package having a reduced thickness.

본 발명이 이루고자 하는 일 기술적 과제는 서로 다른 배선 기판들 사이의 변형(warpage)에 따른 신뢰성 감소를 극복할 수 있는 반도체 패키지를 제공하는 데 있다. One object of the present invention is to provide a semiconductor package capable of overcoming a decrease in reliability due to warpage between different wiring boards.

상기 기술적 과제들을 달성하기 위하여, 본 발명은 하나의 배선 기판의 상부면 및 하부면에 반도체 칩들을 부착한 반도체 패키지를 제공된다. 이 패키지는 상부면 및 하부면을 갖는 배선 기판, 상기 배선 기판의 하부면에 적층된 적어도 하나의 하부 칩, 상기 배선 기판의 상부면에 적층된 적어도 하나의 상부 칩, 및 상기 하부 칩의 둘레에 배치되는 솔더 범프들을 구비한다. In order to accomplish the above technical problems, the present invention provides a semiconductor package having semiconductor chips attached to an upper surface and a lower surface of one wiring board. The package includes a wiring board having an upper surface and a lower surface, at least one lower chip stacked on a lower surface of the wiring board, at least one upper chip stacked on an upper surface of the wiring board, and a circumference of the lower chip. With solder bumps being disposed.

본 발명의 일 실시예에 따르면, 상기 배선 기판은 그 중앙부의 두께가 그 테두리의 두께보다 얇도록 그 하부면 중앙부에 하부 리세스 영역을 갖고, 상기 하부 칩은 상기 하부 리세스 영역 내에 배치된다. According to an embodiment of the present invention, the wiring board has a lower recessed area at the center of the lower surface thereof such that the thickness of the central part thereof is thinner than the thickness of the edge thereof, and the lower chip is disposed in the lower recessed area.

본 발명의 다른 실시예에 따르면, 상기 배선 기판은 그 중앙부의 두께가 그 테두리의 두께보다 얇도록 그 상부면 중앙부에 상부 리세스 영역을 갖고, 상기 상부 칩은 상기 상부 리세스 영역 내에 배치된다. According to another embodiment of the present invention, the wiring board has an upper recessed area at the center of its upper surface such that the thickness of its central portion is thinner than the thickness of its edge, and the upper chip is disposed in the upper recessed area.

본 발명의 또다른 실시예에 따르면, 상기 배선 기판의 상부면에는, 상기 하부 칩에 전기적으로 접속하는 테스트 단자들이 더 배치될 수 있다. According to another embodiment of the present invention, test terminals electrically connected to the lower chip may be further disposed on an upper surface of the wiring board.

상기 기술적 과제를 달성하기 위하여, 본 발명은 하나의 배선 기판의 상부면 및 하부면에 반도체 칩들을 부착하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다. 이 방법은 배선 기판의 하부면에 적어도 하나의 하부 칩을 부착하고, 상기 하부 칩을 덮는 하부 몰딩막을 형성하고, 상기 하부 칩의 전기적 특성을 테스트하고, 상기 테스트 단계를 통과한 하부 칩을 갖는 배선 기판들을 소정의 프레임 상부에 배열시키고, 상기 배선 기판의 상부면에 적어도 하나의 상부 칩을 부착하고, 상기 프레임 상부에 배치된 복수개의 배선 기판 상에 배치되어 상기 상부 칩들을 덮는 상부 몰딩막을 형성한 후, 상기 배선 기판의 하부면에 상기 상부 칩 및 상기 하부 칩에 전기적으로 연결된 솔더 범프들을 부착하는 단계를 포함한다. In order to achieve the above technical problem, the present invention provides a method of manufacturing a semiconductor package comprising the step of attaching the semiconductor chips to the upper surface and the lower surface of one wiring board. The method attaches at least one lower chip to a lower surface of a wiring board, forms a lower molding film covering the lower chip, tests the electrical characteristics of the lower chip, and has a lower chip that passes the test step. Arranging the substrates on a predetermined frame, attaching at least one upper chip to an upper surface of the wiring board, and forming an upper molding layer on the plurality of wiring boards disposed on the frame to cover the upper chips. Thereafter, attaching solder bumps electrically connected to the upper chip and the lower chip on the lower surface of the wiring board.

본 발명의 일 실시예에 따르면, 상기 배선 기판의 하부면에는 상기 하부 칩이 삽입되는 하부 리세스 영역이 형성될 수 있다. In example embodiments, a lower recess region into which the lower chip is inserted may be formed on a lower surface of the wiring board.

상기 기술적 과제를 달성하기 위하여, 본 발명은 하나의 배선 기판의 상부면 및 하부면에 반도체 칩들을 부착하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다. 이 방법은 복수개의 배선 기판들로 구성된 모기판을 준비하고, 상기 모기판의 하부면 및 상부면에 각각 하부 칩들 및 상부 칩들을 부착하고, 상기 모기판의 하부면 및 상부면에 각각 상기 하부 칩들 및 상기 상부 칩들을 덮는 하부 몰딩막 및 상부 몰딩막을 형성하고, 상기 모기판의 하부면에 상기 배선 기판의 가장자리에 배치되어 상기 하부 칩을 둘러싸는 솔더 범프들을 부착한 후, 상기 하부 및 상부 칩들 그리고 상기 솔더 범프들이 부착된 상기 배선 기판들을 분리한다. In order to achieve the above technical problem, the present invention provides a method of manufacturing a semiconductor package comprising the step of attaching the semiconductor chips to the upper surface and the lower surface of one wiring board. The method includes preparing a mother substrate composed of a plurality of wiring boards, attaching the lower chips and the upper chips to the lower and upper surfaces of the mother substrate, respectively, and the lower chips to the lower and upper surfaces of the mother substrate, respectively. Forming a lower molding layer and an upper molding layer covering the upper chips, attaching solder bumps disposed at an edge of the wiring substrate to the lower surface of the mother substrate to surround the lower chip, and then the lower and upper chips; Separate the wiring boards to which the solder bumps are attached.

본 발명의 일 실시예에 따르면, 상기 배선 기판의 상부면에는 상기 상부 칩들이 배치되는 상부 리세스 영역이 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 배선 기판의 하부면에는 상기 하부 칩들이 배치되는 하부 리세스 영역이 형성될 수 있다. In example embodiments, an upper recess area in which the upper chips may be disposed may be formed on an upper surface of the wiring board. According to another embodiment of the present invention, a lower recess region in which the lower chips are disposed may be formed on the lower surface of the wiring board.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Objects, other objects, features and advantages of the present invention will be readily understood through the following preferred embodiments associated with the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be made thorough and complete, and to fully convey the spirit of the invention to those skilled in the art.

본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.In the present specification, when it is mentioned that a film is on another film or substrate, it means that it may be formed directly on another film or substrate or a third film may be interposed therebetween. In addition, in the drawings, the thicknesses of films and regions are exaggerated for effective explanation of technical contents. In addition, in various embodiments of the present specification, terms such as first, second, and third are used to describe various regions, films, and the like, but these regions and films should not be limited by these terms. . These terms are only used to distinguish any given region or film from other regions or films. Thus, the film quality referred to as the first film quality in one embodiment may be referred to as the second film quality in other embodiments. Each embodiment described and illustrated herein also includes its complementary embodiment.

도 2a 내지 도 4a는 본 발명의 실시예들에 따른 반도체 패키지를 위한 배선 기판들을 설명하기 위한 평면도들이고, 도 2b 내지 도 4b는 본 발명의 실시예들에 따른 반도체 패키지를 위한 배선 기판들을 설명하기 위한 단면도들이다. 구체적으 로, 도 2b 내지 도 4b는 각각 도 2a 내지 도 4a의 점선 I-I'을 따라 보여지는 단면들을 도시한다. 2A through 4A are plan views illustrating wiring boards for a semiconductor package according to example embodiments. FIGS. 2B through 4B illustrate wiring boards for a semiconductor package according to example embodiments. These are cross-sectional views. Specifically, FIGS. 2B-4B show cross sections taken along the dashed line II ′ of FIGS. 2A-4A, respectively.

도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따르면, 배선 기판(100)은 적어도 하나의 상부 칩이 배치되는 상부면과 적어도 하나의 하부 칩이 배치되는 하부면을 갖는다. 즉, 본 발명에 따른 반도체 패키지는, 패키지의 높이를 줄이기 위해, 반도체 칩들이 하나의 배선 기판(100)의 상부면과 하부면에 부착되는 특징을 갖는다. 2A and 2B, according to an embodiment of the present invention, the wiring board 100 has an upper surface on which at least one upper chip is disposed and a lower surface on which at least one lower chip is disposed. That is, the semiconductor package according to the present invention has a feature that semiconductor chips are attached to the top and bottom surfaces of one wiring board 100 to reduce the height of the package.

상기 배선 기판(100)의 상부면에는 상부 칩과의 와이어 본딩을 위한 상부 본딩 단자들(110)이 배치된다. 본 발명의 일 실시예에 따르면, 복수개의 상부 칩들이 상기 배선 기판(100)의 상부면 중앙에 적층된다. 따라서, 상기 상부 본딩 단자들(110)은, 도 2a에 도시된 것처럼, 상기 상부 칩들이 배치될 영역의 가장자리에 배치된다. Upper bonding terminals 110 are disposed on the upper surface of the wiring board 100 for wire bonding with the upper chip. According to an embodiment of the present invention, a plurality of upper chips are stacked in the center of the upper surface of the wiring board 100. Therefore, the upper bonding terminals 110 are disposed at the edge of the region where the upper chips are to be disposed, as shown in FIG. 2A.

이에 더하여, 상기 배선 기판(100)의 상부면에는 상기 하부 칩들을 전기적으로 테스트하기 위한 제 1 및 제 2 테스트 단자들(120, 130)이 배치된다. 본 발명에 따르면, 상기 제 1 테스트 단자들(120)은 상기 상부 본딩 단자들(110)의 외곽에 배치되고, 상기 제 2 테스트 단자들(130)은 상기 상부 본딩 단자들(110)의 내부에 배치될 수 있다. 즉, 상기 제 2 테스트 단자들(130)은 상기 상부 칩들이 배치될 영역에 형성될 수 있다. In addition, first and second test terminals 120 and 130 for electrically testing the lower chips are disposed on an upper surface of the wiring board 100. According to the present invention, the first test terminals 120 are disposed outside the upper bonding terminals 110, and the second test terminals 130 are disposed in the upper bonding terminals 110. Can be arranged. That is, the second test terminals 130 may be formed in an area where the upper chips are to be disposed.

상기 배선 기판(100)의 하부면에는 상기 하부 칩과의 와이어 본딩을 위한 하부 본딩 단자들 및 (상기 하부 본딩 단자들 및 상기 상부 본딩단자들(110)과 접 속하는) 입출력 단자들(140)이 배치된다. Lower bonding terminals for wire bonding with the lower chip and input / output terminals 140 (in contact with the lower bonding terminals and the upper bonding terminals 110) are formed on a lower surface of the wiring board 100. Is placed.

이 실시예에 따르면, 상기 배선 기판(100)의 하부면 중앙에는 하부 리세스 영역(102)이 배치된다. 상기 하부 리세스 영역(102)에 의해, 상기 배선 기판(100)의 두께는, 도 2b에 도시된 것처럼, 그 중앙부에서보다 그 가장자리에서 더 두껍다. 본 발명의 실시예들에 따르면, 상기 하부 칩들은, 반도체 패키지의 두께를 줄일 수 있도록, 상기 하부 리세스 영역(102) 내에 배치된다. 상기 하부 본딩 단자들은 상기 하부 리세스 영역(102) 내에 형성될 수 있다. According to this embodiment, the lower recess region 102 is disposed at the center of the lower surface of the wiring board 100. By the lower recess region 102, the thickness of the wiring board 100 is thicker at its edge than at its center, as shown in FIG. 2B. In example embodiments, the lower chips may be disposed in the lower recess region 102 to reduce the thickness of the semiconductor package. The lower bonding terminals may be formed in the lower recess region 102.

본 발명의 다른 실시예들에 따르면, 상기 제 1 테스트 단자들(120) 및 상기 제 2 테스트 단자들(130) 중의 한가지가 상기 배선 기판(100)의 상부에 형성되지 않을 수도 있다. (도 3a 및 도 3b는 상기 제 1 테스트 단자들(120)을 구비하지 않는 실시예를 도시한다.) 이러한 실시예들은 하부 칩들에 대한 전기적 테스트의 필요성이 크지 않은 반도체 제품의 경우에 적합하다. 보다 구체적으로, 상기 하부 칩들의 수율이 충분히 클 경우, 이들에 대한 전기적 테스트는 패키지 공정의 생산성을 저하시키는 원인이 될 수 있다. 따라서, 충분히 큰 수율을 갖는 반도체 칩들을 포함하는 반도체 패키지의 경우, 반도체 패키지가 완성된 이후 필요한 전기적 테스트를 실시할 수 있다. 이에 대해서는 이후 도 6a 내지 도 6e를 참조하여 다시 설명할 것이다. According to other embodiments of the present disclosure, one of the first test terminals 120 and the second test terminals 130 may not be formed on the wiring board 100. (Figures 3A and 3B show an embodiment without the first test terminals 120.) These embodiments are suitable for semiconductor products where the need for electrical testing of the underlying chips is not great. More specifically, when the yield of the lower chips is sufficiently large, the electrical test on them may cause a decrease in the productivity of the packaging process. Therefore, in the case of a semiconductor package including semiconductor chips having a sufficiently large yield, necessary electrical tests can be performed after the semiconductor package is completed. This will be described later with reference to FIGS. 6A to 6E.

한편, 본 발명의 또다른 실시예에 따르면, 상기 제 2 테스트 단자들(130)이 상기 배선 기판(100)의 상부면에 형성되지 않고, 이를 대신하여 상기 배선 기판(100)의 두께를 줄이는 상부 리세스 영역(101)이 형성될 수 있다. (도 4a 및 도 4b 참조) 더 나아가, 도 2a를 참조하여 설명된 실시예의 제 1 테스트 단자들(120) 역시 상기 배선 기판(100)의 상부에 형성되지 않을 수 있다. 즉, 이 실시예에 따르면, 상기 배선 기판(100)의 상부면에는 상기 상부 본딩 단자들(110)이 형성되고, 상기 상부 본딩 단자들(100)의 내부에는 (주변보다 낮은 바닥면을 갖는) 상기 상부 리세스 영역(101)이 형성된다. On the other hand, according to another embodiment of the present invention, the second test terminals 130 are not formed on the upper surface of the wiring board 100, instead of reducing the thickness of the wiring board 100 The recessed region 101 may be formed. 4A and 4B, the first test terminals 120 according to the exemplary embodiment described with reference to FIG. 2A may also not be formed on the wiring board 100. That is, according to this embodiment, the upper bonding terminals 110 are formed on the upper surface of the wiring board 100, and the lower bonding surface has a lower surface than the periphery of the upper bonding terminals 100. The upper recessed area 101 is formed.

도 5a 내지 도 5g는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 5a 내지 도 5g는 도 2a 및 도 2b를 참조하여 설명한 배선 기판을 이용하여 반도체 패키지를 제조하는 방법에 관한 것이다. 5A through 5G are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention. More specifically, FIGS. 5A to 5G relate to a method of manufacturing a semiconductor package using the wiring board described with reference to FIGS. 2A and 2B.

도 5a를 참조하면, 도 2a 및 도 2b를 참조하여 설명한 배선 기판(100)의 하부에 하부 칩들(210)을 차례로 부착한다. 상기 하부 칩들(210)은 상기 배선 기판(100)의 하부 리세스 영역(102) 내에 배치된다. 상기 하부 칩(210)의 부착은 상기 하부 칩(210)과 상기 하부 본딩 단자들(도시하지 않음)을 연결하는 하부 와이어들(215)을 형성하는 공정을 포함한다. Referring to FIG. 5A, lower chips 210 are sequentially attached to the lower portion of the wiring board 100 described with reference to FIGS. 2A and 2B. The lower chips 210 are disposed in the lower recess area 102 of the wiring board 100. Attaching the lower chip 210 may include forming lower wires 215 connecting the lower chip 210 and the lower bonding terminals (not shown).

이 실시예에 따르면, 상기 하부 칩들(210)은 상기 하부 와이어들(215) 및 상기 하부 본딩 단자들을 통해 상기 제 1 및 제 2 테스트 단자들(120, 130), 그리고 상기 입출력 단자들(140)에 전기적으로 연결된다. 상기 하부 칩들(210) 각각은 서로 다른 테스트 단자들(120, 130)에 전기적으로 접속할 수 있다. 예를 들면, 상기 제 1 테스트 단자들(120)은 상기 하부 칩들(210) 중의 한가지에 접속하고, 상기 제 2 테스트 단자들(130)은 상기 하부 칩들(210) 중의 다른 한가지에 접속할 수 있다. According to this embodiment, the lower chips 210 may include the first and second test terminals 120 and 130 and the input / output terminals 140 through the lower wires 215 and the lower bonding terminals. Is electrically connected to the Each of the lower chips 210 may be electrically connected to different test terminals 120 and 130. For example, the first test terminals 120 may be connected to one of the lower chips 210, and the second test terminals 130 may be connected to another one of the lower chips 210.

도 5b를 참조하면, 상기 하부 칩들(210)을 덮는 하부 몰딩막(220)을 형성한다. 상기 하부 몰딩막(220)은, 외부의 물리적 힘들로부터 상기 하부 칩들(210) 및 상기 하부 칩들(210)과 상기 배선 기판(100) 사이의 전기적 연결 상태를 보호할 수 있도록, 상기 하부 리세스 영역(102)을 채우면서 상기 하부 칩들(210) 및 상기 하부 와이어들(215)을 덮도록 형성된다. Referring to FIG. 5B, a lower molding layer 220 covering the lower chips 210 is formed. The lower molding layer 220 may protect the electrical connection state between the lower chips 210 and the lower chips 210 and the wiring board 100 from external physical forces. While filling the 102, the lower chips 210 and the lower wires 215 may be covered.

도 5c를 참조하면, 상기 하부 몰딩막(220)을 형성한 후, 상기 하부 칩들(210)을 테스트한다. 상기 하부 칩(210)의 테스트는 상기 배선 기판(100)의 상부면에 형성된, 상기 제 1 및 제 2 테스트 단자들(120, 130)을 통해 실시된다. 보다 구체적으로, 상기 하부 칩(210)의 테스트는 테스트 장치에 연결된 프로브 팁들(500)이 상기 제 1 및 제 2 테스트 단자들(120, 130)에 연결된 상태에서 실시될 수 있다. 상기 하부 칩들(210) 각각의 품질은 이 테스트를 통해 측정될 수 있다. 상기 테스트를 통과하지 못한 하부 칩들(210)은 폐기되고, 상기 테스트를 통과한 하부 칩들(210)을 포함하는 배선 기판들(100) 만이 후속 공정 상부 칩의 부착 공정에서 사용된다. Referring to FIG. 5C, after forming the lower molding layer 220, the lower chips 210 are tested. The test of the lower chip 210 is performed through the first and second test terminals 120 and 130 formed on the upper surface of the wiring board 100. More specifically, the test of the lower chip 210 may be performed while the probe tips 500 connected to the test device are connected to the first and second test terminals 120 and 130. The quality of each of the lower chips 210 may be measured through this test. The lower chips 210 that do not pass the test are discarded, and only the wiring substrates 100 including the lower chips 210 that pass the test are used in the subsequent process of attaching the upper chip.

도 5d를 참조하면, 상기 테스트를 통과한 하부 칩들(210)을 구비하는 배선 기판들(100)을 소정의 프레임(400) 상에 배열한 후, 상기 배선 기판들(100) 각각의 상부에 적어도 하나의 상부 칩(310)을 부착한다. 상기 상부 칩(310)의 부착은 상기 상부 칩(310)과 상기 상부 본딩 단자들(110)을 연결하는 상부 와이어들(315)을 형 성하는 공정을 포함한다. 이 단계는 상기 테스트를 통과한 하부 칩들(210)을 구비하는 배선 기판들(100) 만이 사용되기 때문에, 수율의 저하를 예방할 수 있다. Referring to FIG. 5D, after arranging the wiring boards 100 including the lower chips 210 that pass the test on a predetermined frame 400, the wiring boards 100 may be formed on at least a portion of each of the wiring boards 100. One upper chip 310 is attached. Attaching the upper chip 310 may include forming upper wires 315 connecting the upper chip 310 and the upper bonding terminals 110. In this step, since only the wiring substrates 100 including the lower chips 210 that have passed the test are used, a decrease in yield can be prevented.

도 5e 내지 도 5g를 참조하면, 상기 상부 칩들(310)이 부착된 결과물 상에, 상기 상부 칩들(310) 및 상기 상부 와이어들(315)을 덮는 상부 몰딩막(320)을 형성한다. 이어서, 상기 프레임(400)을 제거하여 상기 배선 기판들(100)의 하부면(특히, 상기 입출력 단자들(140))을 노출시킨 후, 외부 전자 장치와 물리적 연결을 위해, 상기 입출력 단자들(140)에 접속하는 솔더 범프들(150)을 부착한다. 상기 상부 몰딩막(320)을 커팅함으로써, 상기 배선 기판들(100) 각각을 분리한다. 상기 커팅 공정은 상기 배선 기판들(100) 사이를 절단하는 단계를 포함한다(도 5g를 참조). 5E to 5G, an upper molding layer 320 covering the upper chips 310 and the upper wires 315 is formed on a resultant product to which the upper chips 310 are attached. Subsequently, after removing the frame 400 to expose the lower surfaces of the wiring boards 100 (particularly, the input / output terminals 140), the input / output terminals (for the physical connection with an external electronic device) are exposed. Attach solder bumps 150 to 140. By cutting the upper molding layer 320, each of the wiring substrates 100 is separated. The cutting process includes cutting between the wiring substrates 100 (see FIG. 5G).

도 6a 내지 도 6e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 6a 내지 도 6e는 도 4a 및 도 4b를 참조하여 설명하였던 배선 기판을 이용하여 반도체 패키지를 제조하는 방법에 관한 것이다. 도 4a 및 도 4b를 참조하여 설명한 배선 기판은, 상술한 것처럼, 배선 기판의 상부면에 하부 칩의 테스트를 위한 테스트 단자들을 갖지 않는다. 이러한 차이에 의해, 이 실시예에 따른 반도체 패키지의 제조 방법은 도 5a 내지 도 5g를 참조하여 설명한 실시예와 유사하지만, 더 단순화된 단계들을 포함한다. 아래에서는 도 6a 내지 도 6e를 참조하여 보다 구체적으로 이 실시예를 설명할 것이지만, 앞서 설명한 실시예와 중복되는 내용에 대해서는 논의의 간결함을 위해 생략할 것이다. 6A through 6E are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with another embodiment of the present invention. More specifically, FIGS. 6A to 6E relate to a method of manufacturing a semiconductor package using the wiring board described with reference to FIGS. 4A and 4B. The wiring board described with reference to FIGS. 4A and 4B does not have test terminals for testing a lower chip on the upper surface of the wiring board as described above. Due to this difference, the method of manufacturing a semiconductor package according to this embodiment is similar to the embodiment described with reference to FIGS. 5A to 5G, but includes more simplified steps. In the following, this embodiment will be described in more detail with reference to FIGS. 6A to 6E, but details overlapping with the above-described embodiment will be omitted for brevity of discussion.

도 6a를 참조하면, 이 실시예에 따르면, 복수개의 배선 기판들(100)이 일체 를 이루는 모기판(100')이 준비된다. 상기 배선 기판들(100) 각각은 도 4a 및 도 4b를 참조하여 설명하였던 배선 기판일 수 있다. 즉, 상기 배선 기판들(100) 각각의 상부면 및 하부면에는, 각각 상부 리세스 영역(101) 및 하부 리세스 영역(102)이 형성되어, 상기 배선 기판(100)의 중앙부 두께를 감소시킨다. Referring to FIG. 6A, according to this embodiment, a mother substrate 100 ′ in which a plurality of wiring boards 100 is integrated is prepared. Each of the wiring boards 100 may be the wiring board described with reference to FIGS. 4A and 4B. That is, an upper recess region 101 and a lower recess region 102 are formed on the upper and lower surfaces of each of the wiring boards 100, respectively, to reduce the thickness of the central portion of the wiring board 100. .

이어서, 상기 모기판(100')의 하부 리세스 영역들(102)에 하부 칩들(210)을 부착한다. 각 하부 리세스 영역(102) 내에는 적어도 한 개의 하부 칩(210)이 부착된다. 상기 하부 칩(210)의 부착은 상기 하부 칩(210)과 상기 하부 본딩 단자들(도시하지 않음)을 연결하는 하부 와이어들(215)을 형성하는 공정을 포함한다. 이 실시예에 따르면, 상기 하부 칩들(210)은 상기 하부 와이어들(215) 및 상기 하부 본딩 단자들을 통해 상기 입출력 단자들(140)에 전기적으로 연결된다. Subsequently, the lower chips 210 are attached to the lower recess regions 102 of the mother substrate 100 ′. At least one lower chip 210 is attached to each lower recess region 102. Attaching the lower chip 210 may include forming lower wires 215 connecting the lower chip 210 and the lower bonding terminals (not shown). According to this embodiment, the lower chips 210 are electrically connected to the input / output terminals 140 through the lower wires 215 and the lower bonding terminals.

도 6b를 참조하면, 상기 모기판(100')의 상부 리세스 영역들(101)에 상부 칩들(310)을 부착한다. 각 상부 리세스 영역(101) 내에는 적어도 한 개의 상부 칩(310)이 부착된다. 상기 상부 칩(310)의 부착은 상기 상부 칩(310)과 상기 상부 본딩 단자들(110)을 연결하는 상부 와이어들(315)을 형성하는 단계를 포함한다. 이 실시예에 따르면, 상기 상부 칩들(310)은 상기 상부 와이어들(315) 및 상기 상부 본딩 단자들(110)을 통해 상기 입출력 단자들(140)에 전기적으로 연결된다. Referring to FIG. 6B, upper chips 310 may be attached to upper recess regions 101 of the mother substrate 100 ′. At least one upper chip 310 is attached to each upper recess area 101. Attaching the upper chip 310 may include forming upper wires 315 connecting the upper chip 310 and the upper bonding terminals 110. According to this embodiment, the upper chips 310 are electrically connected to the input / output terminals 140 through the upper wires 315 and the upper bonding terminals 110.

도 6c 및 도 6d를 참조하면, 상기 상부 칩들(310)을 덮는 상부 몰딩막(320) 및 상기 하부 칩들(210)을 덮는 하부 몰딩막(220)을 형성한다. 이 실시예에 따르면, 상기 상부 몰딩막(320)은 상기 모기판(100')의 상부면 전체에 형성되고, 상기 하부 몰딩막(220)은 상기 하부 리세스 영역(102)을 채우되, 상기 입출력 단자 들(140)을 덮지 않도록 형성된다. 이어서, 상기 입출력 단자들(140)에 접속하는 솔더 범프들(150)을 형성한다. 이어서, 상기 상부 몰딩막(320) 및 상기 모기판(100')을 커팅함으로써, 상기 배선 기판들(100) 각각을 분리한다(도 6e 참조). 6C and 6D, an upper molding layer 320 covering the upper chips 310 and a lower molding layer 220 covering the lower chips 210 are formed. According to this embodiment, the upper molding layer 320 is formed on the entire upper surface of the mother substrate 100 ′, and the lower molding layer 220 fills the lower recess region 102. It is formed not to cover the input and output terminals 140. Subsequently, solder bumps 150 connected to the input / output terminals 140 are formed. Subsequently, each of the wiring substrates 100 is separated by cutting the upper molding layer 320 and the mother substrate 100 ′ (see FIG. 6E).

본 발명의 실시예에 따르면, 배선 기판의 상부면 및 하부면에 반도체 칩들을 부착하는 반도체 패키지 구조체 및 그 제조 방법이 제공된다. 하나의 배선 기판을 이용하기 때문에, 반도체 패키지의 전체 두께를 줄일 수 있을 뿐만 아니라 서로 다른 배선 기판들 사이의 변형(warpage)에 따른 신뢰성 감소의 문제를 근원적으로 예방할 수 있다.According to an embodiment of the present invention, a semiconductor package structure for attaching semiconductor chips to upper and lower surfaces of a wiring board and a method of manufacturing the same are provided. By using a single wiring board, not only the overall thickness of the semiconductor package can be reduced, but also the problem of reliability reduction due to warpage between different wiring boards can be prevented.

Claims (10)

상부면 및 하부면을 갖는 배선 기판;A wiring board having an upper surface and a lower surface; 상기 배선 기판의 하부면에 적층된 적어도 하나의 하부 칩;At least one lower chip stacked on a lower surface of the wiring board; 상기 배선 기판의 상부면에 적층된 적어도 하나의 상부 칩; 및At least one upper chip stacked on an upper surface of the wiring board; And 상기 하부 칩의 둘레에 배치되는 솔더 범프들을 구비하는 것을 특징으로 하는 반도체 패키지.And solder bumps arranged around the lower chip. 제 1 항에 있어서, The method of claim 1, 상기 배선 기판은 그 중앙부의 두께가 그 테두리의 두께보다 얇도록, 그 하부면 중앙부에 하부 리세스 영역을 갖고, The wiring board has a lower recessed area at the center of the lower surface thereof such that the thickness of the central part thereof is thinner than the thickness of the edge thereof. 상기 하부 칩은 상기 하부 리세스 영역 내에 배치되는 것을 특징으로 하는 반도체 패키지. And the lower chip is disposed in the lower recess region. 제 1 항에 있어서, The method of claim 1, 상기 배선 기판은 그 중앙부의 두께가 그 테두리의 두께보다 얇도록, 그 상부면 중앙부에 상부 리세스 영역을 갖고, The wiring board has an upper recess area in the center of its upper surface such that the thickness of its center part is thinner than the thickness of its edge, 상기 상부 칩은 상기 상부 리세스 영역 내에 배치되는 것을 특징으로 하는 반도체 패키지. And the upper chip is disposed in the upper recess region. 제 1 항에 있어서, The method of claim 1, 상기 배선 기판의 상부면에는, 상기 하부 칩에 전기적으로 접속하는 테스트 단자들이 더 배치되는 것을 특징으로 하는 반도체 패키지.And a test terminal electrically connected to the lower chip on an upper surface of the wiring board. 배선 기판의 하부면에 적어도 하나의 하부 칩을 부착하는 단계;Attaching at least one lower chip to a lower surface of the wiring board; 상기 하부 칩을 덮는 하부 몰딩막을 형성하는 단계;Forming a lower molding layer covering the lower chip; 상기 하부 칩의 전기적 특성을 테스트하는 단계; Testing electrical characteristics of the lower chip; 상기 테스트 단계를 통과한 하부 칩을 갖는 배선 기판들을 소정의 프레임 상부에 배열시키는 단계;Arranging wiring boards having a lower chip that has passed the test step on a predetermined frame; 상기 배선 기판의 상부면에 적어도 하나의 상부 칩을 부착하는 단계;Attaching at least one upper chip to an upper surface of the wiring board; 상기 프레임 상부에 배치된 복수개의 배선 기판 상에 배치되어, 상기 상부 칩들을 덮는 상부 몰딩막을 형성하는 단계; 및Forming an upper molding layer on the plurality of wiring substrates disposed on the frame to cover the upper chips; And 상기 배선 기판의 하부면에, 상기 상부 칩 및 상기 하부 칩에 전기적으로 연결된 솔더 범프들을 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. Attaching solder bumps electrically connected to the upper chip and the lower chip to a lower surface of the wiring board. 제 5 항에 있어서, The method of claim 5, wherein 상기 솔더 범프들을 형성한 후, 상기 상부 몰딩막을 커팅함으로써 상기 하부 및 상부 칩들을 갖는 배선 기판들 각각을 분리시키는 단계를 더 포함하는 반도체 패키지의 제조 방법. After forming the solder bumps, separating the wiring substrates having the lower and upper chips by cutting the upper molding layer. 제 5 항에 있어서, The method of claim 5, wherein 상기 배선 기판의 하부면에는 상기 하부 칩이 삽입되는 하부 리세스 영역이 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법. And a lower recess region in which the lower chip is inserted is formed on a lower surface of the wiring board. 복수개의 배선 기판들로 구성된 모기판을 준비하는 단계;Preparing a mother substrate composed of a plurality of wiring substrates; 상기 모기판의 하부면 및 상부면에 각각, 하부 칩들 및 상부 칩들을 부착하는 단계;Attaching lower chips and upper chips to lower and upper surfaces of the mother substrate, respectively; 상기 모기판의 하부면 및 상부면에 각각, 상기 하부 칩들 및 상기 상부 칩들을 덮는 하부 몰딩막 및 상부 몰딩막을 형성하는 단계;Forming a lower molding layer and an upper molding layer on the lower and upper surfaces of the mother substrate, respectively, covering the lower chips and the upper chips; 상기 모기판의 하부면에, 상기 배선 기판의 가장자리에 배치되어 상기 하부 칩을 둘러싸는 솔더 범프들을 부착하는 단계; 및Attaching solder bumps to a lower surface of the mother substrate, the solder bumps being disposed at an edge of the wiring substrate and surrounding the lower chip; And 상기 하부 및 상부 칩들 그리고 상기 솔더 범프들이 부착된 상기 배선 기판들을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. Separating the lower and upper chips and the wiring boards to which the solder bumps are attached. 제 8 항에 있어서, The method of claim 8, 상기 배선 기판의 상부면에는 상기 상부 칩들이 배치되는 상부 리세스 영역이 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법. And an upper recess region in which the upper chips are disposed is formed on an upper surface of the wiring board. 제 8 항에 있어서, The method of claim 8, 상기 배선 기판의 하부면에는 상기 하부 칩들이 배치되는 하부 리세스 영역이 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법. And a lower recess region in which the lower chips are disposed is formed on the lower surface of the wiring board.
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