KR20080011495A - Wiring structure in a semiconductor device and method of forming the same - Google Patents

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삼성전자주식회사
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Abstract

A wiring structure of a semiconductor device is provided to reduce contact resistance by increasing the contact area of a portion of a wiring structure to which conductive patterns are connected. A first conductive pattern(110) is formed on a substrate(100). An interlayer dielectric(120) is formed on the substrate, including at least one opening(125) exposing the first conductive pattern. A second conductive pattern(140) includes a first portion(140a) filled in the opening and a second portion(140b) protruding to a portion on the interlayer dielectric. A third conductive pattern(150) is formed on the interlayer dielectric, surrounding the second portion of the second conductive pattern. The second portion of the second conductive pattern can have a line type extended to a portion on the interlayer dielectric.

Description

반도체 장치의 배선 구조물 및 이의 형성 방법{Wiring structure in a semiconductor device and method of forming the same}Wiring structure in a semiconductor device and method of forming the same}

도 1은 종래의 반도체 장치의 배선 구조물의 문제점을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a problem of a wiring structure of a conventional semiconductor device.

도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 장치의 배선 구조물을 설명하기 위한 단면도 및 평면도이다.2 and 3 are cross-sectional views and plan views illustrating a wiring structure of a semiconductor device according to example embodiments.

도 4 내지 도 8은 본 발명의 실시예들에 따른 반도체 장치의 배선 구조물 형성 방법을 설명하기 위한 단면도들 및 평면도들이다.4 through 8 are cross-sectional views and plan views illustrating a method of forming a wiring structure of a semiconductor device according to example embodiments.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100：반도체 기판 110：제1 도전 패턴100: semiconductor substrate 110: first conductive pattern

120：층간 절연막 125：개구부120: interlayer insulation film 125: opening part

135：제1 접착막 140：제2 도전 패턴135: first adhesive film 140: second conductive pattern

140a：제1 부분 140b：제2 부분140a: The first part 140b: The second part

145：제2 접착막 150：제3 도전 패턴145: second adhesive film 150: third conductive pattern

본 발명은 반도체 장치의 배선 구조물 및 이의 형성 방법에 관한 것이다. 보다 상세하게는, 본 발명은 층간 절연막에 의해 절연된 도전성 패턴들을 전기적으로 연결하는 반도체 장치의 배선 구조물 및 이의 형성 방법에 관한 것이다.The present invention relates to a wiring structure of a semiconductor device and a method of forming the same. More specifically, the present invention relates to a wiring structure of a semiconductor device for electrically connecting conductive patterns insulated by an interlayer insulating film and a method of forming the same.

근래에 IT(information technology) 산업이 급속도로 발전함에 따라 사회 및 인간의 모든 정보를 컴퓨터로 처리하는 정보화 사회는 보다 체계적으로 발전하고 있다. 이에 따라, 정보화 사회는 대량의 정보를 보다 빠른 속도로 처리할 수 있는 반도체 장치를 요구하고 있다. 이러한 요구에 부응하면서, 이러한 요구를 재생산하고 있는 반도체 장치 기술은 집적도, 응답 속도 및 신뢰도를 향상시키는 방향으로 발전하고 있다. 단적으로, 반도체 장치는 단위 면적에 가능한 많은 트랜지스터(transistor)들을 형성하기 위한 고집적화 작업이 이루어지고 있다. 고집적화는 주로 트랜지스터의 구조 또는 상기 트랜지스터들을 배열하는 어레이(array) 구조를 변경함으로써 달성되고 있다. 예를 들면, 디램(DRAM)의 단위 셀(cell)을 구성하는 모스(MOS) 트랜지스터는 평면(planar)형 게이트를 수직으로 형성시키는 수직 트랜지스터(vertical transistor)가 연구되고 있으며, 에스램(SRAM)의 경우에는 단위 셀을 이루는 6개의 트랜지스터를 이중으로 적층하는 구조에서 3중으로 적층하여 단위 셀에 요구되는 면적을 축소시키고 있다.In recent years, as the information technology (IT) industry has developed rapidly, an information society that processes all the information of society and humans through computers is developing more systematically. Accordingly, the information society is demanding a semiconductor device capable of processing a large amount of information at a higher speed. In response to these demands, semiconductor device technology which reproduces these demands has been developed in the direction of improving the degree of integration, response speed and reliability. However, the semiconductor device has been highly integrated to form as many transistors as possible in a unit area. High integration is mainly achieved by changing the structure of the transistor or the array structure in which the transistors are arranged. For example, as a MOS transistor constituting a unit cell of a DRAM, a vertical transistor for vertically forming a planar gate is being studied, and an SRAM is studied. In the case of, in the structure in which six transistors constituting the unit cell are double stacked, the area required for the unit cell is reduced by triple stacking.

이처럼 변화된 트랜지스터의 구조와 어레이 구조를 구현하기 위하여 다양한 단위 공정 기술들이 빠르게 개발되고 있다. 트랜지스터들의 전기적인 연결을 위한 배선의 경우, 금속 배선의 선폭 및 금속 배선과 금속 배선 사이의 거리가 감소되며, 반도체 장치의 구조물의 적층 높이 증가에 따른 배선 구조가 보다 복잡해지고 있다. 한편, 반도체 장치에 요구되는 금속 배선의 저항은 점점 낮아지고 있어, 보다 엄격한 금속 배선 형성 기술을 필요로 하고 있다.Various unit process technologies are rapidly being developed to implement the changed transistor structure and array structure. In the case of wiring for the electrical connection of the transistors, the line width of the metal wiring and the distance between the metal wiring and the metal wiring are reduced, and the wiring structure becomes more complicated due to the increase in the stack height of the structure of the semiconductor device. On the other hand, the resistance of the metal wiring required for the semiconductor device is gradually lowering, requiring a more stringent metal wiring formation technique.

그런데, 금속 배선의 선폭 및 디자인 룰의 축소는 금속 배선의 전기적인 특성과 상충관계(trade-off)에 있다. 즉, 반도체 장치가 고집적화에 따른 금속 배선의 사이즈의 축소로 인해 금속 배선의 저항 증가, 기생 커패시턴스에 의한 신호 지연(RC-delay) 현상의 증가, 일렉트로 마이그레이션(electro migration) 및 스트레스 마이그레이션(stress migration) 특성 저하, 금속 배선과 콘택 플러그의 마진(margin) 감소 등으로 인한 배선 불량 발생률이 높아지고 있다.However, the line width of the metal wiring and the reduction of the design rule are in a trade-off with the electrical characteristics of the metal wiring. That is, due to the reduction in the size of the metal wiring due to the high integration of semiconductor devices, the resistance of the metal wiring is increased, the signal delay (RC-delay) phenomenon due to parasitic capacitance, the electro migration and the stress migration are stress migration. The incidence of wiring defects due to deterioration of properties, reduction in margins of metal wirings and contact plugs, etc. is increasing.

종래 기술에 따른 반도체 장치의 배선 구조물 형성 방법이 도 1에 도시되어 있다. 먼저, 기판 상에 형성된 비트 라인을 노출시키는 콘택홀를 갖는 층간 절연막을 형성한다(단계 S10). 이어서, 상기 층간 절연막 상에 상기 콘택홀 내부를 완전히 채우는 제1 금속층을 형성한다(단계 S20). 상기 층간 절연막의 표면이 노출되도록 상기 제1 금속층에 대하여 화학적 기계적 연마 공정을 수행하여, 상기 개구부 내부에 구비되는 콘택 플러그를 형성한다(단계 S30). 다음에, 상기 층간 절연막 상에 제2 금속층을 증착하고, 상기 제2 금속층을 라인 형상으로 패터닝하여 상기 콘택 플러그와 연결되는 금속 배선을 형성한다(단계 S40).A method of forming a wiring structure of a semiconductor device according to the prior art is shown in FIG. First, an interlayer insulating film having a contact hole exposing a bit line formed on the substrate is formed (step S10). Subsequently, a first metal layer is formed on the interlayer insulating layer to completely fill the inside of the contact hole (step S20). A chemical mechanical polishing process is performed on the first metal layer to expose the surface of the interlayer insulating film, thereby forming a contact plug provided in the opening (step S30). Next, a second metal layer is deposited on the interlayer insulating film, and the second metal layer is patterned in a line shape to form a metal wire connected to the contact plug (step S40).

전술한 방법으로 배선 구조물을 형성하는 경우, 상기 금속 배선과 콘택 플러그 사이의 접촉하는 부위가 상기 개구 입구의 단면적에 의해 한정되므로, 상기 금속 배선과 콘택 플러그 사이의 접촉 면적을 충분히 확보하기 어려우며, 상기 금속 배선과 콘택 플러그 사이의 계면 저항이 증가하게 된다.In the case of forming the wiring structure by the above-described method, since the contact portion between the metal wiring and the contact plug is defined by the cross-sectional area of the opening inlet, it is difficult to sufficiently secure the contact area between the metal wiring and the contact plug. The interface resistance between the metal wiring and the contact plug is increased.

상술한 문제점을 해결하기 위하여, 본 발명의 제1 목적은 콘택 플러그와 금속 배선의 접촉 면적을 증가시킬 수 있는 반도체 장치의 배선 구조물을 제공하는 것이다.In order to solve the above problems, a first object of the present invention is to provide a wiring structure of a semiconductor device capable of increasing the contact area of a contact plug and a metal wiring.

본 발명의 제2 목적은 상기 반도체 장치의 배선 구조물을 형성하는 데 특히 적합한 반도체 장치의 배선 구조물 형성 방법을 제공하는 것이다.A second object of the present invention is to provide a method for forming a wiring structure of a semiconductor device, which is particularly suitable for forming the wiring structure of the semiconductor device.

전술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치의 배선 구조물은, 기판 상에 형성된 제1 도전 패턴, 상기 기판 상에 형성되며, 상기 제1 도전 패턴을 노출시키는 적어도 하나의 개구부를 갖는 층간 절연막, 상기 개구부를 채우는 제1 부분 및 상기 층간 절연막 상부로 돌출된 제2 부분을 포함하는 제2 도전 패턴, 그리고 상기 제2 도전 패턴의 제2 부분을 감싸며 상기 층간 절연막 상에 형성된 제3 도전 패턴을 포함한다.A wiring structure of a semiconductor device according to an aspect of the present invention for achieving the first object of the present invention described above, the first conductive pattern formed on a substrate, is formed on the substrate, and exposes the first conductive pattern An interlayer insulating layer having at least one opening, a second conductive pattern including a first portion filling the opening, and a second portion protruding above the interlayer insulating layer, and surrounding the second portion of the second conductive pattern; It includes a third conductive pattern formed on the.

본 발명의 일 실시예에 있어서, 상기 제1 도전 패턴은 상기 기판 상으로 연장된 라인 형상을 가지며, 상기 층간 절연막은 개구부는 상기 제1 도전 패턴을 노출시키는 복수의 개구부들을 구비한다.In an embodiment, the first conductive pattern has a line shape extending onto the substrate, and the interlayer insulating layer has a plurality of openings exposing the first conductive pattern.

본 발명의 일 실시예에 있어서, 상기 제2 도전 패턴의 제2 부분은 상기 층간 절연막 상부로 연장되는 라인 형상을 갖는다.In one embodiment of the present invention, the second portion of the second conductive pattern has a line shape extending over the interlayer insulating film.

전술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 다른 측면에 따른 반도체 장치의 배선 구조물 형성 방법은, 먼저 기판 상에 제1 도전 패턴을 형성하 고, 상기 기판 상에 상기 제1 도전 패턴을 노출시키는 적어도 하나의 개구부를 갖는 층간 절연막을 형성한다. 다음에, 상기 제2 도전 패턴 상에, 상기 개구부를 채우는 제1 부분 및 상기 층간 절연막 상부로 돌출된 제2 부분을 포함하는 제2 도전 패턴을 형성한다. 마지막으로, 상기 층간 절연막 상에 상기 제2 도전 패턴의 제2 부분을 감싸는 제3 도전 패턴을 형성한다.In order to achieve the above-described second object of the present invention, a method for forming a wiring structure of a semiconductor device according to another aspect of the present invention, first forming a first conductive pattern on a substrate, and the first conductive on the substrate An interlayer insulating film having at least one opening that exposes the pattern is formed. Next, a second conductive pattern including a first portion filling the opening and a second portion protruding above the interlayer insulating layer is formed on the second conductive pattern. Finally, a third conductive pattern surrounding the second portion of the second conductive pattern is formed on the interlayer insulating layer.

본 발명의 일 실시예에 따르면, 상기 제2 도전 패턴을 형성하는 다음과 같은 방법으로 형성될 수 있다. 먼저, 상기 개구부 내부를 채우도록 상기 층간 절연막 상에 도전층을 형성한다. 그리고, 상기 층간 절연막 상에 형성된 도전층을 패터닝하여, 상기 제1 도전 패턴과 연결되는 상기 제1 부분 및 상기 제1 부분과 연결된 상기 제2 부분을 형성한다.According to an embodiment of the present invention, the second conductive pattern may be formed by the following method. First, a conductive layer is formed on the interlayer insulating film to fill the inside of the opening. The conductive layer formed on the interlayer insulating layer is patterned to form the first portion connected to the first conductive pattern and the second portion connected to the first portion.

본 발명의 일 실시예에 따르면, 상기 제2 도전 패턴의 제2 부분은 상기 층간 절연막 상부로 연장되는 라인 형상으로 패터닝된다.According to an embodiment of the present invention, the second portion of the second conductive pattern is patterned in a line shape extending over the interlayer insulating film.

상술한 바에 의하면, 반도체 장치의 도전 패턴들이 연결되는 부위의 접촉 면적을 증가시켜 접촉 저항을 감소시킬 수 있으므로, 반도체 장치의 전기적인 특성 및 신뢰성을 향상시킬 수 있다.As described above, since the contact resistance may be decreased by increasing the contact area of the portion where the conductive patterns of the semiconductor device are connected, electrical characteristics and reliability of the semiconductor device may be improved.

이하, 본 발명에 따른 바람직한 실시예들에 따른 반도체 장치의 배선 구조물 및 이의 형성 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패턴 또는 구조물들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 층(막), 영역, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, a wiring structure of a semiconductor device and a method of forming the same according to preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, Those skilled in the art will be able to implement the present invention in various other forms without departing from the spirit of the present invention. In the accompanying drawings, the dimensions of the substrates, layers (films), regions, pads, patterns or structures are shown to be larger than actual for clarity of the invention. In the present invention, when each layer (film), region, pattern or structure is referred to as being formed "on", "top" or "bottom" of a substrate, each layer (film), region or patterns Means that each layer (film), region, pattern or structure is directly formed on or under the substrate, each layer (film), region, pad or patterns, or is a different layer (film), another region, another pattern Or other structures may be additionally formed on the substrate. In addition, where each layer (film), region, pattern or structure is referred to as "first", "second" and / or "third", it is not intended to limit these members but only each layer (film), To distinguish between areas, patterns or structures. Thus, "first", "second" and / or "third" may be used selectively or interchangeably for each layer (film), region, pattern or structure, respectively.

반도체 장치의 배선 구조물Wiring structure of semiconductor device

도 2는 본 발명의 실시예들에 따른 반도체 장치의 배선 구조물을 설명하기 위한 단면도이며, 도 3은 도 2에 도시된 반도체 장치의 배선 구조물을 설명하기 위한 평면도이다.2 is a cross-sectional view illustrating a wiring structure of a semiconductor device according to example embodiments of the inventive concept, and FIG. 3 is a plan view illustrating the wiring structure of the semiconductor device illustrated in FIG. 2.

도 2 및 도 3을 참조하면, 상기 배선 구조물은 반도체 기판(100) 상에 형성된 제1 도전 패턴(110)을 포함한다. 예를 들면, 제1 도전 패턴(110)은 라인 타입(line type)으로 반도체 기판(100) 상에 형성된다.2 and 3, the wiring structure includes a first conductive pattern 110 formed on the semiconductor substrate 100. For example, the first conductive pattern 110 is formed on the semiconductor substrate 100 in a line type.

반도체 기판(100)은 실리콘 웨이퍼 또는 SOI(Silicon-On-Insulator) 기판을 포함한다. 본 발명의 일 실시예에 있어서, 제1 도전 패턴(110)은 제1 도전성 물질로 이루어진다. 예를 들면, 제1 도전 패턴(110)은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 구리(Cu) 등과 같은 금속으로 구성된다. 본 발명의 다른 실시예에 따르면, 제1 도전 패턴(110)은 불순물로 도핑된 폴리실리콘으로 이루어진다. 본 발명의 또 다른 실시예에 따르면, 반도체 기판(100)의 표면 부위에, 예를 들면 소스/드레인 영역과 같은 불순물 영역을 형성하고, 이러한 불순물 영역을 제1 도전 패턴(110)으로 사용할 수 있다. 즉, 제1 도전 패턴(110)은 반도체 기판(100)에 형성된 불순물 영역으로 이루어질 수 있다. 그러나 제1 도전 패턴(110)은 전술한 예들에 한정되지 않고 전기적인 신호를 전달할 수 있는 모든 형태의 도전성 패턴을 포함할 수 있다.The semiconductor substrate 100 includes a silicon wafer or a silicon-on-insulator (SOI) substrate. In one embodiment of the present invention, the first conductive pattern 110 is made of a first conductive material. For example, the first conductive pattern 110 is made of a metal such as tungsten (W), aluminum (Al), titanium (Ti), tantalum (Ta), copper (Cu), or the like. According to another embodiment of the present invention, the first conductive pattern 110 is made of polysilicon doped with an impurity. According to another embodiment of the present invention, an impurity region such as, for example, a source / drain region may be formed on the surface portion of the semiconductor substrate 100, and the impurity region may be used as the first conductive pattern 110. . That is, the first conductive pattern 110 may be formed of an impurity region formed in the semiconductor substrate 100. However, the first conductive pattern 110 is not limited to the examples described above and may include all types of conductive patterns capable of transmitting electrical signals.

본 발명의 실시예들에 있어서, 제1 도전 패턴(110)과 기판(100) 사이에는 디램(DRAM) 장치, 에스램(SRAM) 장치, 플래시(FLASH) 메모리 장치 등과 같은 여러 가지 반도체 장치를 구성하는 패드, 게이트 구조물, 커패시터 및/또는 비트 라인 구조물과 같은 다양한 구조물들이 구비될 수 있다.In example embodiments, various semiconductor devices, such as a DRAM device, an SRAM device, and a flash memory device, may be formed between the first conductive pattern 110 and the substrate 100. Various structures may be provided such as pads, gate structures, capacitors and / or bit line structures.

제1 도전 패턴(110) 상에는 상기 제1 도전 패턴(110)의 상면을 노출시키는 개구부(125)를 갖는 층간 절연막(120)이 형성된다. 층간 절연막(120)은 실리콘 산화물로 이루어진다. 예를 들면, 층간 절연막(120)은 TEOS(tetraethyle orthosilicate), USG(undoped silicate glass) 또는 SOG(spin on glass)로 구성된다.An interlayer insulating layer 120 having an opening 125 exposing an upper surface of the first conductive pattern 110 is formed on the first conductive pattern 110. The interlayer insulating film 120 is made of silicon oxide. For example, the interlayer insulating layer 120 is made of tetraethyle orthosilicate (TEOS), undoped silicate glass (USG), or spin on glass (SOG).

개구부(125)는 측벽은 층간 절연막(120)에 의해 정의되며, 개구부(125)의 저 면은 제1 도전 패턴(110)에 의해 한정된다. 본 발명의 다른 실시예에 따르면, 층간 절연막(120)에는 제1 도전 패턴(110)의 여러 부분들을 각기 노출시키는 복수 개의 개구부(125)들이 형성될 수 있다. 이 경우, 개구부(125)들은 제1 도전 패턴(110)이 연장되는 방향을 따라 소정의 간격으로 이격되어 형성된다.Sidewalls of the opening 125 are defined by the interlayer insulating layer 120, and a bottom surface of the opening 125 is defined by the first conductive pattern 110. According to another embodiment of the present invention, a plurality of openings 125 may be formed in the interlayer insulating layer 120 to expose various portions of the first conductive pattern 110, respectively. In this case, the openings 125 are formed to be spaced apart at predetermined intervals along the direction in which the first conductive pattern 110 extends.

상기 반도체 장치의 배선 구조물은, 개구부(125)를 채우면서 제1 도전 패턴(110) 상에 형성된 제2 도전 패턴(140)을 구비한다. 구체적으로는, 제2 도전 패턴(140)은 개구부(125)를 완전히 채우는 제1 부분(140a) 및 제1 부분(140a)으로부터 층간 절연막(120)의 상으로 돌출된 제2 부분(140b)을 포함한다. 즉, 제2 도전 패턴(140)은 종래의 콘택 홀을 채우는 콘택 플러그와 유사한 구조의 제1 부분(140a)과 제1 부분(140a)으로부터 층간 절연막(120) 상방으로 연장된 제2 부분(140b)을 포함한다.The wiring structure of the semiconductor device includes a second conductive pattern 140 formed on the first conductive pattern 110 while filling the opening 125. Specifically, the second conductive pattern 140 may include a first portion 140a which completely fills the opening 125 and a second portion 140b protruding from the first portion 140a onto the interlayer insulating layer 120. Include. That is, the second conductive pattern 140 may extend from the first portion 140a and the first portion 140a having a structure similar to that of a contact plug filling a conventional contact hole, above the interlayer insulating layer 120. ).

본 발명의 실시예들에 있어서, 제2 도전 패턴(140)의 제1 부분(140a) 및 제2 부분(140b)은 실질적으로 동일한 물질로 이루어진다. 예를 들면, 제2 도전 패턴(140)은 상대적으로 큰 종횡비를 갖는 개구부(125)를 적절하게 매립할 수 있는 제1 도전성 물질로 구성된다. 예를 들면, 제2 도전 패턴(140)은 텅스텐(W) 또는 알루미늄(Al)과 같은 금속으로 이루어진다.In embodiments of the present invention, the first portion 140a and the second portion 140b of the second conductive pattern 140 are made of substantially the same material. For example, the second conductive pattern 140 is made of a first conductive material capable of appropriately filling the opening 125 having a relatively large aspect ratio. For example, the second conductive pattern 140 is made of a metal such as tungsten (W) or aluminum (Al).

제2 도전 패턴(140)의 제2 부분(140b)은 층간 절연막(120)의 상방을 향하여 확장된 구조를 가진다. 이에 따라, 제2 도전 패턴(140) 및 층간 절연막(120) 상에 형성되어, 상기 제1 도전 패턴(110)에 전기적으로 연결되는 제3 도전 패턴(150)과 제2 도전 패턴(140) 사이의 접촉 면적을 확장시킬 수 있다.The second portion 140b of the second conductive pattern 140 has a structure extending upward of the interlayer insulating layer 120. Accordingly, between the third conductive pattern 150 and the second conductive pattern 140 formed on the second conductive pattern 140 and the interlayer insulating layer 120 and electrically connected to the first conductive pattern 110. The contact area of can be expanded.

본 발명의 실시예들에 있어서, 제2 도전 패턴(140)의 제2 부분(140b)의 폭과 높이는 제3 도전 패턴(150)의 치수를 고려하여 형성된다. 예를 들면, 제2 도전 패턴(140)의 제2 부분(140b)은 제3 도전 패턴(150)의 폭과 높이보다 작은 폭과 높이를 갖도록 형성된다.In embodiments of the present invention, the width and height of the second portion 140b of the second conductive pattern 140 are formed in consideration of the dimensions of the third conductive pattern 150. For example, the second portion 140b of the second conductive pattern 140 is formed to have a width and height smaller than the width and height of the third conductive pattern 150.

본 발명의 일 실시예에 있어서, 제2 도전 패턴(140)의 제2 부분(140b)은 사각형의 단면 형상을 가진다. 본 발명의 다른 실시예에 따르면, 제2 도전 패턴(140)의 제2 부분(140b)은 제1 도전 패턴(110)이 연장되는 방향과 실질적으로 동일한 방향으로 연장되는 라인 형상을 가질 수 있다.In one embodiment of the present invention, the second portion 140b of the second conductive pattern 140 has a rectangular cross-sectional shape. According to another embodiment of the present invention, the second portion 140b of the second conductive pattern 140 may have a line shape extending in substantially the same direction as the direction in which the first conductive pattern 110 extends.

본 발명의 실시예들에 있어서, 상기 반도체 장치의 배선 구조물은 제1 접착막(또는 제1 베리어막)(135) 을 더 구비할 수 있다. 제1 접착막(135)은 제2 도전 패턴(140)의 제1 부분(140a)과 층간 절연막(120) 사이 및 제2 도전 패턴(140)의 제1 부분(140a)과 제1 도전 패턴(110) 사이에 개재될 수 있다. 즉, 제1 접착막(135) 은 개구부(125)의 측벽 및 저면 상에 형성된다. 제1 접착막(135)은 금속 질화물로 이루어진다. 예를 들면, 제1 접착막(135)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 알루미늄 질화물(AlN), 텅스텐 질화물(WN), 티타늄 알루미늄 질화물(TiAlN) 등으로 구성된다.In example embodiments, the wiring structure of the semiconductor device may further include a first adhesive layer (or first barrier layer) 135. The first adhesive layer 135 may be formed between the first portion 140a of the second conductive pattern 140 and the interlayer insulating layer 120, and the first portion 140a and the first conductive pattern of the second conductive pattern 140 ( Interposed between 110). That is, the first adhesive film 135 is formed on the sidewall and the bottom surface of the opening 125. The first adhesive film 135 is made of metal nitride. For example, the first adhesive layer 135 is made of titanium nitride (TiN), tantalum nitride (TaN), aluminum nitride (AlN), tungsten nitride (WN), titanium aluminum nitride (TiAlN), or the like.

제3 도전 패턴(150)은 층간 절연막(120) 상에 제2 도전 패턴(140)의 제2 부분(140b)을 감싸도록 형성된다. 본 발명의 일 실시예에 있어서, 제3 도전 패턴(150)은 제2 도전 패턴(140)의 제2 부분(140b)의 상면(S1) 및 측면(S2)을 덮을 수 있도록 제2 도전 패턴(140)의 제2 부분(140b)의 폭과 높이보다 실질적으로 큰 폭과 높이를 가진다.The third conductive pattern 150 is formed on the interlayer insulating layer 120 to surround the second portion 140b of the second conductive pattern 140. In example embodiments, the third conductive pattern 150 may cover the top surface S1 and the side surface S2 of the second portion 140b of the second conductive pattern 140. It has a width and height substantially greater than the width and height of the second portion 140b of 140.

제2 도전 패턴(140)의 제2 부분(140b)이 라인 형상을 가질 경우, 제3 도전 패턴(150)은 제2 도전 패턴(140)이 연장되는 방향으로 형성된 라인 형상을 가진다. 제3 도전 패턴(150)은 제3 도전성 물질로 이루어진다. 본 발명의 실시예들에 있어서, 제3 도전 패턴(150)은 금속, 도전성 금속 질화물 또는 도핑된 폴리실리콘으로 구성된다. 예를 들면, 제3 도전 패턴(150)은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 구리(Cu), 티타늄 질화물(TiN), 알루미늄 질화물(AlN), 텅스텐 질화물(WN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN) 등으로 이루어진다.When the second portion 140b of the second conductive pattern 140 has a line shape, the third conductive pattern 150 has a line shape formed in a direction in which the second conductive pattern 140 extends. The third conductive pattern 150 is made of a third conductive material. In embodiments of the present invention, the third conductive pattern 150 is made of metal, conductive metal nitride or doped polysilicon. For example, the third conductive pattern 150 may include tungsten (W), aluminum (Al), titanium (Ti), tantalum (Ta), copper (Cu), titanium nitride (TiN), aluminum nitride (AlN), and tungsten. Nitride (WN), titanium aluminum nitride (TiAlN), tantalum nitride (TaN), and the like.

본 발명의 실시예들에 있어서, 상기 반도체 장치의 배선 구조물은, 제2 도전 패턴(140)의 제2 부분(140b)과 제3 도전 패턴(150) 사이에 개재된 제2 접착막(또는 제2 베리어막)(145)을 더 구비한다. 제2 접착막(145)은 금속 질화물로 이루어진다. 예를 들면, 제2 접착막(155)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 알루미늄 질화물(AlN), 텅스텐 질화물(WN), 티타늄 알루미늄 질화물(TiAlN) 등으로 구성된다.In example embodiments, the wiring structure of the semiconductor device may include a second adhesive layer (or first layer) interposed between the second portion 140b of the second conductive pattern 140 and the third conductive pattern 150. 2 barrier film) 145 is further provided. The second adhesive film 145 is made of metal nitride. For example, the second adhesive film 155 is made of titanium nitride (TiN), tantalum nitride (TaN), aluminum nitride (AlN), tungsten nitride (WN), titanium aluminum nitride (TiAlN), or the like.

상기 반도체 장치의 배선 구조물이 전술한 구조를 가짐에 따라, 제2 도전 패턴(140)과 제3 도전 패턴(150) 사이의 접촉 면적이 크게 확장되어 제2 도전 패턴(140)과 제3 도전 패턴(140, 150) 사이의 접촉 저항(contact resistance)을 감소시킬 수 있다. 또한, 제2 및 제3 도전 패턴(140, 150) 사이의 접촉 면적이 증가됨에 따라, 제3 도전 패턴(150)의 형성 시에 제2 도전 패턴(140)에 대해 오버 랩(overlap)되는 공정 마진(process margin)이 증가하므로 상기 배선 구조물의 불량을 감소시킬 수 있다.As the wiring structure of the semiconductor device has the above-described structure, the contact area between the second conductive pattern 140 and the third conductive pattern 150 is greatly expanded, so that the second conductive pattern 140 and the third conductive pattern are expanded. It is possible to reduce the contact resistance between 140 and 150. In addition, as the contact area between the second and third conductive patterns 140 and 150 increases, the process of overlapping the second conductive pattern 140 when the third conductive pattern 150 is formed. Since a process margin increases, defects in the wiring structure can be reduced.

또한, 제3 도전 패턴(150)은 제2 도전 패턴의 제2 부분(140b)과 결합되어 이중막 또는 삼중막을 갖는 금속 배선으로 기능한다. 따라서, 상기 배선 구조물을 전기적인 신뢰성을 향상시킬 수 있다.In addition, the third conductive pattern 150 is combined with the second portion 140b of the second conductive pattern to function as a metal wiring having a double layer or a triple layer. Therefore, the electrical reliability of the wiring structure can be improved.

한편, 상기 제2 도전 패턴(140)의 제2 부분(140b)은 라인 형태로만 형성될 필요는 없으며, 반도체 장치의 형태에 따라 타원 형상, 사각 형상, 트랙 형상 등과 같이 반도체 장치의 배선을 구성하는 데 적합한 다양한 형태들을 가질 수 있다.On the other hand, the second portion 140b of the second conductive pattern 140 need not be formed only in the form of a line, and may form wirings of the semiconductor device such as an ellipse shape, a square shape, a track shape, etc. according to the shape of the semiconductor device. It may have a variety of forms suitable for.

반도체 장치의 배선 구조물 형성 방법Method for forming wiring structure of semiconductor device

도 4 내지 도 8은 본 발명의 실시예들에 따른 반도체 장치의 배선 구조물 형성 방법을 설명하기 위한 단면도들 및 평면도들이다.4 through 8 are cross-sectional views and plan views illustrating a method of forming a wiring structure of a semiconductor device according to example embodiments.

도 4 및 도 5를 참조하면, 반도체 기판(100) 상에 제1 도전성 물질을 사용하여 제1 도전 패턴(110)을 형성한다. 반도체 기판(100)으로는 SOI 기판 또는 실리콘 웨이퍼를 사용한다.4 and 5, the first conductive pattern 110 is formed on the semiconductor substrate 100 using a first conductive material. As the semiconductor substrate 100, an SOI substrate or a silicon wafer is used.

본 발명의 일 실시예에 있어서, 반도체 기판(100) 상에 제1 도전층(도시되지 않음) 및 제1 포토레지스트 패턴(도시되지 않음)을 순차적으로 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 도전층을 패터닝함으로써, 반도체 기판(100) 상에 제1 도전 패턴(110)을 형성한다. 예를 들면, 제1 도전 패턴(110)은 라인의 형태로 형성된다. 상기 제1 포토레지스트 패턴은 애싱 공정 및 /또는 스트리핑 공정을 이용하여 제1 도전 패턴(110)으로부터 제거된다.In one embodiment of the present invention, the first conductive layer (not shown) and the first photoresist pattern (not shown) are sequentially formed on the semiconductor substrate 100, and then the first photoresist pattern is formed. The first conductive layer 110 is formed on the semiconductor substrate 100 by patterning the first conductive layer using the etching mask. For example, the first conductive pattern 110 is formed in the form of a line. The first photoresist pattern is removed from the first conductive pattern 110 using an ashing process and / or a stripping process.

본 발명의 다른 실시예에 있어서, 반도체 기판(100)의 소정 부분에 이온 주입 공정으로 불순물을 주입하여 불순물 영역을 형성함으로써, 반도체 기판(100) 상에 상기 불순물 영역으로 이루어진 제1 도전 패턴(110)을 형성할 수 있다.In another exemplary embodiment, the impurity region is formed by implanting impurities into a predetermined portion of the semiconductor substrate 100 by an ion implantation process, thereby forming the first conductive pattern 110 formed of the impurity region on the semiconductor substrate 100. ) Can be formed.

제1 도전 패턴(110)을 덮으면서 반도체 기판(100) 상에 층간 절연막(120)을 형성한다. 예를 들면, 층간 절연막(120)은 산화물을 사용하여 형성된다.An interlayer insulating layer 120 is formed on the semiconductor substrate 100 while covering the first conductive pattern 110. For example, the interlayer insulating film 120 is formed using an oxide.

층간 절연막(120) 상에 개구부(125)가 형성될 영역을 정의하는 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 층간 절연막(120)을 부분적으로 식각함으로써, 층간 절연막(120)에 제1 도전 패턴(110)을 노출시키는 개구부(125)를 형성한다. 예를 들면, 개구부(125)는 이방성 식각 공정을 통하여 형성된다. 상기 제2 포토레지스트 패턴은 애싱 공정 및/또는 스트리핑 공정을 통해 층간 절연막(120)으로부터 제거된다.After forming a second photoresist pattern (not shown) defining a region in which the opening 125 is to be formed on the interlayer insulating layer 120, the interlayer insulating layer 120 using the second photoresist pattern as an etching mask. Is partially etched to form an opening 125 that exposes the first conductive pattern 110 in the interlayer insulating film 120. For example, the opening 125 is formed through an anisotropic etching process. The second photoresist pattern is removed from the interlayer insulating layer 120 through an ashing process and / or a stripping process.

도 6을 참조하면, 개구부(125)를 완전히 채우면서 제2 도전층(138)을 형성한다. 제2 도전층(138)은 제2 도전성 물질을 사용하여 형성된다. 예를 들면, 제2 도전층(138)은 텅스텐(W) 또는 알루미늄(Al)을 사용하여 형성된다. 제2 도전층(138)은 개구부(125)를 충분하게 매립하면서 층간 절연막(120)의 상면으로부터 소정의 높이로 형성된다.Referring to FIG. 6, the second conductive layer 138 is formed while completely filling the opening 125. The second conductive layer 138 is formed using a second conductive material. For example, the second conductive layer 138 is formed using tungsten (W) or aluminum (Al). The second conductive layer 138 is formed at a predetermined height from the upper surface of the interlayer insulating film 120 while sufficiently filling the opening 125.

본 발명의 일 실시예에 있어서, 상기 제2 도전층(138)을 형성하기 전에, 상기 노출된 제1 도전 패턴(110), 개구부(125)의 측벽 및 층간 절연막(120) 상에 제1 접착막(또는 제1 베리어막)(135)을 형성한다. 제1 접착막(135)은 금속 질화물을 사 용하여 형성된다.In one embodiment of the present invention, before forming the second conductive layer 138, a first adhesive is formed on the exposed first conductive patterns 110, sidewalls of the openings 125, and the interlayer insulating layer 120. A film (or first barrier film) 135 is formed. The first adhesive film 135 is formed using metal nitride.

이어서, 사진 공정을 통해 제2 도전층(138) 상에 제3 포토레지스트 패턴(139)을 형성한다. 제3 포토레지스트 패턴(139)은 제1 도전 패턴(110)의 형상과 유사하게 반도체 기판(100)의 상부로 연장되는 라인 형상의 구조로 형성될 수 있다.Subsequently, a third photoresist pattern 139 is formed on the second conductive layer 138 through a photolithography process. The third photoresist pattern 139 may be formed in a line-like structure extending above the semiconductor substrate 100 similarly to the shape of the first conductive pattern 110.

도 7 및 도 8을 참조하면, 제3 포토레지스트 패턴(139)을 식각 마스크로 이용하여 제2 도전층(138)을 부분적으로 식각함으로써, 제2 도전 패턴(140)을 형성한다. 제2 도전 패턴(140)은 개구부(125)를 채우면서 제1 도전 패턴(110) 상에 형성된 제1 부분(140a)과 제1 부분(140a)으로부터 제2 층간 절연막(120)의 상부로 돌출된 제2 부분(140b)을 포함한다.7 and 8, the second conductive layer 138 is partially etched using the third photoresist pattern 139 as an etching mask to form the second conductive pattern 140. The second conductive pattern 140 protrudes from the first portion 140a and the first portion 140a formed on the first conductive pattern 110 while filling the opening 125 to the upper portion of the second interlayer insulating layer 120. Second portion 140b.

제2 도전 패턴(140)의 제2 부분(140b)은 라인 타입의 제3 포토레지스트 패턴(139)의 형상을 따라 제1 도전 패턴(110)을 덮으면서 층간 절연막(120) 상에 형성된다. 본 발명의 일 실시예에 있어서, 층간 절연막(120)에 제1 도전 패턴(110)의 각 부분들을 노출시키는 복수의 개구부(125)들이 형성될 경우, 제2 도전 패턴(140)의 제2 부분(140b)은 제1 도전 패턴(110)이 연장되는 방향을 따라 층간 절연막(120) 상에 라인 형상으로 연장된다.The second portion 140b of the second conductive pattern 140 is formed on the interlayer insulating layer 120 while covering the first conductive pattern 110 along the shape of the line type third photoresist pattern 139. According to an exemplary embodiment, when the plurality of openings 125 are formed in the interlayer insulating layer 120 to expose the respective portions of the first conductive pattern 110, the second portion of the second conductive pattern 140 may be formed. 140b extends in a line shape on the interlayer insulating layer 120 in a direction in which the first conductive pattern 110 extends.

다시 도 2 및 도 3을 참조하면, 층간 절연막(120) 상에 제2 도전 패턴(140)의 제2 부분(140b)의 표면들을 감싸는 제3 도전 패턴(150)을 형성한다. 예를 들면, 층간 절연막(120) 상에 제2 도전 패턴(140)을 덮는 제3 도전층(도시되지 않음)을 형성한다. 제3 도전층은 제3 도전성 물질을 사용하여 형성된다.Referring to FIGS. 2 and 3 again, a third conductive pattern 150 is formed on the interlayer insulating layer 120 to surround surfaces of the second portion 140b of the second conductive pattern 140. For example, a third conductive layer (not shown) covering the second conductive pattern 140 is formed on the interlayer insulating layer 120. The third conductive layer is formed using a third conductive material.

상기 제3 도전층 상에 제3 도전층을 부분적으로 노출시키며, 제2 도전 패턴(140)의 제2 부분(140b)과 실질적으로 동일한 방향으로 연장되는 라인 형상의 제4 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 통해 상기 제3 도전층을 식각하여, 제2 도전 패턴(140)의 제2 부분(140b)을 감싸면서 라인 형상을 가지는 제3 도전 패턴(150)을 형성한다.A fourth photoresist pattern having a line shape partially exposing the third conductive layer on the third conductive layer and extending in substantially the same direction as the second portion 140b of the second conductive pattern 140. Not formed). The third conductive layer is etched through an anisotropic etching process using the fourth photoresist pattern as an etching mask to surround the second portion 140b of the second conductive pattern 140 and have a line shape. 150 is formed.

본 발명의 일 실시예에 있어서, 상기 제3 도전층을 형성하기 전에 제2 접착막(또는 제2 베리어막)(145)을 증착하고, 상기 제3 도전층과 제2 접착막(145)을 동시에 패터닝할 수도 있다.In one embodiment of the present invention, before forming the third conductive layer, a second adhesive film (or second barrier film) 145 is deposited, and the third conductive layer and the second adhesive film 145 are deposited. You can also pattern at the same time.

이에 따라, 제1 도전 패턴(110), 제3 도전 패턴(150), 그리고 제1 도전 패턴(110)과 제3 도전 패턴(150)을 전기적으로 연결하는 제2 도전 패턴(140)을 포함하는 반도체 장치의 배선 구조물이 완성된다.Accordingly, the first conductive pattern 110 includes a first conductive pattern 110, a third conductive pattern 150, and a second conductive pattern 140 electrically connecting the first conductive pattern 110 and the third conductive pattern 150. The wiring structure of the semiconductor device is completed.

본 발명의 실시예들에 있어서, 제3 도전 패턴(150)은 층간 절연막(120) 상부로 돌출된 제2 도전 패턴(140)의 제2 부분(140b)의 상면(S1) 및 측면(S2)을 감싸도록 형성되기 때문에, 제2 도전 패턴(140)과 제3 도전 패턴(150) 사이의 접촉 면적이, 개구부 입구의 단면적에 의해 한정되는 종래의 경우에 비하여 크게 증가된다.In example embodiments, the third conductive pattern 150 may have an upper surface S1 and a side surface S2 of the second portion 140b of the second conductive pattern 140 protruding above the interlayer insulating layer 120. Since it is formed so as to surround, the contact area between the second conductive pattern 140 and the third conductive pattern 150 is greatly increased as compared with the conventional case defined by the cross-sectional area of the opening inlet.

이에 따라, 콘택 플러그의 역할을 수행하는 제2 도전 패턴(140) 및 금속 배선의 기능을 수행하는 제3 도전 패턴(150) 사이의 오버랩 마진이 증가함으로써, 상기 배선 구조물의 불량을 현저하게 감소시킬 수 있다. 또한, 제2 도전 패턴(140)의 제2 부분(140b) 및 제3 도전 패턴(150)을 포함하는 이중막 구조를 구현함으로써, 상기 배선 구조물의 전기적인 신뢰성을 크게 향상시킬 수 있다.Accordingly, the overlap margin between the second conductive pattern 140 serving as the contact plug and the third conductive pattern 150 serving as the metal wiring increases, thereby significantly reducing the defect of the wiring structure. Can be. In addition, by implementing the double layer structure including the second portion 140b and the third conductive pattern 150 of the second conductive pattern 140, it is possible to greatly improve the electrical reliability of the wiring structure.

전술한 바와 같이 본 발명의 실시예들에 따르면, 배선 구조물의 도전 패턴들이 연결되는 부분의 접촉 면적을 증가시켜 접촉 저항을 크게 감소시킬 수 있다. 이에 따라, 상기 배선 구조물을 구비하는 반도체 장치의 전기적인 특성 및 신뢰성을 향상시킬 수 있다.As described above, according to the exemplary embodiments of the present disclosure, the contact resistance may be greatly reduced by increasing the contact area of the portion to which the conductive patterns of the wiring structure are connected. Accordingly, the electrical characteristics and the reliability of the semiconductor device including the wiring structure can be improved.

상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to vary the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated that modifications and variations can be made.

Claims (6)

기판 상에 형성된 제1 도전 패턴;A first conductive pattern formed on the substrate; 상기 기판 상에 형성되며, 상기 제1 도전 패턴을 노출시키는 적어도 하나의 개구부를 갖는 층간 절연막;An interlayer insulating layer formed on the substrate and having at least one opening exposing the first conductive pattern; 상기 개구부를 채우는 제1 부분 및 상기 층간 절연막 상부로 돌출된 제2 부분을 포함하는 제2 도전 패턴; 및A second conductive pattern including a first portion filling the opening and a second portion protruding above the interlayer insulating layer; And 상기 제2 도전 패턴의 제2 부분을 감싸며 상기 층간 절연막 상에 형성된 제3 도전 패턴을 포함하는 반도체 장치의 배선 구조물.And a third conductive pattern surrounding the second portion of the second conductive pattern and formed on the interlayer insulating layer. 제1항에 있어서, 상기 제1 도전 패턴은 상기 기판 상으로 연장된 라인 형상을 가지며, 상기 층간 절연막은 개구부는 상기 제1 도전 패턴을 노출시키는 복수의 개구부들을 구비하는 것을 특징으로 하는 반도체 장치의 배선 구조물.The semiconductor device of claim 1, wherein the first conductive pattern has a line shape extending onto the substrate, and the interlayer insulating layer has a plurality of openings exposing the first conductive pattern. Wiring structure. 제1항에 있어서, 상기 제2 도전 패턴의 제2 부분은 상기 층간 절연막 상부로 연장되는 라인 형상을 갖는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.The method of claim 1, wherein the second portion of the second conductive pattern has a line shape extending over the interlayer insulating layer. 기판 상에 제1 도전 패턴을 형성하는 단계;Forming a first conductive pattern on the substrate; 상기 기판 상에 상기 제1 도전 패턴을 노출시키는 적어도 하나의 개구부를 갖는 층간 절연막을 형성하는 단계;Forming an interlayer insulating film having at least one opening exposing the first conductive pattern on the substrate; 상기 제2 도전 패턴 상에, 상기 개구부를 채우는 제1 부분 및 상기 층간 절연막 상부로 돌출된 제2 부분을 포함하는 제2 도전 패턴을 형성하는 단계; 및Forming a second conductive pattern on the second conductive pattern, the second conductive pattern including a first portion filling the opening and a second portion protruding above the interlayer insulating layer; And 상기 층간 절연막 상에 상기 제2 도전 패턴의 제2 부분을 감싸는 제3 도전 패턴을 형성하는 단계를 포함하는 반도체 장치의 배선 구조물 형성 방법.Forming a third conductive pattern surrounding the second portion of the second conductive pattern on the interlayer insulating layer. 제4항에 있어서, 상기 제2 도전 패턴을 형성하는 단계는,The method of claim 4, wherein the forming of the second conductive pattern comprises: 상기 개구부 내부를 채우도록 상기 층간 절연막 상에 도전층을 형성하는 단계; 및Forming a conductive layer on the interlayer insulating film to fill the inside of the opening; And 상기 층간 절연막 상에 형성된 도전층을 패터닝하여, 상기 제1 도전 패턴과 연결되는 상기 제1 부분 및 상기 제1 부분과 연결된 상기 제2 부분을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.Patterning a conductive layer formed on the interlayer insulating film to form the first portion connected to the first conductive pattern and the second portion connected to the first portion; Method of forming the structure. 제5항에 있어서, 상기 제2 도전 패턴의 제2 부분은 상기 층간 절연막 상부로 연장되는 라인 형상으로 패터닝되는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.The method of claim 5, wherein the second portion of the second conductive pattern is patterned in a line shape extending over the interlayer insulating layer.
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