KR20080011025A - Non-volatile ferroelectric memory device and method for refresh thereof - Google Patents
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Abstract
Description
도 1은 종래기술에 따른 불휘발성 강유전체 메모리 장치의 셀 단면도. 1 is a cross-sectional view of a cell of a nonvolatile ferroelectric memory device according to the prior art.
도 2는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 셀 단면도. 2 is a cross-sectional view of a cell of a nonvolatile ferroelectric memory device in accordance with the present invention.
도 3은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 다른 실시예에 따른 셀 단면도. 3 is a cross-sectional view of a cell according to another embodiment of a nonvolatile ferroelectric memory device according to the present invention;
도 4는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 또 다른 실시예에 따른 셀 단면도. 4 is a cross-sectional view of a cell according to still another embodiment of a nonvolatile ferroelectric memory device according to the present invention;
도 5는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 단위 셀 심볼도. 5 is a unit cell symbol diagram of a nonvolatile ferroelectric memory device according to the present invention;
도 6은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 사이클 동작 타이밍도. 6 is a write cycle operation timing diagram of a nonvolatile ferroelectric memory device according to the present invention;
도 7a 및 도 7b는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 하이 데이터 라이트 동작을 설명하기 위한 도면. 7A and 7B illustrate a high data write operation of a nonvolatile ferroelectric memory device according to the present invention.
도 8a 및 도 8b는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 하이 데이터 유지 동작을 설명하기 위한 도면. 8A and 8B are diagrams for explaining a high data holding operation of a nonvolatile ferroelectric memory device according to the present invention;
도 9a 및 도 9b는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 로우 데이터 라이트 동작을 설명하기 위한 도면. 9A and 9B illustrate a low data write operation of a nonvolatile ferroelectric memory device according to the present invention.
도 10a 및 도 10b는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 데이터 리드 동작을 설명하기 위한 도면. 10A and 10B illustrate a data read operation of a nonvolatile ferroelectric memory device according to the present invention.
도 11a 및 도 11b는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 모드에서의 비트라인 전류를 나타낸 그래프. 11A and 11B are graphs showing bit line currents in a read mode of a nonvolatile ferroelectric memory device according to the present invention.
도 12는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 셀 어레이를 나타낸 도면. 12 illustrates a cell array of a nonvolatile ferroelectric memory device according to the present invention.
도 13은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 셀 어레이 레이아웃도. 13 is a cell array layout diagram of a nonvolatile ferroelectric memory device in accordance with the present invention.
도 14는 본 발명에 따른 불휘발성 강유전체 메모리 장치에서 센스앰프, 라이트 드라이버 및 레지스터의 배치 구조를 나타낸 도면. FIG. 14 is a view showing a layout structure of a sense amplifier, a write driver, and a register in a nonvolatile ferroelectric memory device according to the present invention; FIG.
도 15는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 전체 구성도. 15 is an overall configuration diagram of a nonvolatile ferroelectric memory device according to the present invention.
도 16은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 동작 타이밍도. 16 is a timing diagram of a read operation of a nonvolatile ferroelectric memory device according to the present invention;
도 17은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작 타이밍도. 17 is a timing diagram of a write operation of a nonvolatile ferroelectric memory device according to the present invention;
도 18은 도 15의 로오 어드레스 레지스터에 관한 상세 구성도. 18 is a detailed configuration diagram illustrating the row address register of FIG. 15;
도 19는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리프레쉬 방법에 관한 동작 타이밍도. 19 is a timing diagram of an operation of a refresh method of a nonvolatile ferroelectric memory device according to the present invention;
도 20 및 도 21은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리프레쉬 방법을 설명하기 위한 플로우 챠트. 20 and 21 are flowcharts illustrating a refresh method of a nonvolatile ferroelectric memory device according to the present invention;
도 22는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리프레쉬 방법을 설명하기 위한 도면. 22 is a view for explaining a refreshing method of a nonvolatile ferroelectric memory device according to the present invention;
도 23은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리프레쉬 방법에서 타이머 제어 동작을 설명하기 위한 도면. FIG. 23 is a view for explaining a timer control operation in a refresh method of a nonvolatile ferroelectric memory device according to the present invention; FIG.
도 24는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 데이터 유지 특성을 설명하기 위한 그래프. 24 is a graph for explaining data retention characteristics of a nonvolatile ferroelectric memory device according to the present invention;
본 발명은 불휘발성 강유전체 메모리 장치 및 그 리프레쉬 방법에 관한 것으로서, 불휘발성 특성을 갖는 1T-FET 형(One Transistor-Field Effect Transistor Type) 강유전체 메모리 장치에서 데이터 유지(Retention) 특성을 향상시킬 수 있도록 하는 기술이다. BACKGROUND OF THE
일반적으로 디램(DRAM)은 휘발성 메모리로서 데이터를 저장하기 위해서는 전력 공급이 지속 되어야 한다. 전력이 순간적으로 끊어지게 되면 램(RAM)이 지니고 있던 데이터가 손실될 수 있다. 이는 디램의 메모리 셀이 충전된 전력을 보관하는 작은 충전자 중심으로 설계되었기 때문이다. 이 충전자들은 매우 작은 충전지와 같은 것으로 계속 재충전이 되지 않으며 미리 충전된 전력마저도 잃게 된다. In general, DRAM is a volatile memory, and power supply is required to store data. If power is lost momentarily, data held in RAM can be lost. This is because DRAM memory cells are designed around small chargers that hold the charged power. These chargers are like very small rechargeable batteries that don't continue to be recharged and lose precharged power.
리프레쉬(Refresh) 동작이란, 바로 이러한 메모리 칩 안에 있는 메모리 셀의 재충전 과정을 말하는 것으로, 한 번의 리프레쉬 사이클마다 한 열의 메모리 셀이 충전될 수가 있다. 이러한 리프레쉬 동작은 시스템의 메모리 제어에 의해 이루어지나 몇몇 칩들은 자가 리프레쉬 동작을 할 수 있도록 설계되어 있다. A refresh operation refers to a process of recharging a memory cell in such a memory chip, and a row of memory cells may be charged in one refresh cycle. This refresh operation is performed by the memory control of the system, but some chips are designed to perform a self refresh operation.
예를 들어, 디램 칩의 경우 자가 리프레쉬 회로를 가지고 있어 CPU(Central Processing Unit)나 외부 리프레쉬 회로의 개입 없이 자생적으로 리프레쉬를 할 수 있도록 하는 기술이 개시된 바 있다. 이러한 자가 리프레쉬 방식은 전력 소모를 현저히 줄여주어 휴대용 컴퓨터에 자주 쓰이게 된다. For example, a DRAM chip has a self-refreshing circuit, and thus a technology for autonomous refreshing without intervention of a central processing unit (CPU) or an external refresh circuit has been disclosed. This self-refreshing method significantly reduces power consumption and is often used in portable computers.
이러한 종래의 디램은 휘발성이면서 리프레쉬 주기가 짧기 때문에 리프레쉬 동작을 자주 수행하게 된다. 이에 따라, 리프레쉬 동작으로 인한 전력 소모가 크고 동작 성능이 저하된다. Since the conventional DRAM is volatile and has a short refresh period, the refresh operation is frequently performed. Accordingly, power consumption due to the refresh operation is large and operation performance is lowered.
한편, 일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다. On the other hand, nonvolatile ferroelectric memory, that is, FeRAM (Ferroelectric Random Access Memory) has a data processing speed as much as DRAM (DRAM) and is a next-generation memory device because of the characteristic that data is preserved even when the power is turned off. It is attracting attention.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다. The FeRAM is a memory device having a structure similar to that of a DRAM, and uses a ferroelectric material as a capacitor material, and uses a high residual polarization characteristic of the ferroelectric material. Due to this residual polarization characteristic, data is not erased even when the electric field is removed.
상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 대한민국 특허 출원 제 2001-57275호에 개시된 바 있다. 따라서, FeRAM에 관한 기본적인 구성 및 그 동작에 관한 자세한 설명은 생략하기로 한다. Description of the above-described FeRAM has been disclosed in Korean Patent Application No. 2001-57275 filed by the same inventor as the present invention. Therefore, a detailed description of the basic configuration of the FeRAM and its operation will be omitted.
이러한 종래의 불휘발성 강유전체 메모리 장치의 1T1C(1-Transistor 1-Capacitor) 형 단위 셀은, 워드라인의 상태에 따라 스위칭 동작하여 비트라인과 불휘발성 강유전체 커패시터를 연결시키는 하나의 스위칭 소자와, 스위칭 소자의 일단과 플레이트 라인 사이에 연결된 하나의 불휘발성 강유전체 캐패시터를 구비하여 이루어진다.The 1T1C (1-Transistor 1-Capacitor) unit cell of the conventional nonvolatile ferroelectric memory device includes a switching element for switching a bit line and a nonvolatile ferroelectric capacitor by switching according to a state of a word line, and a switching element. And a nonvolatile ferroelectric capacitor connected between one end of the plate line and the plate line.
여기서, 종래의 불휘발성 강유전체 메모리 장치의 스위칭 소자는 게이트 제어 신호에 의해 스위칭 동작이 제어되는 NMOS트랜지스터를 주로 사용한다.Here, the switching element of the conventional nonvolatile ferroelectric memory device mainly uses an NMOS transistor whose switching operation is controlled by a gate control signal.
본 발명은 불휘발성 특성을 갖는 강유전체 메모리 장치에서 전원의 오프시 데이터를 그대로 보존할 수 있음과 동시에 특정 주기로 리프레쉬를 수행하여 열화된 셀 데이터를 복구함으로써 데이터 유지(Retention) 특성을 향상시킬 수 있도록 하는데 그 목적이 있다. In the present invention, the ferroelectric memory device having a nonvolatile characteristic can preserve data when power is turned off, and at the same time, refresh the data at a specific cycle to restore deteriorated cell data, thereby improving data retention characteristics. The purpose is.
또한, 본 발명은 전원의 오프시 비휘발성 레지스터에 저장된 파라미터 정보에 따라 리프레쉬 동작을 수행함으로써 전원의 오프시에도 리프레쉬 정보를 유지할 수 있도록 하는데 그 목적이 있다. In addition, an object of the present invention is to maintain the refresh information even when the power supply is off by performing the refresh operation according to the parameter information stored in the nonvolatile register when the power supply is off.
또한, 본 발명은 디램과는 달리 불휘발성 특성을 가지므로 전원의 온/오프 시간을 합하여 전체 데이터 유지 시간으로 설정하게 되어 리프레쉬 동작을 자주 수행하지 않도록 함으로써 전력 소모를 감소시키고 동작성능을 향상시킬 수 있도록 하는데 그 목적이 있다. In addition, since the present invention has a nonvolatile characteristic unlike a DRAM, the on / off time of the power supply is set as the total data holding time, thereby reducing the power consumption and improving the operation performance by not frequently performing the refresh operation. The purpose is to make it.
상기한 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리 장치는, 데이터의 리드/라이트가 이루어지는 불휘발성 메모리 셀을 포함하여 구성된 불휘발성 강유전체 메모리 장치에 있어서, 메모리 셀의 정보를 저장하는 레지스터; 및 메모리 셀에 저장된 데이터의 유지 특성을 개선하기 위해 레지스터에 저장된 정보를 이용하여 특정 리프레쉬 주기로 리프레쉬 동작을 수행하는 리프레쉬 제어 수단을 포함하는 것을 특징으로 한다. According to an aspect of the present invention, there is provided a nonvolatile ferroelectric memory device, comprising: a nonvolatile ferroelectric memory device including a nonvolatile memory cell in which data is read / written, the register storing a memory cell information; And refresh control means for performing a refresh operation at a specific refresh cycle by using the information stored in the register to improve the retention characteristic of the data stored in the memory cell.
그리고, 본 발명은 플로팅 채널층과, 플로팅 채널층의 양단에 형성된 드레인/소스영역을 포함하는 SOI 구조의 기판; 플로팅 채널층의 상부에 형성된 강유전체층; 강유전체층의 상부에 형성된 워드라인을 포함하고, 강유전체층의 극성 상태에 따라 플로팅 채널층의 채널영역에 서로 다른 채널 저항을 유도하여 데이터를 리드/라이트 제어하는 메모리 셀; 및 메모리 셀에 저장된 데이터의 유지 특성을 개선하기 위해 특정 리프레쉬 주기로 리프레쉬 동작을 수행하는 리프레쉬 제어 수단을 포함하는 것을 특징으로 한다. In addition, the present invention provides a substrate having an SOI structure including a floating channel layer and drain / source regions formed at both ends of the floating channel layer; A ferroelectric layer formed on the floating channel layer; A memory cell including a word line formed on an upper portion of the ferroelectric layer, the memory cell inducing different channel resistances in the channel region of the floating channel layer according to the polarity of the ferroelectric layer to read / write data; And refresh control means for performing a refresh operation at a specific refresh cycle in order to improve the retention characteristic of the data stored in the memory cell.
그리고, 본 발명은 데이터의 리드/라이트가 이루어지는 불휘발성 메모리 셀을 포함하여 구성된 셀 어레이; 리프레쉬 제어신호에 따라 메모리 셀에 저장된 데이터의 유지 특성을 개선하기 위해 특정 리프레쉬 주기로 리프레쉬 동작을 제어하고, 리프레쉬 동작을 위한 카운트 어드레스를 출력하는 리프레쉬 제어 수단; 라스신호 및 리프레쉬 제어 수단의 출력에 따라 입력되는 로오 어드레스를 래치하고 디코딩하여 셀 어레이에 출력하고, 리프레쉬 동작시 카운트 어드레스를 선택하여 셀 어레이에 출력하는 로오 어드레스 제어수단; 카스신호에 따라 입력되는 컬럼 어드 레스를 래치하고 디코딩하는 컬럼 어드레스 제어수단; 및 출력인에이블 신호 및 리드/라이트 명령에 따라 셀 어레이의 리드/라이트 동작을 제어하는 입/출력 로직을 포함하는 것을 특징으로 한다. In addition, the present invention provides a cell array including a nonvolatile memory cell in which data read / write is performed; Refresh control means for controlling a refresh operation at a specific refresh cycle and outputting a count address for the refresh operation in order to improve a retention characteristic of data stored in the memory cell according to the refresh control signal; A row address control means for latching, decoding and outputting a row address input to the cell array according to the output of the refresh signal and the refresh control means, and selecting and outputting a count address to the cell array during the refresh operation; Column address control means for latching and decoding the column address input according to the CAS signal; And input / output logic for controlling the read / write operation of the cell array according to the output enable signal and the read / write command.
또한, 본 발명은 데이터의 리드/라이트가 이루어지는 불휘발성 메모리 셀을 포함하여 구성된 셀 어레이; 리프레쉬 동작을 제어하기 위한 각종 파라미터 정보를 비휘발성으로 저장하며 리프레쉬 동작시 리프레쉬 제어신호를 출력하는 리프레쉬 레지스터; 라스신호와, 카스신호 및 리프레쉬 제어신호의 입력에 응답하여 리프레쉬 신호를 활성화하는 리프레쉬 제어부; 리프레쉬 신호에 응답하여 카운트 어드레스를 발생하는 리프레쉬 카운터; 및 카운트 어드레스에 대응하여 레지스터에 저장된 데이터를 메모리 셀로 라이트하는 컬럼 타이밍 로직을 포함하는 것을 특징으로 한다. In addition, the present invention provides a cell array including a nonvolatile memory cell in which data read / write is performed; A refresh register which stores various parameter information for controlling the refresh operation in a nonvolatile manner and outputs a refresh control signal during the refresh operation; A refresh controller for activating the refresh signal in response to input of the erase signal, the cas signal, and the refresh control signal; A refresh counter for generating a count address in response to the refresh signal; And column timing logic for writing the data stored in the register to the memory cell in correspondence with the count address.
또한, 본 발명의 불휘발성 강유전체 메모리 장치의 리프레쉬 방법은, 불휘발성 특성을 가지는 1T-FET 형 셀 구조의 메모리 셀에 데이터를 리드/라이트하는 단계; 및 메모리 셀에 저장된 데이터의 유지 특성을 개선하기 위해 특정 리프레쉬 주기로 메모리 셀의 데이터를 리프레쉬 하는 단계를 포함하는 것을 특징으로 한다. In addition, the refresh method of the nonvolatile ferroelectric memory device of the present invention comprises the steps of: reading and writing data to a memory cell of a 1T-FET type cell structure having a nonvolatile characteristic; And refreshing the data of the memory cells at specific refresh cycles to improve the retention characteristics of the data stored in the memory cells.
또한, 본 발명은 라스신호의 입력을 감지하는 단계; 카스신호의 입력을 감지하는 단계; 라스신호와 카스신호의 입력에 응답하여 리프레쉬 신호를 활성화하는 단계; 리프레쉬 신호에 응답하여 카운트 어드레스를 발생하는 단계; 및 카운트 어드레스에 대응하여 레지스터에 저장된 데이터를 메모리 셀로 라이트하는 단계를 포함하는 것을 특징으로 한다. In addition, the present invention comprises the steps of sensing the input of the ras signal; Detecting an input of a cas signal; Activating the refresh signal in response to input of the las signal and the cas signal; Generating a count address in response to the refresh signal; And writing the data stored in the register to the memory cell in correspondence to the count address.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 1은 불휘발성 강유전체 메모리 장치의 셀 단면도이다. 1 is a cross-sectional view of a cell of a nonvolatile ferroelectric memory device.
1-T(One-Transistor) FET(Field Effect Transistor)형 셀은 P형영역 기판(1) 상에 P형 채널영역과, N형 드레인영역(2) 및 N형 소스영역(3)이 형성된다. 그리고, 채널 영역의 상부에 강유전체층(Ferroelectric layer;4)이 형성되고, 강유전체층(4)의 상부에 워드라인(5)이 형성된다. In a 1-T (FET) field effect transistor (FET) type cell, a P-type channel region, an N-
이러한 구성을 갖는 불휘발성 강유전체 메모리 장치는 강유전체층(4)의 분극(Polarization) 극성 상태에 따라 메모리 셀의 채널 저항이 달리지는 특성을 이용하여 데이터를 리드/라이트 한다. A nonvolatile ferroelectric memory device having such a configuration reads / writes data using a characteristic in which channel resistance of a memory cell varies depending on a polarization polarity state of the
즉, 강유전체층(4)의 극성이 채널에 양(+)의 전하를 유도할 경우 메모리 셀은 고저항 채널 상태가 되어 오프된다. 반대로, 강유전체층(4)의 극성이 채널에 음(-)의 전하를 유도할 경우 메모리 셀은 저저항 채널 상태가 되어 턴온된다. 이와 같이, 종래의 불휘발성 강유전체 메모리 장치는 강유전체층(4)의 분극 극성 종류를 선택하여 셀에 데이터를 라이트 함으로써 비휘발성 메모리 셀이 된다. That is, when the polarity of the
하지만, 이러한 종래의 1T-FET 형 강유전체 메모리 장치의 메모리 셀은 불휘발성 특성을 갖지만, 실제 상황에서 시간이 지남에 따라 셀 데이터의 열화 조건이 발생하게 되어 데이터 유지(Retention) 수명에 한계가 있다. 이에 따라, 데이터 유지 특성이 저하되어 오랜 시간 동안 영구적으로 비휘발성 셀 저장 특성을 최상으로 유지하는 것이 어렵다. However, the memory cell of such a conventional 1T-FET ferroelectric memory device has a nonvolatile characteristic, but in actual circumstances, as time passes, deterioration conditions of the cell data may occur, thereby limiting the data retention life. Accordingly, data retention characteristics are degraded, making it difficult to permanently maintain the best nonvolatile cell storage characteristics for a long time.
도 2는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 단위 셀 단면도이다. 2 is a cross-sectional view of a unit cell of a nonvolatile ferroelectric memory device according to the present invention.
먼저, 최하부층에 기판(10)이 형성되고, 기판(10)의 상부에 절연층(11)이 형성된다. 여기서, 기판(10)은 P-타입 실리콘 기판일 수도 있고, N-타입 실리콘 기판으로 이루어질 수도 있다. 그리고, 절연층(11)은 옥사이드(Oxide) 층으로 형성되는 것이 바람직하다. First, the
이어서, 절연층(11)의 상부에 플로팅 채널층(Float Channel Layer;12)이 형성된다. 그리고, 플로팅 채널층(12)의 양단에 드레인영역(13)과 소스영역(14)이 형성된다. 이후에, 플로팅 채널층(12)의 채널영역 상부에는 강유전체층(Ferroelectric layer;15)이 형성되고, 강유전체층(15)의 상부에는 워드라인(16)이 형성된다. Subsequently, a floating
여기서, 플로팅 채널층(12)의 드레인영역(13)과 소스영역(14)은 N형으로 이루어지고, 채널 영역(12)은 P형으로 이루어져 플로팅 상태가 되는 것이 바람직하다. 반대로, 플로팅 채널층(12)의 드레인영역(13)과 소스영역(14)은 P형으로 이루어지고, 채널 영역(12)은 N형으로 이루어질 수도 있다. 그리고, 플로팅 채널층(12)의 반도체는 탄소 나노 튜브(Carbon Nano Tube), 실리콘 또는 Ge(게르마늄) 등의 재료가 이용될 수 있다. Here, the
이러한 본 발명은 기판(10)과, 절연층(11), 및 드레인영역(13)/소스영역(14)를 포함하는 플로팅 채널층(12)이 SOI(Silicon On Insulator) 구조를 이룬다. 이에 따라, 본 발명은 SOI 구조의 실리콘 반도체 기판의 상부에 플로팅 채널 형태의 1T FET 형 강유전체 메모리 셀을 구성하도록 한다. In the present invention, the floating
이러한 구성을 갖는 본 발명은 강유전체층(15)의 분극(Polarization) 극성 상태에 따라 플로팅 채널층(12)의 채널 저항이 달리지는 특성을 이용하여 데이타를 리드/라이트 한다. The present invention having such a configuration reads and writes data using the characteristic that the channel resistance of the floating
즉, 플로팅 채널층(12)의 드레인영역(13)과 소스영역(14)은 N형으로 이루어지고, 채널 영역(12)은 P형으로 이루어진다고 가정한다. 그러면, 강유전체층(15)의 극성이 채널영역(12)에 양(+)의 전하를 유도할 경우 메모리 셀은 고저항 상태가 되어 채널이 오프된다. 반대로, 강유전체층(15)의 극성이 채널영역(12)에 음(-)의 전하를 유도할 경우 메모리 셀은 저저항 상태가 되어 채널이 턴온된다. 이와 같이, 본 발명은 강유전체층(15)의 분극 극성 종류를 선택하여 셀에 데이터를 라이트 함으로써 비휘발성 메모리 셀이 된다. That is, it is assumed that the
도 3은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 다른 실시예에 따른 셀 단면도이다. 3 is a cross-sectional view of a cell according to another embodiment of a nonvolatile ferroelectric memory device according to the present invention.
먼저, 최하부층에 기판(20)이 형성되고, 기판(20)의 상부에 절연층(21)이 형성된다. 여기서, 절연층(21)은 옥사이드(Oxide) 층으로 형성되는 것이 바람직하다. 이어서, 절연층(21)의 상부에 플로팅 채널층(Float Channel Layer;22)이 형성된다. 그리고, 플로팅 채널층(22)의 양단에 드레인영역(23)과 소스영역(24)이 형성된다. 이후에, 플로팅 채널층(22)의 채널영역 상부에는 버퍼(Buffer) 절연층(25)이 형성된다. 그리고, 버퍼 절연층(25)의 상부에 강유전체층(Ferroelectric layer;26)이 형성되고, 강유전체층(26)의 상부에는 워드라인(27)이 형성된다. First, the
이러한 본 발명은 기판(20)과, 절연층(21), 및 드레인영역(23)/소스영역(24)을 포함하는 플로팅 채널층(22)이 SOI(Silicon On Insulator) 구조를 이룬다. 그리고, 버퍼 절연층(25)은 플로팅 채널층(22)과 강유전체층(26) 사이의 공정적 및 재료적인 차이점을 극복하기 위해 형성된다. In the present invention, the floating
도 4는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 또 다른 실시예에 따른 셀 단면도이다. 4 is a cross-sectional view of a cell according to still another embodiment of a nonvolatile ferroelectric memory device according to the present invention.
먼저, 최하부층에 기판(30)이 형성되고, 기판(30)의 상부에 절연층(31)이 형성된다. 여기서, 절연층(31)은 옥사이드(Oxide) 층으로 형성되는 것이 바람직하다. 이어서, 절연층(31)의 상부에 플로팅 채널층(Float Channel Layer;32)이 형성된다. 그리고, 플로팅 채널층(32)의 양단에 드레인영역(33)과 소스영역(34)이 형성된다. First, the
이후에, 플로팅 채널층(32)의 채널영역 상부에는 버퍼(Buffer) 절연층(35)이 형성된다. 그리고, 버퍼 절연층(35)의 상부에 플로팅 도전층(36)이 형성되고, 플로팅 도전층(36)의 상부에 강유전체층(Ferroelectric layer;37)이 형성된다. 또한, 강유전체층(37)의 상부에는 워드라인(27)이 형성된다. Thereafter, a
이러한 본 발명은 기판(30)과, 절연층(31), 및 드레인영역(33)/소스영역(34)을 포함하는 플로팅 채널층(32)이 SOI(Silicon On Insulator) 구조를 이룬다. 그리고, 버퍼 절연층(35)은 플로팅 채널층(32)과 플로팅 도전층(36) 사이의 전기적 절연을 위해 형성된다. 또한, 플로팅 도전층(36)은 강유전체층(37)의 분극 전하를 보호하여 데이터 유지(Retention) 특성을 향상시키기 위해 형성된다. In the present invention, the floating
도 5는 본 발명에 따른 1T-FET(One-Transistor Field Effect Transistor) 형불휘발성 강유전체 메모리 장치의 단위 셀 C에 관한 회로적 심볼(Symbol) 구조이다. 여기서, 단위 셀 C의 드레인 단자는 비트라인 BL에 연결되고, 소스 단자는 센싱라인 SL에 연결되며, 게이트 단자가 워드라인 WL에 연결된 구조를 갖는다. FIG. 5 is a schematic symbol structure of a unit cell C of a 1T-FET (One-Transistor Field Effect Transistor) type nonvolatile ferroelectric memory device according to the present invention. Here, the drain terminal of the unit cell C is connected to the bit line BL, the source terminal is connected to the sensing line SL, and the gate terminal is connected to the word line WL.
본 발명의 실시예에서는 메모리 셀의 구조를 1T-FET로 설명하였지만, 본 발명은 이에 한정되는 것이 하나의 트랜지스터와 하나의 강유전체 커패시터 소자를 갖는 1T1C 구조의 셀로 이루어질 수도 있다. In the embodiment of the present invention, the structure of the memory cell is described as a 1T-FET. However, the present invention is limited to the cell having a 1T1C structure having one transistor and one ferroelectric capacitor element.
도 6은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 사이클 동작 타이밍도이다. 6 is a timing diagram of a write cycle operation of a nonvolatile ferroelectric memory device according to the present invention.
먼저, t0 구간에서는 선택된 로오 어드레스의 모든 셀들에 대해 셀 데이터를 리드하여 증폭한 후 후술하는 레지스터에 저장한다. 즉, t1 구간에서 모든 메모리 셀에 데이터 "1"을 쓰기 때문에 기존의 메모리 셀에 저장된 데이터가 어떤 데이터인지 알지 못한다. 따라서, 기존의 메모리 셀에 저장된 데이터를 알기 위해 메모리 셀에 데이터 "1"이 써지기 이전에 이를 레지스터에 저장하게 된다. First, in the t0 section, cell data is read and amplified for all cells of the selected row address and stored in a register to be described later. That is, since data "1" is written to all memory cells in the t1 section, it is not known what data is stored in the existing memory cells. Thus, in order to know the data stored in the existing memory cell, the data is stored in the register before the data "1" is written to the memory cell.
이후에, t1 구간에서는 선택된 로오 어드레스의 모든 셀들에 데이터 "1"을 라이트한다. 또한, t1 구간에서는 레지스터에 저장된 데이터를 메모리 셀에 다시 라이트하여 복구하고, 새롭게 라이트할 셀들은 새로운 외부의 데이터로 라이트를 수행하게 된다. 이때, 데이터 "1"의 라이트 동작은 이미 수행되었으므로 라이트 "1" 유지 모드가 되며, 데이터 "0"에 대해서는 새로운 데이터를 라이트하게 된다.Thereafter, in the period t1, data “1” is written to all cells of the selected row address. In the t1 section, the data stored in the register is rewritten to the memory cell to recover the data, and the new cells to be written are written with new external data. At this time, since the write operation of the data "1" has already been performed, the data enters the write "1" holding mode, and writes new data for the data "0".
도 7a 및 도 7b는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 하이 데 이터 라이트 동작을 설명하기 위한 도면이다. 7A and 7B are diagrams for describing a high data write operation of a nonvolatile ferroelectric memory device according to the present invention.
먼저, 데이타 "1"의 라이트 동작 모드시 기판(10)에 그라운드 전압 <GND>을 인가하고, 비트라인 BL과 센싱라인 SL에 그라운드 전압 <GND>을 인가한다. 이 상태에서 워드라인 WL의 전압 레벨을 그라운드 전압 <GND>에서 음의 전압 <-V>으로 천이시킨다. First, the ground voltage <GND> is applied to the
이러한 경우 워드라인 WL은 음의 극성이 되고 플로팅 채널층(12)은 양의 극성이 된다. 즉, 강유전체층(15)의 극성에 따라 플로팅 채널층(12)의 채널 영역에 양의 전하가 유도되어 메모리 셀은 고저항 상태가 된다. 이때, 플로팅 채널층(12)의 채널영역에 양의 전하가 유도되고, 드레인영역(13)과 소스영역(14)은 그라운드 상태이기 때문에 플로팅 채널층(12)의 채널영역은 오프 상태를 유지한다. 이에 따라, 라이트 동작 모드시 메모리 모든 셀에 데이타 "1"을 라이트할 수 있게 된다.In this case, the word line WL becomes negative polarity and the floating
도 8a 및 도 8b는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 하이 데이터 유지(Preserve) 동작을 설명하기 위한 도면이다. 8A and 8B are diagrams for describing a high data preserve operation of a nonvolatile ferroelectric memory device according to the present invention.
먼저, 메모리 셀에 데이터 "1"이 저장된 상태에서 데이타 "1"의 유지 동작 모드시 기판(10)에 그라운드 전압 <GND>을 인가하고, 비트라인 BL에 전원전압 <VDD>을 인가하며, 센싱라인 SL에 1/2 전원전압 <1/2×VDD>을 인가한다. 이 상태에서 워드라인 WL의 전압 레벨을 그라운드 전압 <GND>에서 전원전압 <VDD>으로 천이시킨다. First, the ground voltage <GND> is applied to the
이러한 경우 워드라인 WL과 플로팅 채널층(12)은 모두 양의 극성이 되어 채널영역이 오프 상태가 된다. 이에 따라, 플로팅 상태에 있는 채널영역의 양의 전 압과 워드라인(16)의 전원전압 <VDD> 사이에 전압차가 발생하지 않게 된다.In this case, the word line WL and the floating
즉, 강유전체층(15)의 극성에 따라 플로팅 채널층(12)의 채널 영역에 양의 전하가 유도되어 메모리 셀은 고저항 상태를 유지하게 된다. 이에 따라, 강유전체층(15)의 극성 변화가 발생하지 않고 이전 극성 상태를 유지함으로써 메모리의 모든 셀에 저장된 데이터 "1"을 유지할 수 있게 된다.That is, the positive charge is induced in the channel region of the floating
도 9a 및 도 9b는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 로우 데이터 라이트 동작을 설명하기 위한 도면이다. 9A and 9B illustrate a low data write operation of a nonvolatile ferroelectric memory device according to the present invention.
먼저, 데이타 "0"의 라이트 동작 모드시 기판(10)에 그라운드 전압 <GND>을 인가하고, 비트라인 BL에 그라운드 전압 <GND>을 인가하며, 센싱라인 SL에 1/2 전원전압 <1/2×VDD>을 인가한다. 이 상태에서 워드라인 WL의 전압 레벨을 그라운드 전압 <GND>에서 전원전압 <VDD>으로 천이시킨다. First, the ground voltage <GND> is applied to the
이러한 경우 워드라인 WL은 양의 극성이 되고, 플로팅 채널층(12)은 음의 극성이 된다. 즉, 강유전체층(15)의 극성에 따라 플로팅 채널층(12)의 채널 영역에 음의 전하가 유도되어 메모리 셀은 저저항 상태가 된다. 이에 따라, 플로팅 채널층(12)의 채널 영역이 턴온 상태가 되어 모든 메모리 셀에 데이터 "0"을 라이트할 수 있게 된다. In this case, the word line WL becomes positive polarity and the floating
도 10a 및 도 10b는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 데이터 리드 동작을 설명하기 위한 도면이다. 10A and 10B are diagrams for describing a data read operation of a nonvolatile ferroelectric memory device according to the present invention.
먼저, 데이터의 리드 동작 모드시 기판(10)에 그라운드 전압 <GND>을 인가하고, 비트라인 BL에 비트라인 리드전압 <Vblread>을 인가하며, 센싱라인 SL에 그라 운드 전압 <GND>을 인가한다. 이 상태에서 워드라인 WL의 전압 레벨을 그라운드 전압 <GND>에서 워드라인 리드전압 <Vwlread>으로 천이시킨다. 이에 따라, 강유전체층(15)의 극성에 따라 비트라인 BL에 흐르는 전류가 달라지게 되어 데이터를 리드할 수 있게 된다. First, the ground voltage <GND> is applied to the
즉, 플로팅 채널영역(12)의 채널영역에 양의 전하가 유도되고, 드레인영역(13)에 비트라인 리드전압 <Vblread>이 인가되며, 소스영역(14)은 그라운드 상태일 경우 플로팅 채널층(12)의 채널영역은 오프 상태를 유지한다. 이러한 경우 드레인영역(13)과 소스영역(14) 사이에 약간의 전압차를 주어도 채널영역이 오프된 상태이므로 적은 전류가 흐르게 된다. 이에 따라, 리드 동작 모드시 메모리 셀에 저장된 데이타 "1"을 리드할 수 있게 된다. That is, when positive charge is induced in the channel region of the floating
반면에, 플로팅 채널영역(12)의 채널영역에 음의 전하가 유도되고, 드레인 영역(13)에 비트라인 리드전압 <Vblread>이 인가되며, 소스영역(14)은 그라운드 상태일 경우 플로팅 채널층(12)의 채널영역은 오프 상태를 유지한다. 이러한 경우 드레인영역(13)과 소스영역(14) 사이에 약간의 전압차를 주어도 채널 영역이 턴온된 상태이므로 많은 전류가 흐르게 된다. 이에 따라, 리드 동작 모드시 메모리 셀에 저장된 데이타 "0"을 리드할 수 있게 된다. On the other hand, when a negative charge is induced in the channel region of the floating
도 11a 및 도 11b는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 모드에서의 비트라인 BL 전류를 나타낸 그래프이다. 11A and 11B are graphs illustrating a bit line BL current in a read mode of a nonvolatile ferroelectric memory device according to the present invention.
도 11a에서와 같이, 플로팅 채널층(12)의 채널영역이 온/오프가 되는 상태에서의 전압 값을 워드라인 리드전압 <Vwlread>으로 설정하는 것이 바람직하다. 즉, 워드라인 리드전압 <Vwlread>은 채널영역이 온 상태일 경우 가장 많은 비트라인 BL 전류가 흐르게 되고, 채널영역이 오프 상태일 경우 가장 적은 비트라인 BL 전류가 흐르게 된다. As shown in FIG. 11A, it is preferable to set the voltage value in the state where the channel region of the floating
그리고, 도 11b에서와 같이, 동일한 워드라인 리드전압 <Vwlread>이 인가된 상태에서 비트라인 BL의 전압을 변경할 경우 메모리 셀에 저장된 셀 데이터의 값에 따라 서로 다른 비트라인 전류 값을 갖게 된다. 즉, 메모리 셀에 데이터 "0"이 저장된 경우 비트라인 BL 전압의 증가시 비트라인 BL 전류가 많이 흐르게 된다. 반면에, 메모리 셀에 데이터 "1"이 저장된 경우 비트라인 BL 전압의 증가에도 불구하고 비트라인 BL 전류는 변하지 않고 적게 흐르게 된다. As shown in FIG. 11B, when the voltage of the bit line BL is changed while the same word line read voltage <Vwlread> is applied, different bit line current values are obtained according to values of cell data stored in the memory cell. That is, when data "0" is stored in the memory cell, the bit line BL current flows a lot when the bit line BL voltage increases. On the other hand, when data " 1 " is stored in the memory cell, the bit line BL current does not change and flows less despite the increase in the bit line BL voltage.
도 12는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 셀 어레이를 나타낸 도면이다. 12 illustrates a cell array of a nonvolatile ferroelectric memory device according to the present invention.
본 발명의 셀 어레이는 복수개의 워드라인 WL과 복수개의 센싱라인 SL이 일정 간격을 두고 로오 방향으로 배열된다. 그리고, 복수개의 비트라인 BL은 복수개의 워드라인 WL 및 복수개의 센싱라인 SL과 교차되도록 컬럼 방향으로 배열된다. 또한, 복수개의 비트라인 BL과, 복수개의 워드라인 WL 및 복수개의 센싱라인 SL이 교차하는 영역에 복수개의 단위 셀 C이 형성된다. In the cell array of the present invention, a plurality of word lines WL and a plurality of sensing lines SL are arranged in a row direction at regular intervals. The plurality of bit lines BL are arranged in the column direction to intersect the plurality of word lines WL and the plurality of sensing lines SL. In addition, a plurality of unit cells C are formed in an area where a plurality of bit lines BL, a plurality of word lines WL, and a plurality of sensing lines SL intersect.
여기서, 인접한 두 개의 단위 셀 C1,C2은 소스 단자가 공통 연결되어 센싱라인 SL과 연결되고, 드레인 단자가 공통 연결되어 비트라인 BL과 연결된다. 그리고, 인접한 두 개의 단위 셀 C1,C2의 게이트 단자는 서로 다른 워드라인 WL<0>,WL<1>과 각각 연결된다. Here, two adjacent unit cells C1 and C2 are connected to the sensing line SL with their source terminals connected in common, and connected to the bit line BL with their drain terminals connected in common. The gate terminals of two adjacent unit cells C1 and C2 are connected to different word lines WL <0> and WL <1>, respectively.
도 13은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 셀 어레이 레이아웃도이다. 13 is a cell array layout diagram of a nonvolatile ferroelectric memory device according to the present invention.
도 13의 레이아웃도에서 보는 바와 같이, 본 발명의 셀 어레이는 하나의 액티브 영역 ACT 상에 복수개의 단위 셀 C이 형성된다. 그리고, 인접한 두 개의 단위 셀 C1,C2은 소스 단자가 공통 연결되어 센싱라인 콘택 SLC을 공유하고, 드레인 단자가 공통 연결되어 비트라인 콘택 BLC과 공유하는 구조로 형성된다. As shown in the layout diagram of FIG. 13, in the cell array of the present invention, a plurality of unit cells C are formed on one active region ACT. In addition, two adjacent unit cells C1 and C2 have a structure in which a source terminal is commonly connected to share a sensing line contact SLC, and a drain terminal is commonly connected to share a bit line contact BLC.
이러한 본 발명은 복수개의 단위 셀 C이 하나의 액티브 영역 ACT을 공유하여 메모리 셀이 빈틈없는 구조로 형성되기 때문에 메모리 셀의 레이아웃 면적을 줄일 수 있도록 한다. The present invention can reduce the layout area of a memory cell because a plurality of unit cells C share one active region ACT and thus a memory cell is formed in a seamless structure.
도 14는 본 발명에 따른 불휘발성 강유전체 메모리 장치에서 센스앰프(Sense Amplifier) S/A, 라이트 드라이버(Write Driver) W/D 및 레지스터(Register) REG의 배치 구조를 나타낸 도면이다. FIG. 14 illustrates a layout structure of a sense amplifier S / A, a write driver W / D, and a register REG in a nonvolatile ferroelectric memory device according to the present invention.
본 발명의 센스앰프 S/A는 셀 데이터를 감지 및 증폭하여 데이터 "1"과, 데이터 "0"을 구별하기 위한 구성으로, 각각의 비트라인 BL과 연결된다. 그리고, 라이트 드라이버 W/D는 메모리 셀에 데이터를 라이트할 경우 라이트 데이터에 따라 구동 전압을 생성하여 비트라인 BL에 공급하는 구성으로, 각각의 비트라인 BL과 연결된다. 또한, 레지스터 REG는 센스앰프 S/A의 데이터를 일시적으로 저장하기 위한 임시 기억 장치로, 각각의 비트라인 BL과 연결된다. The sense amplifier S / A of the present invention is configured to sense and amplify cell data to distinguish data "1" from data "0" and is connected to each bit line BL. The write driver W / D is configured to generate a driving voltage according to the write data and to supply the bit line BL when the data is written to the memory cell. The write driver W / D is connected to each bit line BL. In addition, the register REG is a temporary storage device for temporarily storing the data of the sense amplifier S / A and is connected to each bit line BL.
도 15는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 전체 구성도이다.15 is an overall configuration diagram of a nonvolatile ferroelectric memory device according to the present invention.
본 발명은 패드 어레이(100)와, 리프레쉬 제어수단(110)과, 로오 어드레스 레지스터(120)와, 로오 타이밍 로직(130)과, 로오 디코더(140)와, 셀 어레이(150)와, 리드/라이트 제어부(160)와, 컬럼 디코더(170)와, 컬럼 어드레스 레지스터(180)와, 컬럼 타이밍 로직(190)과, 리프레쉬 레지스터(200)와, 센스앰프, 레지스터 및 라이트 드라이버(210)와, 입/출력 로직(220)과, I/O 레지스터(230)와, I/O 버퍼(240) 및 I/O 핀들(250)을 포함한다. The present invention provides the
여기서, 리프레쉬 제어수단(110)은 리프레쉬 제어부(Refresh Controller;111)와, 리프레쉬 카운터(Refresh Counter;112)를 포함한다. 그리고, 본 발명의 셀 어레이(150)는 도 2 내지 도 4 실시예들에 따른 1T-FET 형 단위 셀들 중 하나의 구조를 복수개 포함하는 형태로 구성된다. Here, the refresh control means 110 includes a
패드 어레이(100)는 복수개의 패드 PAD를 포함하며, 하나의 패드를 통해 로오 어드레스와 컬럼 어드레스를 입력받아 시간차를 두고 출력한다. 그리고, 리프레쉬 제어부(111)는 라스신호 /RAS, 카스신호 /CAS, 리드/라이트 명령 R,/W 및 리프레쉬 제어신호 REF_CON에 따라 리프레쉬 동작을 제어하기 위한 리프레쉬 신호 REF와 리프레쉬 인에이블 신호 REF_EN를 출력한다. 리프레쉬 카운터(112)는 리프레쉬 제어부(111)로부터 인가되는 리프레쉬 신호 REF와 리프레쉬 레지스터(200)로부터 인가되는 리프레쉬 제어신호 REF_CON에 따라 리프레쉬 주기를 카운팅하여 카운트 어드레스 CA를 출력한다. The
그리고, 로오 어드레스 레지스터(120)는 패드 어레이부(100)로부터 인가되는 로오 어드레스를 입력받아 임시 저장한다. 그리고, 로오 어드레스 레지스터(120)는 로오 타이밍 로직(130)의 출력 및 리드/라이트 제어부(160)로부터 인가되는 리 드/라이트 제어신호 RWCON에 따라 활성화된 로오 어드레스 RADD를 로오 디코더(140)에 출력한다. 로오 타이밍 로직(130)은 라스신호 /RAS에 따라 로오 어드레스 레지스터(120)의 저장 동작 및 어드레스 출력 타이밍을 제어한다. 로오 디코더(140)는 로오 어드레스 레지스터(120)로부터 인가되는 활성화된 로오 어드레스 RADD를 디코딩하여 셀 어레이(150)에 출력한다. The
또한, 리드/라이트 제어부(160)는 라스신호 /RAS, 카스신호 /CAS, 리드/라이트 명령 R,/W에 따라 로오 어드레스 레지스터(120)에 리드/라이트 동작을 제어하기 위한 리드/라이트 제어신호 RWCON를 출력하고, 컬럼 디코더(170), 센스앰프, 레지스터 및 라이트 드라이버(210)의 동작을 제어한다. The read /
그리고, 컬럼 디코더(170)는 리드/라이트 제어부(160)의 제어에 따라 컬럼 어드레스 레지스터(180)로부터 인가되는 컬럼 어드레스를 디코딩하여 입/출력 로직(220)에 출력한다. 컬럼 어드레스 레지스터(180)는 패드 어레이(100)로부터 인가되는 컬럼 어드레스를 입력받아 임시 저장하고 컬럼 타이밍 로직(190)의 제어에 따라 이를 컬럼 디코더(170)에 출력한다. The
또한, 컬럼 타이밍 로직(190)은 카스신호 /CAS에 따라 컬럼 어드레스 레지스터(180)의 저장 동작 및 어드레스 출력 타이밍을 제어한다. 그리고, 레지스터(210)는 리프레쉬 신호 REF의 활성화시 컬럼 타이밍 로직(190)의 제어에 따라 리프레쉬 데이터를 메모리 셀에 제공하게 된다. In addition, the
리프레쉬 레지스터(200)는 리프레쉬와 관련된 파라미터(Parameter)를 저장하기 위한 비휘발성 레지스터이다. 이러한 리프레쉬 레지스터(200)는 리프레쉬 카운 트 정보와, 시스템 또는 내부 메모리의 파워-오프 시간에 관한 정보 및 기타 여러 가지 파라미터 정보를 저장하며, 리프레쉬 동작시 이러한 파라미터 정보에 근거하여 리프레쉬 제어신호 REF_CON를 출력한다. The
그리고, 센스앰프(S/A)는 셀 데이터를 감지 및 증폭하여 데이터 "1"과, 데이터 "0"을 구별하기 위한 구성이다. 그리고, 라이트 드라이버(W/D)는 메모리 셀에 데이터를 라이트할 경우 라이트 데이터에 따라 구동 전압을 생성하여 비트라인에 공급하기 위한 구성이다. 또한, 레지스터(REG)는 센스앰프(S/A)에서 센싱된 데이터를 일시적으로 저장하고, 라이트 동작시 메모리 셀에 데이터를 다시 재저장하게 된다. The sense amplifier S / A is configured to detect and amplify cell data to distinguish data "1" from data "0". When writing data to a memory cell, the write driver W / D generates a driving voltage according to the write data to supply the bit line to the bit line. In addition, the register REG temporarily stores the data sensed by the sense amplifier S / A, and re-stores the data in the memory cell during the write operation.
입/출력 로직(220)은 컬럼 디코더(170)의 출력과 리드/라이트 명령 R,/W에 따라 셀 어레이(150)에 저장된 데이터를 리드하거나, 셀 어레이(150)에 데이터를 저장한다. 여기서, 입/출력 로직(220)은 컬럼 선택신호(C/S)를 포함하는 것이 바람직하다. 그리고, 입/출력 로직(220)은 출력 인에이블 신호 /OE에 따라 셀 어레이(150)에 저장된 데이터를 데이터 I/O 레지스터(230)에 출력한다. The input /
I/O 버퍼(240)는 리프레쉬 레지스터(200)의 제어에 따라 I/O 레지스터(230)에 저장된 리드 데이터 또는 I/O 핀들(250)을 통해 인가된 라이트 데이터를 버퍼링한다. I/O 핀들(250)은 I/O 버퍼(240)로부터 인가된 데이터를 데이터 버스를 통해 시스템 컨트롤러(300)에 출력하거나, 시스템 컨트롤러(300)로부터 데이터 버스를 통해 인가된 데이터를 I/O 버퍼(240)에 출력한다. The I /
도 16은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 동작 타이밍 도이고, 도 17은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작 타이밍도이다. 16 is a timing diagram of the read operation of the nonvolatile ferroelectric memory device according to the present invention, and FIG. 17 is a timing diagram of the write operation of the nonvolatile ferroelectric memory device according to the present invention.
상술된 구성을 갖는 본 발명의 동작 과정을 도 16 및 도 17의 동작 타이밍도를 참조하여 설명하면 다음과 같다. An operation process of the present invention having the above-described configuration will now be described with reference to the operation timing diagrams of FIGS. 16 and 17.
먼저, 패드 어레이(100)는 복수개의 패드 PAD를 통해 로오 어드레스와 컬럼 어드레스를 입력받아 로오 어드레스 레지스터(120) 및 컬럼 어드레스 레지스터(180)에 각각 출력한다. 이후에, 로오 어드레스 레지스터(120) 및 컬럼 어드레스 레지스터(180)는 로오 타이밍 로직(130)과 컬럼 타이밍 로직(190)의 제어에 따라 타이밍 멀티플렉싱(Timing Multiplexing) 방법으로 일정 시간 차를 두고 로오 어드레스 및 컬럼 어드레스를 출력한다. First, the
이때, 도 16 및 도 17의 동작 타이밍도에서 보는 바와 같이, 로오 어드레스 레지스터(120)는 라스신호 /RAS에 동기하여 로오 어드레스를 임시 저장하고 활성화된 로오 어드레스 RADD를 로오 디코더(140)에 출력하게 된다. 이러한 로오 어드레스 RADD의 출력 동작시 컬럼 어드레스 레지스터(180)는 입력된 컬럼 어드레스를 임시 저장하게 된다. 16 and 17, the row address register 120 temporarily stores the row address in synchronization with the ras signal / RAS and outputs the activated row address RADD to the
반면에, 도 16 및 도 17의 동작 타이밍도에서 보는 바와 같이, 컬럼 어드레스 레지스터(180)는 카스신호 /CAS에 동기하여 컬럼 어드레스를 임시 저장하고 컬럼 디코더(170)에 출력하게 된다. 이러한 컬럼 어드레스의 출력 동작시 로오 어드레스 레지스터(120)는 입력된 로오 어드레스를 임시 저장하게 된다. 16 and 17, the column address register 180 temporarily stores the column address in synchronization with the cas signal / CAS and outputs the column address to the
이어서, 리드 동작 모드시 리드명령 R이 활성화된 상태에서 출력 인에이블 신호 /OE가 활성화되면 입/출력 로직(220)에 따라 셀 어레이(150)에 저장된 데이터가 I/O 레지스터(230)에 출력된다. 반면에, 라이트 동작 모드시 라이트 명령 /W이 활성화된 상태에서 출력 인에이블 신호 /OE가 비활성화되면 입/출력 로직(220)에 따라 셀 어레이(150)에 데이터를 저장하게 된다. Subsequently, when the output enable signal / OE is activated while the read command R is activated in the read operation mode, data stored in the
도 18은 도 15의 로오 어드레스 레지스터(120)에 관한 상세 구성도이다. 18 is a detailed configuration diagram illustrating the row address register 120 of FIG. 15.
로오 어드레스 레지스터(120)는 어드레스 버퍼 및 래치(121)와 선택부(122)를 포함한다. 여기서, 선택부는 멀티플렉서로 이루어지는 것이 바람직하다. The
어드레스 버퍼 및 래치(121)는 리드/라이트 제어부(160)로부터 인가되는 리드/라이트 제어신호 RWCON에 따라 패드 어레이(100)로부터 인가되는 로오 어드레스를 버퍼링하고 래치한다. 그리고, 선택부(122)는 리프레쉬 제어부(111)로부터 인가되는 리프레쉬 인에이블 신호 REF_EN의 활성화 상태에 따라 리프레쉬 카운터(112)로부터 인가되는 카운트 어드레스 CA 또는 어드레스 버퍼 및 래치(121)의 출력 중 어느 하나를 선택하여 활성화된 로오 어드레스 RADD를 로오 디코더(140)에 출력한다. The address buffer and the
즉, 로오 어드레스 레지스터(120)는 정상 동작시 패드 어레이(100)로부터 인가되는 로오 어드레스를 선택하여 로오 디코더(140)에 출력한다. 그리고, 리프레쉬 동작 모드시 리프레쉬 인에이블 신호 REF_EN가 활성화되면 리프레쉬 카운터(112)로부터 인가되는 카운트 어드레스 CA를 선택하여 로오 디코더(140)에 출력한다. That is, the
도 19는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리프레쉬 방법에 관한 동작 타이밍도이다. 19 is a timing diagram of an operation of a refresh method of a nonvolatile ferroelectric memory device according to the present invention.
리프레쉬 제어부(111)는 라스신호 /RAS, 카스신호 /CAS, 리드/라이트 명령 R,/W 및 리프레쉬 제어신호 REF_CON의 조합에 따라 리프레쉬 동작 명령이 인가되면 리프레쉬 동작을 수행하기 위한 리프레쉬 신호 REF를 리프레쉬 카운터(112)에 출력하고, 리프레쉬 인에이블 신호 REF_EN를 로오 어드레스 레지스터(120)에 출력한다. 또한, 리프레쉬 카운터(112)는 리프레쉬 제어부(111)로부터 인가되는 리프레쉬 신호 REF와 리프레쉬 제어신호 REF_CON에 따라 리프레쉬 주기를 카운팅하여 로오 어드레스 레지스터(120)에 카운트 어드레스 CA를 출력한다. The
리프레쉬 카운터(112)에서 출력된 카운트 어드레스 CA는 로오 어드레스 레지스터(120)에 저장된다. 이후에, 컬럼 타이밍 로직(190)은 카스신호 /CAS에 응답하여 컬럼 어드레스 레지스터(180)에 저장된 데이터를 컬럼 디코더(170)에 출력하게 된다. 그리고, 센스앰프 S/A가 활성화된 상태에서 입/출력 로직(220)을 통해 레지스터 REG에 저장된 리프레쉬 데이터를 셀 어레이(150)에 라이트하게 된다. The count address CA output from the
여기서, 리프레쉬 신호 REF는 라스신호 /RAS 및 카스신호 /CAS를 이용한 제어신호 일 수도 있다. 즉, 리프레쉬 신호 REF가 라스신호 /RAS 및 카스신호 /CAS를 이용한 제어신호일 경우 카스 비포 라스(/CBR;/CAS Before /RAS) 방식을 사용하여 리프레쉬 동작을 수행하게 된다. Here, the refresh signal REF may be a control signal using the ras signal / RAS and the cas signal / CAS. That is, when the refresh signal REF is a control signal using the ras signal / RAS and the cas signal / CAS, the refresh operation is performed by using a cas biphoras (/ CBR; / CAS Before / RAS) method.
예를 들어, 리드 또는 라이트 동작을 수행하는 정상동작 모드일 경우에는 라스신호 /RAS가 카스신호 /CAS 보다 먼저 활성화되어 로오 타이밍 로직(130) 및 컬럼 타이밍 로직(190)에 따라 정상 동작이 수행된다. 즉, (A)에서와 같이 라스신호 /RAS가 먼저 활성화되면 외부 로오 어드레스가 활성화되어 센스앰프 S/A가 활성화된다. 그 이후에, (B)에서와 같이 카스신호 /CAS가 활성화되면 외부 컬럼 어드레스가 활성화되어 된다. For example, in the normal operation mode for performing the read or write operation, the ras signal / RAS is activated before the cas signal / CAS and the normal operation is performed according to the
반면에, 리프레쉬 모드일 경우에는 리프레쉬 제어부(111)를 통해 카스신호 /CAS가 라스신호 /RAS 보다 먼저 천이(Transition) 되는 것을 감지하여 리프레쉬 신호 REF가 활성화된다. 즉, 리프레쉬 제어부(111)는 카스신호 /CAS가 라스신호 /RAS 보다 먼저 천이(Transition) 되는 것을 감지하면 리프레쉬 모드로 판단하여 리프레쉬 인에이블 신호 REF_EN를 활성화시킨다. On the other hand, in the refresh mode, the refresh signal REF is activated by detecting that the cas signal / CAS is transitioned before the lath signal / RAS through the
로오 어드레스 레지스터(120)는 리프레쉬 인에이블 신호 REF_EN가 활성화될 경우 정상 동작 모드의 경로가 차단된 상태에서 리프레쉬 카운터(112)에 따라 생성된 카운트 어드레스 CA에 따라 리프레쉬 동작을 수행하게 된다. 여기서, 카스신호 /CAS와 라스신호 /RAS가 동시에 천이되는 것을 감지하여 리프레쉬 신호 REF가 활성화될 수도 있다. When the refresh enable signal REF_EN is activated, the
본 발명에서는 카스 비포 라스(/CBR;/CAS Before /RAS) 방식을 이용한 리프레쉬 방식을 그 실시예로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, 셀프(Self) 리프레쉬, 오토(Auto) 리프레쉬 또는 클럭 등을 이용하여 유사하게 적용 가능한 여러 가지 방식을 통하여 리프레쉬 동작을 수행할 수도 있다. In the present invention, the refresh method using the cas biphoras (/ CBR; / CAS Before / RAS) method has been described as an embodiment, but the present invention is not limited to this, Self refresh, Auto refresh or The refresh operation may be performed through various methods similarly applicable using a clock or the like.
즉, 리프레쉬 모드에서는 리프레쉬 카운터(112)의 출력인 카운트 어드레스 CA에 따라 셀 어레이(150)의 워드라인 WL이 선택된다. 이에 따라, 셀 어레이(150)에서 1T 구조를 갖는 해당 셀의 데이터를 센싱하여 증폭한 후 센스앰프 레지스 터(REG)에 저장한다. 그리고, 새로운 데이터를 셀 어레이(150)에 라이트하거나 레지스터(REG)에 저장된 데이터를 셀 어레이(150)에 재저장하게 된다. That is, in the refresh mode, the word line WL of the
도 20 및 도 21은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리프레쉬 방법을 설명하기 위한 플로우 챠트이다. 20 and 21 are flowcharts illustrating a refreshing method of a nonvolatile ferroelectric memory device according to the present invention.
먼저, 휘발성 메모리인 디램은 시스템 파워가 오프된 상태에서(단계 S10) 파워가 온 될 경우(단계 S11) 다시 메모리 내부의 데이터를 업로드(단계 S12)하여 새로운 리프레쉬 동작을 시작하게 된다.(단계 S13) 즉, 시스템 파워가 다시 온 되면 메모리의 데이터를 무조건 업로드해야만 한다. First, when the DRAM, which is a volatile memory, is turned on (step S10) and the power is turned on (step S11), the data in the memory is uploaded again (step S12) to start a new refresh operation (step S13). In other words, when the system powers back on, the data in the memory must be uploaded.
하지만, 본 발명의 불휘발성 강유전체 메모리 장치는 시스템 파워가 오프된 상태에서(단계 S20) 파워가 온 될 경우(단계 S21) 리프레쉬 레지스터(200)에서 리프레쉬 시간이 초과 되었는지를 판단한다.(단계 S22)However, the nonvolatile ferroelectric memory device of the present invention determines whether the refresh time is exceeded in the
리프레쉬 레지스터(200)의 판단결과, 기설정된 리프레쉬 시간이 초과되었을 경우 다시 메모리의 데이터를 업로드(단계 S23)하여 새로운 리프레쉬 동작을 시작하게 된다.(단계 S25) 반면에, 리프레쉬 레지스터(200)의 판단결과, 기설정된 리프레쉬 시간이 초과되지 않았을 경우 리프레쉬 시간이 유효한 것으로 판단하여 이전의 리프레쉬 동작을 계속 수행하게 된다.(단계 S24) As a result of the determination of the
즉, 리프레쉬 레지스터(200)는 리프레쉬와 관련된 파라미터(Parameter)를 비휘발성 레지스터에 저장한다. 리프레쉬 레지스터(200)는 리프레쉬 카운트 정보와, 시스템 또는 내부 메모리의 파워-오프 시간에 관한 정보 및 기타 여러 가지 파라미터 정보를 비휘발성 상태로 저장한다. 여기서, 리프레쉬 레지스터(200)는 별도의 파워 감지수단(미도시)을 통해 시스템 또는 내부 메모리의 파워가 온/오프되는 것을 감지할 수도 있다. That is, the refresh register 200 stores parameters related to refresh in a nonvolatile register. The refresh register 200 stores the refresh count information, the power-off time of the system or the internal memory, and various other parameter information in a nonvolatile state. Here, the
이에 따라, 파워-오프시에 리프레쉬 레지스터(200)에 저장된 데이터를 리드하여 리프레쉬 경과시간을 계산한다. 여기서, 리프레쉬 경과 시간은 별도의 모드 레지스터 세트(MRS)를 통해 기저장할 수 있으며, 리프레쉬 경과 시간을 시스템 레벨에서 제어할 수도 있다. Accordingly, data stored in the
이후에, 리프레쉬 제어신호 REF_CON에 따라 계산된 리프레쉬 경과 시간이 리프레쉬 제어부(111)에 전달되어 리프레쉬 동작을 제어하게 된다. 따라서, 본 발명은 파워-오프 상태에서 파워가 온된 경우에도 리프레쉬 관련 정보를 다시 업로드할 필요가 없게 된다. Thereafter, the refresh elapsed time calculated according to the refresh control signal REF_CON is transmitted to the
도 22는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리프레쉬 방법을 설명하기 위한 도면이다. 본 발명에 따른 리프레쉬 방법은 크게 분산(Distributed) 리프레쉬 방법과, 버스트(Burst) 리프레쉬 방법으로 나뉜다. 22 is a view for explaining a refreshing method of a nonvolatile ferroelectric memory device according to the present invention. The refresh method according to the present invention is largely divided into a distributed refresh method and a burst refresh method.
첫 번째, 분산 리프레쉬 방법은 리프레쉬 카운터(112)에서 카운트된 카운트 어드레스 CA에 따라 리프레쉬 시간 내에 모든 셀들이 리프레쉬 될 수 있도록 동일한 시간 배분으로 리프레쉬 동작을 수행하는 방법이다. 즉, 8k 개의 로오가 리프레쉬 된다면 각각의 분산 리프레쉬 동작 주기는 (리프레쉬 시간)/8k가 되는 주기로 리프레쉬 동작이 수행된다. 이에 따라, 모든 워드라인 WL에 대해 데이터가 써져야만 초기화 상태가 된다. First, the distributed refresh method is a method of performing a refresh operation at the same time allocation so that all cells can be refreshed within the refresh time according to the count address CA counted by the
두 번째, 버스트 리프레쉬 방법은 버스트 리프레쉬 사이클 시간 동안 8k 리 프레쉬 사이클을 연속해서 수행하는 방법을 말한다. 여기서, 각각의 펄스는 각각의 리프레쉬 사이클을 의미하는 것으로, 펄스가 비활성화 상태인 리드/라이트 동작 사이클 구간에서는 정상 동작을 수행하도록 한다. Second, the burst refresh method refers to a method of continuously performing 8k refresh cycles during a burst refresh cycle time. Here, each pulse means each refresh cycle, and normal operation is performed in the read / write operation cycle section in which the pulse is inactive.
도 23은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리프레쉬 방법에서 타이머 제어 동작을 설명하기 위한 도면이다. FIG. 23 is a diagram illustrating a timer control operation in a refreshing method of a nonvolatile ferroelectric memory device according to the present invention.
본 발명의 리프레쉬 레지스터(200)는 시스템 파워가 오프되었는지를 판단하여 그 결과를 저장한다.(단계 S30) 이러한 리프레쉬 레지스터(200)의 판단결과, 파워가 오프된 경우 내부 메모리 타이머가 오프된 상태에서 시스템이 가지고 있는 시스템 타이머를 이용하여(단계 S31) 리프레쉬 동작을 제어하게 된다.(단계 S32) 이러한 시스템 타이머는 주로 배터리를 이용하여 날짜, 시간 등을 저장하는 것으로, 그 전원이 항상 켜져 있도록 한다. The
반면에, 리프레쉬 레지스터(200)의 판단결과, 파워가 오프되지 않은 경우 독립적으로 동작하는 내부 메모리 타이머를 이용하여 (단계 S33) 내부 리프레쉬 동작을 제어하게 된다.(단계 S34)On the other hand, as a result of the determination of the
여기서, 본 발명은 입/출력 데이터 핀들(250)을 통해 파워의 온/오프 상태에 따라 외부 시스템 타이머 또는 내부 메모리 타이머 중 하나를 선택할 수 있도록 한다. 즉, 내부 메모리 타이머를 포함하는 메모리 장치의 리프레쉬 레지스터(200)는 I/O 버퍼(240), I/O 핀들(250)을 통해 데이터 버스와 데이터를 교환한다. 그리고, 시스템 타이머를 포함하는 시스템(CPU)은 데이터 버스를 통해 메모리 장치와 데이터를 교환한다. Herein, according to the present invention, one of the external system timer and the internal memory timer may be selected according to the on / off state of the power through the input / output data pins 250. That is, the
이에 따라, 메모리 장치와 시스템 컨트롤러(300) 간의 데이터 교환을 통해 파워가 오프 상태일 경우 전원이 항상 켜져 있게 되는 외부 시스템 타이머를 이용하여 리프레쉬 동작을 수행하고, 파워가 온 상태일 경우 내부 메모리 타이머를 이용하여 리프레쉬 동작을 수행하게 된다. Accordingly, the refresh operation is performed using an external system timer that is always turned on when the power is turned off by exchanging data between the memory device and the
이러한 본 발명은 메모리 칩의 전원의 온/오프에 무관하게 리프레쉬 구간과 메모리 데이터를 유효하게 유지할 수 있게 된다. 이에 따라, 리프레쉬 구간 사이에서는 메모리 칩 전원을 오프하여 칩에서 소모되는 전류를 줄일 수 있도록 하고, 리프레쉬 구간 동안에만 칩 전원을 공급하도록 하여 리프레쉬 동작을 수행하도록 제어할 수도 있다. The present invention can effectively maintain the refresh period and the memory data irrespective of whether the power supply of the memory chip is turned on or off. Accordingly, the memory chip power may be turned off between the refresh periods to reduce the current consumed by the chip, and the chip power may be supplied only during the refresh period to perform the refresh operation.
도 24는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 데이터 유지 특성을 설명하기 위한 그래프이다. 24 is a graph illustrating data retention characteristics of a nonvolatile ferroelectric memory device according to the present invention.
종래의 1T-FET 형 강유전체 메모리 장치의 메모리 셀은 불휘발성 특성을 갖지만, 실제 상황에서 시간이 지남에 따라 셀 데이터의 열화 조건이 발생하게 되어 데이터 유지(Retention) 수명에 한계가 있다. 이에 따라, 시간이 지남에 따라 비셀 데이터 "1","0"에 대응하는 비트라인 BL 전류가 감소하게 된다. A memory cell of a conventional 1T-FET ferroelectric memory device has a nonvolatile characteristic, but in actual circumstances, as time passes, deterioration conditions of the cell data are generated, thereby limiting the data retention life. Accordingly, as time passes, the bit line BL current corresponding to the non-cell data "1" and "0" decreases.
하지만, 본 발명은 비트라인 BL 전류가 감소하는 특정 시점에서 특정 주기로 리프레쉬 동작을 수행함으로써 열화된 셀 데이터를 복구하여 데이터 유지(Retention) 특성을 향상시킬 수 있도록 한다. However, the present invention improves data retention characteristics by recovering deteriorated cell data by performing a refresh operation at a specific period at a specific time when the bit line BL current decreases.
즉, 본 발명은 메모리 셀의 저장 데이터 유지 특성이 기설정된 목표 값 이상으로 감소할 경우 리프레쉬 회로를 구동하여 셀 데이터를 다시 초기 상태로 복구시 키도록 한다. 이와 같이 설정한 셀의 열화 한계 목표 시간이 리프레쉬 시간이 되고, 모든 셀들은 리프레쉬 시간 안에서 항상 동작하게 된다. That is, the present invention drives the refresh circuit to restore the cell data back to the initial state when the storage data retention characteristic of the memory cell is reduced to a predetermined target value or more. The deterioration threshold target time of the cell set as described above becomes the refresh time, and all the cells always operate within the refresh time.
여기서, 본 발명은 디램과는 달리 불휘발성 특성이 있으므로 전원이 오프되어도 상관없다. 그리고, 전원의 온/오프 시간을 합하여 전체 데이터 유지 시간으로 설정하게 되어 리프레쉬 동작을 자주 수행하지 않도록 함으로써 전력 소모를 감소시키고 동작성능을 향상시킬 수 있도록 한다. Herein, unlike the DRAM, the present invention has a nonvolatile characteristic, and thus the power supply may be turned off. In addition, the sum of the on / off times of the power supply is set as the total data retention time, so that the refresh operation is not frequently performed, thereby reducing power consumption and improving operation performance.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 갖는다. As described above, the present invention has the following effects.
첫째, 불휘발성 특성을 갖는 강유전체 메모리 장치에서 전원의 오프시 데이터를 그대로 보존할 수 있음과 동시에 특정 주기로 리프레쉬를 수행하여 열화된 셀 데이터를 복구함으로써 데이터 유지(Retention) 특성을 향상시킬 수 있도록 한다. First, in a ferroelectric memory device having a nonvolatile characteristic, data can be preserved as it is when power is turned off, and at the same time, refresh is performed at a specific cycle to restore deteriorated cell data, thereby improving data retention characteristics.
둘째, 본 발명은 디램과는 달리 불휘발성 특성을 가지므로 전원의 온/오프 시간을 합하여 전체 데이터 유지 시간으로 설정하게 되어 리프레쉬 동작을 자주 수행하지 않도록 함으로써 전력 소모를 감소시키고 동작성능을 향상시킬 수 있도록 한다. Second, since the present invention has a nonvolatile characteristic unlike a DRAM, the on / off time of the power supply is set as the total data holding time, thereby reducing the power consumption and improving the operation performance by not frequently performing the refresh operation. Make sure
셋째, 본 발명은 전원의 오프시 비휘발성 레지스터에 저장된 파라미터 정보에 따라 리프레쉬 동작을 수행함으로써 전원의 오프시에도 리프레쉬 정보를 유지할 수 있도록 한다. Third, the present invention maintains the refresh information even when the power supply is turned off by performing the refresh operation according to the parameter information stored in the nonvolatile register when the power supply is turned off.
넷째, 본 발명은 전원의 오프시 시스템 타이머에 따라 리프레쉬 동작을 제어하여 전원의 온/오프와 무관하게 리프레쉬 구간과 메모리 데이터를 유효하게 유지 할 수 있도록 하는 효과를 제공한다. Fourth, the present invention controls the refresh operation according to the system timer when the power is off, thereby providing an effect of effectively maintaining the refresh period and the memory data regardless of power on / off.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
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US11/717,048 US7599208B2 (en) | 2006-07-27 | 2007-03-13 | Nonvolatile ferroelectric memory device and refresh method thereof |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013149235A1 (en) * | 2012-03-30 | 2013-10-03 | Texas Instruments Incorporated | Ferroelectric random access memory (fram) layout apparatus and method |
KR20190006073A (en) * | 2016-06-27 | 2019-01-16 | 마이크론 테크놀로지, 인크 | Multi-level storage in ferroelectric memory |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3355595B2 (en) * | 1996-03-25 | 2002-12-09 | シャープ株式会社 | Nonvolatile semiconductor memory device |
US6067244A (en) * | 1997-10-14 | 2000-05-23 | Yale University | Ferroelectric dynamic random access memory |
WO1999026252A1 (en) * | 1997-11-14 | 1999-05-27 | Rohm Co., Ltd. | Semiconductor memory and method for accessing semiconductor memory |
JP3773476B2 (en) | 2002-09-09 | 2006-05-10 | 沖電気工業株式会社 | Semiconductor memory and writing method and reading method thereof |
-
2006
- 2006-12-22 KR KR1020060132602A patent/KR100835468B1/en not_active IP Right Cessation
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013149235A1 (en) * | 2012-03-30 | 2013-10-03 | Texas Instruments Incorporated | Ferroelectric random access memory (fram) layout apparatus and method |
US8756558B2 (en) | 2012-03-30 | 2014-06-17 | Texas Instruments Incorporated | FRAM compiler and layout |
KR20190006073A (en) * | 2016-06-27 | 2019-01-16 | 마이크론 테크놀로지, 인크 | Multi-level storage in ferroelectric memory |
US10395716B2 (en) | 2016-06-27 | 2019-08-27 | Micron Technology, Inc. | Multi-level storage in ferroelectric memory |
US10566043B2 (en) | 2016-06-27 | 2020-02-18 | Micron Technology, Inc. | Multi-level storage in ferroelectric memory |
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