KR20080010125A - Method for manufacturing capacitor of semiconductor device - Google Patents

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Abstract

A method of manufacturing a capacitor of a semiconductor device is provided to enhance capacitance by increasing the surface area of a bottom electrode two times as large as that of a conventional capacitor. A method of manufacturing a capacitor of a semiconductor device includes the steps of: depositing a second interlayer insulating film(117) on the upper part of a semiconductor substrate(111) having a first interlayer insulating film(113) including a first contact plug(115) and a second contact plug(115-1) for a storage electrode; forming a first trench to expose the first and second contact plugs and the first interlayer insulating film by etching the second interlayer insulating film; forming a first capacitor by sequentially depositing a first conductor layer(119), a first dielectric layer(121), and a first plate(123) in the first trench; depositing a first insulating film(125) on the front surface of the first capacitor to fill the first trench; forming an opening unit to expose the second contact plug by etching the predetermined area of the first insulating film; depositing a second insulation film(129) on the side wall of the opening unit; filling the inside of the opening unit with a contact plug forming material(131); forming a second trench by etching the first and second insulating films and the contact plug forming material with leaving the predetermined width of the first insulating film on the inner surface of the second trench; and forming a second capacitor by depositing a second conductor layer(133), a second dielectric layer(135), and a second plate(137) on the second insulating film of the second trench.

Description

반도체 소자의 커패시터 제조 방법{Method for Manufacturing Capacitor of Semiconductor Device}Capacitor Manufacturing Method for Semiconductor Device {Method for Manufacturing Capacitor of Semiconductor Device}

도 1은 종래 방법에 따라 제조된 커패시터의 단면도.1 is a cross-sectional view of a capacitor manufactured according to a conventional method.

도 2a 내지 도 2g는 본 발명의 커패시터 형성 방법을 도시한 공정 개략도.2A-2G are process schematic diagrams illustrating a method of forming a capacitor of the present invention.

<도면의 주요 부분에 대한 간단한 설명 ><Brief description of the main parts of the drawing>

1, 111: 반도체 기판 3, 113: 제1 층간절연막1, 111: semiconductor substrate 3, 113: first interlayer insulating film

5, 115: 제1 콘택 플러그 5-1, 115-1: 제2 콘택 플러그5, 115: first contact plug 5-1, 115-1: second contact plug

7, 117: 제2 층간절연막 9, 119: 제1 전도체층7, 117: second interlayer insulating film 9, 119: first conductor layer

11, 121: 제1 유전체층 13, 123: 제1 플레이트11, 121: first dielectric layer 13, 123: first plate

125: 제1 절연막 127: 개구부125: first insulating film 127: opening

129: 제2 절연막 131: 콘택 플러그 형성 물질129: second insulating film 131: contact plug forming material

133: 제2 전도체층 135: 제2 유전체층133: second conductor layer 135: second dielectric layer

137: 제2 플레이트137: second plate

본 발명은 하부 전극의 표면적이 증가한 반도체 소자의 커패시터 제조 방법 에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device having an increased surface area of a lower electrode.

반도체 메모리 중에서 DRAM(dynamic random access memory)은 정보를 자유롭게 기입하고 판독할 수 있는 메모리로서, 하나의 트랜스퍼 트랜지스터와 하나의 트랜지스터 타입의 메모리 셀인 커패시터로 구성되어 있다.Dynamic random access memory (DRAM) of the semiconductor memory is a memory capable of freely writing and reading information, and is composed of one transfer transistor and a capacitor which is a memory cell of one transistor type.

한편, 반도체 소자의 메모리 용량을 향상시키기 위해서는 셀의 정전 용량을 확보하는 것이 무엇보다 중요하다. 특히, 셀의 정전 용량이 높아야 메모리 소자의 독출 능력이 향상되고 소프트 에러율이 감소된다.On the other hand, in order to improve the memory capacity of the semiconductor device, it is most important to secure the capacitance of the cell. In particular, a high capacitance of the cell improves the readability of the memory device and reduces the soft error rate.

하지만, 반도체 소자의 응용 분야의 확대로 1G 이상으로 고집적화된 소자가 요구됨에 따라 메모리 소자 크기는 축소된 반면, 커패시터의 표면적에 비례하는 셀의 정전 용량(capacitance)은 감소되었다. However, as the demand for highly integrated devices of more than 1G has been increased due to the expansion of applications of semiconductor devices, the size of memory devices has been reduced, while the capacitance of cells proportional to the surface area of capacitors has been reduced.

종래 셀의 정전 용량을 확보하기 위하여 트렌치 타입(trench type)이나, 실린더 타입(cylinder type)과 같은 3차원 커패시터 구조가 도입되었다. 하지만, 종래 방법에 따른 커패시터 구조는 하부 전극의 표면적 크기가 한정되어 있기 때문에, 셀의 정전 용량을 확보하는데 어려움이 있다.In order to secure the capacitance of a conventional cell, a three-dimensional capacitor structure such as a trench type or a cylinder type has been introduced. However, since the capacitor structure according to the conventional method has a limited surface area size of the lower electrode, it is difficult to secure the capacitance of the cell.

이하, 첨부 도면을 참고로 종래 방법에 따른 반도체 소자의 커패시터 제조 방법 수행 시의 문제점을 더욱 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described in more detail the problem when performing the capacitor manufacturing method of the semiconductor device according to the conventional method.

도 1은 종래 기술에 의해 제조된 반도체 소자의 3차원 실린더형 커패시터의 단면을 나타낸 도면이다.1 is a cross-sectional view of a three-dimensional cylindrical capacitor of a semiconductor device manufactured by the prior art.

우선, 도 1에 도시한 바와 같이 소자분리막(미도시)에 의하여 활성 영역이 정의된 반도체 기판(1) 상부의 소정 영역에 게이트 전극(미도시)과 랜딩 플러그(미 도시) 및 비트라인(미도시)을 순차적으로 형성한다.First, as shown in FIG. 1, a gate electrode (not shown), a landing plug (not shown), and a bit line (not shown) are disposed in a predetermined region on the semiconductor substrate 1 in which an active region is defined by an isolation layer (not shown). C) is formed sequentially.

이어서, 상기 구조 전면에 평탄화된 제1 층간절연막(3)을 증착한 다음, 소정 부분을 식각하여 랜딩 플러그(미도시) 상부가 노출된 개구부(미도시)를 형성한다. Subsequently, a planarized first interlayer insulating film 3 is deposited on the entire structure, and then a predetermined portion is etched to form an opening (not shown) having an upper portion of the landing plug (not shown).

그런 다음, 상기 결과물 전면에 콘택 플러그 형성 물질(미도시)을 증착하되, 상기 개구부가 콘택 플러그 형성 물질에 의하여 매립되도록 한다. 그리고 상기 제1 층간절연막(3)이 노출될 때까지 상기 결과물에 대한 평탄화 공정을 수행하여 제1 및 제2 콘택 플러그(5, 5-1)를 형성한다.Then, a contact plug forming material (not shown) is deposited on the entire surface of the resultant, so that the opening is filled by the contact plug forming material. The first and second contact plugs 5 and 5-1 are formed by performing a planarization process on the resultant until the first interlayer insulating layer 3 is exposed.

이어서, 상기 구조 전면에 제2 층간절연막(7)을 증착한 후, 소정 부분에 대한 식각 공정을 수행하여 상기 제1 및 제2 콘택 플러그(5, 5-1) 상부와 그 주변의 제1 층간절연막(3)이 노출된 커패시터 형성용 제1 트렌치 및 제2 트렌치를 각각 이웃하게 형성한다.Subsequently, a second interlayer insulating film 7 is deposited on the entire surface of the structure, and then an etching process is performed on a predetermined portion to form upper portions of the first and second contact plugs 5 and 5-1 and the interlayers therebetween. The first trench and the second trench for capacitor formation having the insulating film 3 exposed therebetween are formed adjacent to each other.

이때 상기 제2 층간절연막의 두께는 15000∼25000Å 이다.At this time, the thickness of the second interlayer insulating film is 15000-25000 kPa.

그 다음, 상기 제1 트렌치 및 제2 트렌치 내부에 커패시터 형성용 제1 전도체층(9), 제1 유전체층(11) 및 제1 플레이트(13)를 순차적으로 증착하여 이웃하는 제1 커패시터 및 제2 커패시터를 형성한다. 이때, 상기 제1 커패시터와 제2 커패시터는 동일한 하부 면적 크기는 5000∼30000nm2를 가지며, 인접하는 콘택 플러그와 일정 거리를 두고 형성된다.Subsequently, a first conductor layer 9, a first dielectric layer 11, and a first plate 13 for forming a capacitor are sequentially deposited in the first trench and the second trench to neighbor the first capacitor and the second trench. Form a capacitor. In this case, the first capacitor and the second capacitor have the same lower area size of 5000 to 30000nm 2 , and are formed at a predetermined distance from adjacent contact plugs.

상기와 같은 종래 방법의 경우 다음과 문제점을 가진다.The conventional method as described above has the following problems.

즉, 상기 제2 층간절연막에 대한 식각 공정으로 형성된 트렌치 각각의 하부 면적 크기는 인접한 콘택 플러그 간의 이격 거리에 따라 제한된다. 따라서, 후속 공정에 의해 형성되는 커패시터의 하부 전극의 표면적 크기도 한정된다. That is, the size of the lower area of each of the trenches formed by the etching process for the second interlayer insulating layer is limited according to the separation distance between adjacent contact plugs. Thus, the size of the surface area of the lower electrode of the capacitor formed by the subsequent process is also limited.

더욱이, 커패시터의 표면적을 증가시키기 위하여 상기 제2 층간절연막을 높게 증착하는 경우, 트렌치 형성을 위한 식각 공정을 안정하게 수행할 수 없다. Further, when the second interlayer insulating film is deposited to increase the surface area of the capacitor, the etching process for forming the trench cannot be stably performed.

이와 같이, 반도체 소자의 집적도가 심화되면서 종래 방법으로는 고정전 용량이 확보된 커패시터를 제조할 수 없다. 따라서, 공장 장비나 방법의 개발 없이 정전 용량이 향상된 커패시터를 제조할 수 있는 방법의 개발이 시급하다. As such, as the degree of integration of semiconductor devices is increased, conventional capacitors cannot secure capacitors having a fixed capacitance. Therefore, there is an urgent need to develop a method capable of manufacturing capacitors with improved capacitance without developing factory equipment or methods.

본 발명에서는 커패시터의 하부 전극의 표면적을 증가시켜 정전 용량이 향상된 반도체 소자의 커패시터를 제조하는 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a method for manufacturing a capacitor of a semiconductor device having improved capacitance by increasing the surface area of the lower electrode of the capacitor.

상기 목적을 달성하기 위하여,In order to achieve the above object,

본 발명에서는 저장 전극용 제1 및 제2 콘택 플러그를 포함하는 제1 층간절연막이 구비된 반도체 기판 상부에 제2 층간절연막을 증착하는 단계;The present invention provides a method for manufacturing a semiconductor device, comprising: depositing a second interlayer insulating film on a semiconductor substrate having a first interlayer insulating film including first and second contact plugs for storage electrodes;

상기 제2 층간절연막을 식각하여 제1 및 제2 콘택 플러그와 그 주변 제1 층간절연막이 노출된 커패시터용 제1 트렌치를 형성하는 단계;Etching the second interlayer insulating film to form first trenches for capacitors in which first and second contact plugs and peripheral first interlayer insulating films are exposed;

상기 제1 트렌치 내부에 커패시터 형성용 제1 전도체층, 제1 유전체층 및 제1 플레이트를 순차적으로 증착하는 단계;Sequentially depositing a first conductor layer, a first dielectric layer, and a first plate for forming a capacitor in the first trench;

제1 트렌치를 매립하기 위하여 상기 결과물 전면에 제1 절연막을 증착하는 단계;Depositing a first insulating film over the entire surface of the product to fill a first trench;

상기 제1 절연막의 소정 부분을 식각하여 상기 제2 콘택플러그가 노출된 개구부를 형성하는 단계;Etching a predetermined portion of the first insulating layer to form an opening through which the second contact plug is exposed;

상기 개구부 측벽에 제2 절연막을 증착하는 단계;Depositing a second insulating film on sidewalls of the opening;

상기 개구부 내부를 콘택 플러그 형성 물질로 매립하는 단계;Filling the inside of the opening with a contact plug forming material;

상기 제1 절연막, 제2 절연막 및 콘택 플러그 형성 물질을 식각하여 커패시터용 제2 트렌치를 형성하되, 상기 제1 플레이트가 노출되지 않도록 제2 트렌치 내부 표면에 소정 두께의 제1 절연막이 남도록 형성하는 단계; 및Etching the first insulating film, the second insulating film, and the contact plug forming material to form a second trench for a capacitor, and forming a first insulating film having a predetermined thickness on an inner surface of the second trench so that the first plate is not exposed. ; And

상기 제2 트렌치 내부의 제2 절연막 상에 커패시터 형성용 제2 전도체층, 제2 유전체층 및 제2 플레이트를 순차적으로 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법을 제공한다.And sequentially depositing a second conductor layer, a second dielectric layer, and a second plate for forming a capacitor on a second insulating film in the second trench.

이하, 첨부된 도 2a 내지 도 2g를 참조하여 본 발명의 실시 형태를 설명한다. 그러나 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, embodiments of the present invention will be described with reference to FIGS. 2A to 2G. However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. Embodiments of the present invention are provided to more completely describe the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings are the same elements.

도 2a 내지 도 2g는 본 발명의 커패시터 제조 방법을 이용하는 실시 형태에 따른 콘택 패턴 형성 방법을 설명하기 위한 도면이다.2A to 2G are views for explaining a contact pattern forming method according to an embodiment using the capacitor manufacturing method of the present invention.

우선, 소자분리막(미도시)에 의하여 활성 영역이 정의된 반도체 기판(111) 상에 게이트 전극(미도시)을 형성한 다음, 전면에 플러그 폴리를 증착하고 연마하여 랜딩 플러그(미도시)를 형성한다.First, a gate electrode (not shown) is formed on a semiconductor substrate 111 having an active region defined by an isolation layer (not shown), and then a landing plug (not shown) is formed by depositing and polishing plug poly on the front surface. do.

상기 결과물 전면에 층간절연막(미도시)을 증착한 다음, 소정 부분을 식각하여 상기 랜딩 플러그의 상부를 노출시키는 개구부(미도시)를 형성한다. 이어서, 상기 결과물 전면에 유전 물질(미도시)을 증착하되, 상기 개구부가 상기 유전 물질에 의하여 매립되도록 한다. 그리고 상기 층간절연막(미도시)이 노출될 때까지 상기 결과물에 대한 평탄화 공정을 수행하여 상기 랜딩 플러그에 접속된 비트라인(미도시)을 형성한다.An interlayer insulating film (not shown) is deposited on the entire surface of the resultant, and then a portion is etched to form an opening (not shown) exposing the upper portion of the landing plug. Subsequently, a dielectric material (not shown) is deposited on the entire surface of the resultant material so that the opening is filled by the dielectric material. The planarization process of the resultant is performed until the interlayer insulating layer (not shown) is exposed to form a bit line (not shown) connected to the landing plug.

이어서, 상기 결과물 전면에 제1 층간절연막(113)을 증착하고, 소정 부분을 식각하여 상기 랜딩 플러그(미도시) 상부를 노출시키는 제1 개구부(미도시) 및 제2 개구부(미도시)를 형성한다. Subsequently, a first interlayer insulating film 113 is deposited on the entire surface of the resultant, and a predetermined portion is etched to form first openings (not shown) and second openings (not shown) that expose the upper portion of the landing plug (not shown). do.

그 다음, 도 2a에 도시한 바와 같이 상기 결과물 전면에 콘택 플러그 형성 물질을 증착하되, 상기 제1 개구부 및 제2 개구부가 상기 콘택 플러그 형성 물질에 의하여 매립되도록 한다. 그리고 상기 제1 층간절연막(113)이 노출될 때까지 상기 결과물에 대한 평탄화 공정을 수행하여 상기 랜딩 플러그(미도시)와 접속된 저장 전극용 제1 콘택 플러그(115) 및 제2 콘택 플러그(115-1)를 형성한다.Next, as shown in FIG. 2A, a contact plug forming material is deposited on the entire surface of the resultant, so that the first opening and the second opening are filled by the contact plug forming material. The first contact plug 115 and the second contact plug 115 for a storage electrode connected to the landing plug (not shown) may be formed by performing a planarization process on the resultant until the first interlayer insulating layer 113 is exposed. -1) to form.

이어서, 상기 도 2a의 결과물 상부 전면에 제2 층간절연막(117)을 증착한 후, 식각 공정을 수행하여 도 2b에 도시한 바와 같이 상기 제1 콘택 플러그(115) 및 제2 콘택 플러그(115-1) 상부와 그 주변의 제1 층간절연막(113)이 노출된 커패시터 형성용 제1 트렌치를 형성한다.Subsequently, a second interlayer insulating layer 117 is deposited on the entire upper surface of the resultant of FIG. 2A, and then an etching process is performed to form the first contact plug 115 and the second contact plug 115-as illustrated in FIG. 2B. 1) A first trench for forming a capacitor is formed in which the first interlayer insulating film 113 is exposed.

이때 상기 제2 층간절연막의 두께는 15000∼25000Å 보다 5∼15% 정도 얇은 두께로 증착할 수 있다. 또한, 상기 제2 층간절연막에 대한 식각 공정은 RIE(reactive ion etch) 조건으로 수행된다.At this time, the thickness of the second interlayer insulating film may be deposited to a thickness of about 5 to 15% thinner than 15000 to 25000 kPa. In addition, an etching process for the second interlayer insulating layer is performed under a reactive ion etch (RIE) condition.

그 다음, 상기 도 2b의 제1 트렌치 내부에 도 2c에 도시한 바와 같이 커패시터 형성용 제1 전도체층(119), 제1 유전체층(121) 및 제1 플레이트(123)를 순차적으로 증착하여 제1 커패시터를 형성한다.Next, as shown in FIG. 2C, the first conductor layer 119, the first dielectric layer 121, and the first plate 123 for capacitor formation are sequentially deposited in the first trench of FIG. 2B to form a first trench. Form a capacitor.

이때, 상기 제1 전도체층은 폴리실리콘, 티타늄(Ti), 티타늄/티타늄 나이트라이드(Ti/N) 등을 사용한다. 상기 제1 유전체층은 실리콘 산화막(SiO2), 알루미늄막(Al2O3), ZrO3, HfO 또는 이들의 적층 구조를 이용한다.In this case, the first conductor layer uses polysilicon, titanium (Ti), titanium / titanium nitride (Ti / N), or the like. The first dielectric layer uses a silicon oxide film (SiO 2 ), an aluminum film (Al 2 O 3 ), ZrO 3 , HfO, or a stacked structure thereof.

상기 방법에 형성된 본 발명의 제1 트렌치의 하부 표면적의 넓이는 종래 방법에 의해 형성되던 제1 커패시터 및 제2 커패시터의 하부 면적을 모두 합한 넓이보다 넓은 범위, 더욱 바람직하게는 종래 제1 커패시터의 하부 표면적보다 약 1.5배 이상 넓은 면적을 확보할 수 있다. 예를 들면 종래 제1 및 제2 커패시터의 하부 면적이 ㅇ약 5000∼30000nm2일 경우 본 발명의 제1 커패시터의 하부 면적은 약 7500∼70000nm2 이다. The area of the lower surface area of the first trench of the present invention formed in the above method is wider than the sum of the sum of the lower areas of both the first capacitor and the second capacitor formed by the conventional method, more preferably the lower part of the conventional first capacitor. An area of about 1.5 times larger than the surface area can be secured. For example, a conventional first and the lower area of the second case the bottom area of the capacitor ㅇyak 5000~30000nm 2 at the first capacitor of the invention is from about 2 7500~70000nm.

이에 따라, 상기 제2 층간절연막을 종래 방법의 제2 층간절연막의 두께보다 얇게 증착하여도 충분한 정전 용량을 가지는 커패시터를 얻을 수 있다.Accordingly, a capacitor having sufficient capacitance can be obtained even when the second interlayer insulating film is deposited thinner than the thickness of the second interlayer insulating film of the conventional method.

그 다음, 상기 도 2c의 결과물 전면에 제1 절연막(125)을 증착하고, 이에 대 한 사진식각공정을 수행하여 도 2d에 도시한 바와 같이 상기 제2 콘택 플러그(115-1) 상부가 노출된 개구부(127)를 형성한다.Next, a first insulating layer 125 is deposited on the entire surface of the resultant of FIG. 2C, and a photolithography process is performed thereon to expose the upper portion of the second contact plug 115-1 as shown in FIG. 2D. The opening 127 is formed.

상기 제1 절연막은 산화막을 이용하여 형성한다.The first insulating film is formed using an oxide film.

이때, 상기 방법은 제1 절연막을 증착하기 전에 결과물 전면에 대하여 제2 층간절연막이 노출될 때까지 화학적 물리적 연마(chemical physical polishing; CMP) 공정을 수행하여 트렌치 주변의 제2 층간절연막 상에 형성된 제1 전도체층, 제1 유전체층 및 제1 플레이트를 제거하는 단계를 더 포함할 수 있다.In this case, before the first insulating film is deposited, the method performs a chemical physical polishing (CMP) process on the entire surface of the resultant until the second interlayer insulating film is exposed, thereby forming a second interlayer insulating film formed around the trench. The method may further include removing the first conductor layer, the first dielectric layer, and the first plate.

이어서, 상기 도 2d의 개구부(127) 측면에 질화막을 이용한 제2 절연막(129)을 증착하고, 상기 결과물 전면에 콘택 플러그 형성 물질을 형성하되, 상기 개구부(127)가 상기 콘택 플러그 형성 물질(131)에 의하여 매립되도록 한다. 이어서, 도 2e에 도시한 바와 같이 상기 제1 절연막(125)이 노출될 때까지 상기 결과물에 대한 평탄화 공정을 수행한다.Subsequently, a second insulating layer 129 using a nitride film is deposited on the side surface of the opening 127 of FIG. 2D, and a contact plug forming material is formed on the entire surface of the resultant, wherein the opening 127 is the contact plug forming material 131. To landfill. Next, as shown in FIG. 2E, the planarization process is performed on the resultant until the first insulating layer 125 is exposed.

이때 상기 콘택 플러그 형성 물질은 폴리 실리콘을 이용한다.In this case, the contact plug forming material uses polysilicon.

그 다음, 상기 도 2e의 제1 절연막(125), 제2 절연막 및 콘택 플러그 형성 물질(131)에 대한 사진 식각 공정을 수행하여 도 2f에 도시한 바와 같이 제2 콘택 플러그를 포함하는 커패시터용 제2 트렌치를 형성한다. 이때, 제2 트렌치 내부 표면에는 상기 제1 플레이트가 노출되지 않도록 소정 두께의 제1 절연막(125)이 남도록 한다.Subsequently, a photolithography process is performed on the first insulating layer 125, the second insulating layer, and the contact plug forming material 131 of FIG. 2E, and as shown in FIG. 2F, the agent for the capacitor including the second contact plug. 2 form a trench. In this case, the first insulating layer 125 having a predetermined thickness remains on the inner surface of the second trench so that the first plate is not exposed.

상기 식각 공정은 RIE 방법을 이용하여 소정 시간 식각하여 상기 제2 트렌치 내부에 상기 제1 절연막이 300∼700Å두께로 남도록 한다.In the etching process, the first insulating layer is etched for a predetermined time by using the RIE method so that the first insulating film remains in the second trench with a thickness of 300 to 700 kPa.

그 다음, 상기 도 2f의 결과물인 제2 트렌치 내부의 제1 절연막(125) 상에 도 2g에 도시한 바와 같이 커패시터 형성용 제2 전도체층(133), 제2 유전체층(135) 및 제2 플레이트(137)를 순차적으로 증착하여 제2 커패시터를 형성한다. Next, as shown in FIG. 2G, the second conductor layer 133, the second dielectric layer 135, and the second plate for forming a capacitor are formed on the first insulating film 125 in the second trench, which is the result of FIG. 2F. 137 is sequentially deposited to form a second capacitor.

이때, 상기 제2 전도체층은 폴리실리콘, Ti, Ti/N 등을 사용한다. 상기 제2 유전체층은 SiO2, Al2O3, ZrO3, HfO 또는 이들의 적층 구조를 이용한다.In this case, the second conductor layer uses polysilicon, Ti, Ti / N, or the like. The second dielectric layer uses SiO 2 , Al 2 O 3 , ZrO 3 , HfO, or a stacked structure thereof.

이때 상기 제2 커패시터는 제1 커패시터에 비하면 하부 표면적의 넓이가 작으나, 종래 방법에 의해 제조된 커패시터의 하부 면적보다 약 1.1∼1.4배 정도 넓은 면적을 확보할 수 있다. 즉, 예를 들면 종래 커패시터의 하부면적이 약 5000∼30000nm2일 경우 본 발명의 커패시터의 하부 면적은 약 5500∼42000nm2 넓이를 가진다.In this case, although the area of the lower surface area is smaller than that of the first capacitor, the second capacitor can secure an area about 1.1 to 1.4 times larger than the area of the capacitor manufactured by the conventional method. That is, for the case that the lower area of the conventional capacitor 5000~30000nm about 2 g il the lower area of the capacitor of the present invention have a width from about 2 5500~42000nm.

이상 설명한 바와 같이, 본 발명의 방법을 이용하는 경우 이웃하는 콘택 플러그 영역까지 커패시터의 하부 전극을 확대하여 형성할 수 있으므로, 종래 커패시터에 비해 약 2배 이상 넓은 커패시터의 하부 전극 표면적을 얻을 수 있다. 따라서, 정전 용량이 향상된 커패시터를 제조할 수 있다.As described above, when the method of the present invention is used, the lower electrode of the capacitor can be enlarged to a neighboring contact plug region, and thus the lower electrode surface area of the capacitor can be obtained about two times larger than that of the conventional capacitor. Therefore, a capacitor with improved capacitance can be manufactured.

Claims (8)

저장 전극용 제1 및 제2 콘택 플러그를 포함하는 제1 층간절연막이 구비된 반도체 기판 상부에 제2 층간절연막을 증착하는 단계;Depositing a second interlayer insulating film on the semiconductor substrate including the first interlayer insulating film including first and second contact plugs for storage electrodes; 상기 제2 층간절연막을 식각하여 제1 및 제2 콘택 플러그와 그 주변 제1 층간절연막이 모두 노출된 커패시터용 제1 트렌치를 형성하는 단계;Etching the second interlayer insulating film to form a first trench for a capacitor in which both the first and second contact plugs and the surrounding first interlayer insulating film are exposed; 상기 제1 트렌치 내부에 커패시터 형성용 제1 전도체층, 제1 유전체층 및 제1 플레이트를 순차적으로 증착하여 제1 커패시터를 형성하는 단계;Sequentially depositing a first conductor layer, a first dielectric layer, and a first plate for forming a capacitor in the first trench to form a first capacitor; 제1 트렌치를 매립하기 위하여 상기 제1 커패시터 전면에 제1 절연막을 증착하는 단계;Depositing a first insulating film over the first capacitor to fill a first trench; 상기 제1 절연막의 소정 부분을 식각하여 상기 제2 콘택플러그가 노출된 개구부를 형성하는 단계;Etching a predetermined portion of the first insulating layer to form an opening through which the second contact plug is exposed; 상기 개구부 측벽에 제2 절연막을 증착하는 단계;Depositing a second insulating film on sidewalls of the opening; 상기 개구부 내부를 콘택 플러그 형성 물질로 매립하는 단계;Filling the inside of the opening with a contact plug forming material; 상기 제1 절연막, 제2 절연막 및 콘택 플러그 형성 물질을 식각하여 커패시터용 제2 트렌치를 형성하되, 상기 제1 플레이트가 노출되지 않도록 제2 트렌치 내부 표면에 소정 두께의 제1 절연막이 남도록 형성하는 단계; 및Etching the first insulating film, the second insulating film, and the contact plug forming material to form a second trench for a capacitor, and forming a first insulating film having a predetermined thickness on an inner surface of the second trench so that the first plate is not exposed. ; And 상기 제2 트렌치 내부의 제2 절연막 상에 커패시터 형성용 제2 전도체층, 제2 유전체층 및 제2 플레이트를 순차적으로 증착하여 제2 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Forming a second capacitor by sequentially depositing a second conductor layer, a second dielectric layer, and a second plate for forming a capacitor on a second insulating film in the second trench. Way. 제1항에 있어서,The method of claim 1, 상기 제1 커패시터의 하부 면적은 7500∼70000nm2 이고,The lower area of the first capacitor is 7500∼70000nm 2 , 상기 제2 커패시터의 하부 면적은 5500∼42000nm2인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The lower area of the second capacitor is 5500 ~ 42000nm 2 characterized in that the capacitor manufacturing method of the semiconductor device. 제1항에 있어서,The method of claim 1, 상기 제1 전도체층은 폴리실리콘, 티타늄(Ti) 또는 티타늄/티타늄 나이트라이드(Ti/N)이고, 상기 제1 유전체층은 실리콘 산화막(SiO2), 알루미늄막(Al2O3), ZrO3, HfO 또는 이들의 적층 구조인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The first conductor layer is polysilicon, titanium (Ti) or titanium / titanium nitride (Ti / N), and the first dielectric layer is a silicon oxide film (SiO 2 ), an aluminum film (Al 2 O 3 ), ZrO 3 , A method of manufacturing a capacitor of a semiconductor device, characterized in that the HfO or a laminated structure thereof. 제1항에 있어서,The method of claim 1, 상기 제1 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.And the first insulating film is an oxide film. 제1항에 있어서,The method of claim 1, 상기 방법은 제1 절연막을 증착하기 전에 전 단계 결과물 전면에 대하여 제2 층간절연막이 노출될 때까지 화학적 물리적 연마 공정을 수행하여 제2 층간절연막 상에 형성된 제1 전도체층, 제1 유전체층 및 제1 플레이트를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The method includes performing a chemical physical polishing process on the entire surface of the previous step before depositing the first insulating film until the second interlayer insulating film is exposed, thereby forming the first conductor layer, the first dielectric layer, and the first dielectric layer formed on the second interlayer insulating film. Capacitor manufacturing method of a semiconductor device further comprising the step of removing the plate. 제1항에 있어서,The method of claim 1, 상기 콘택 플러그 형성 물질은 폴리 실리콘인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.And the contact plug forming material is polysilicon. 제1항에 있어서,The method of claim 1, 상기 제2 트렌치 형성을 위한 식각 공정 후, 상기 제1 절연막은 제2 트렌치 내부 표면에 300∼700Å두께로 남는 것은 특징으로 하는 반도체 소자의 커패시터 제조 방법.And after the etching process for forming the second trench, the first insulating film remains on the inner surface of the second trench at a thickness of 300 to 700 Å. 제1항에 있어서,The method of claim 1, 상기 제2 전도체층은 폴리실리콘, 티타늄(Ti) 또는 티타늄/티타늄 나이트라이드(Ti/N)이고, 상기 제2 유전체층은 실리콘 산화막(SiO2), 알루미늄막(Al2O3), ZrO3, HfO 또는 이들의 적층 구조인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The second conductor layer is polysilicon, titanium (Ti) or titanium / titanium nitride (Ti / N), and the second dielectric layer is a silicon oxide film (SiO 2 ), an aluminum film (Al 2 O 3 ), ZrO 3 , A method of manufacturing a capacitor of a semiconductor device, characterized in that the HfO or a laminated structure thereof.
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