KR20080006150A - 직렬 통신 방식을 이용한 데이터 송수신 장치 및 방법 - Google Patents

Abstract

본 발명은 직렬 통신 방식을 이용한 데이터 송수신 장치 및 방법에 관한 것으로, 직렬 통신 장치에서 SPI 데이터 수신시 소프트웨어 처리량과 메모리 버스 사용량을 감소시키고, 직렬 통신 장치에서 SPI로 전송하고자 하는 여러 종류의 데이터 고유 버스트 패킷 크기를 유지하여 재패킷화에 따른 오버헤드를 제거할 수 있다.

SPI(Serial Pheripheral Interface), DMA(Direct Memory Access), CPU(Central Processing Unit)

Description

직렬 통신 방식을 이용한 데이터 송수신 장치 및 방법{APPARATUS AND METHOD FOR TRANSMITTING AND RECEIVING DATA USING SERIAL PHERIPHERAL INTERFACE}

도 1은 일반적인 직렬 통신 장치의 블록 구성도,

도 2는 일반적인 SPI 전송 프로토콜의 예를 도시한 도면,

도 3은 서로 다른 길이를 가지는 버스트 SPI 데이터의 DMA 수신시 문제점을 설명하기 위한 도면,

도 4는 본 발명의 실시 예에 따른 직렬 통신 방식을 이용한 데이터 송수신 장치의 블록 구성도,

도 5는 본 발명의 실시 예에 따른 SPI 프로토콜 전송 예를 도시한 도면,

도 6은 본 발명의 실시 예에 따른 직렬 통신 방식을 이용한 데이터 송수신 방법을 도시한 흐름도.

본 발명은 직렬 통신장치에 관한 것으로, 특히 직렬 통신 방식을 이용한 데이터 송수신 장치 및 방법에 관한 것이다.

일반적으로 직렬 통신 장치는 주변 IC(Integrated Circuit)와 직렬 데이터 전송 방식을 이용하여 통신하기 위한 장치이다. 상기 직렬 통신 장치에서 직렬 데이터 통신 방식 중 SPI(Serial Pheripheral Interface)를 사용하여 데이터를 전송하는 방식이 있다.

상기 SPI를 이용하여 데이터를 송수신하는 직렬 통신 장치는 도 1을 참조하여 설명하기로 한다. 도 1은 일반적인 직렬 통신 장치의 블록 구성도이다.

직렬 통신 장치는 SPI 송신기(110)와, SPI 수신기(120)와, DMA 제어기(130)와, CPU(140)로 구성된다.

상기 SPI 송신기(110)는 SPI 데이터를 SPI 수신기(120)로 전송한다. SPI 데이터를 어떻게 전송하는지에 대해서 도 2를 참조하여 설명하기로 한다. 도 2는 일반적인 SPI 전송 프로토콜의 예를 도시한 도면이다.

SPI 데이터(160)는 직렬 형태로 SPI 클럭(clock)(150)에 동기되어 전송된다. 상기 SPI 데이터는 8비트, 16비트, 32비트 단위로 전송될 수 있으나, 도 2에서는 8 비트 단위로 전송하는 것으로 도시하였다. 또한 SPI 송신기(110)와 SPI 수신기(120)간 양방향 통신이 가능하나, 도 1에서는 단방향 통신만을 기재하였다.

SPI 인에이블(enable)(170)은 8비트, 16비트, 32비트 등의 유효한 비트 단위로 SPI 클럭(150)과 SPI 데이터(160)를 끊어주는 역할을 한다.

한편, 도 1의 SPI 수신기(120)는 상기 SPI 송신기(110)로부터 SPI 데이터를 수신한다. 상기 SPI 수신기(120)는 상기 SPI 인에이블(170)에 의해서 전송되는 데이터가 유효한지를 판단한다. 또한 상기 SPI 수신기(120)는 입력되는 SPI 데이터를 병렬 데이터로 변환한 후, 도면에 도시하지 않은 수신 FIFO(First Input First Output)에 저장하고 메모리(135)에 전달한다. 이때 수신 FIFO에 저장된 데이터를 메모리(135)에 전달하는 방법은 다음의 2가지 방법이 있다.

첫째는 인터럽트 방식이다. 상기 인터럽트 방식은 사전에 지정된 데이터 개수가 수신 FIFO에 수신되면, CPU(Central Processing Unit)(140)에 인터럽트를 전달하여 CPU(140)가 FIFO 데이터를 메모리(135)에 전송하는 방식이다.

둘째는 DMA(Direct Memory Access) 방식이다. 상기 DMA 방식은 CPU(140)가 아닌 DMA 제어기(130)가 SPI 수신기(120)로부터 인터럽트를 알려주는 신호인 DMA 요청 신호(180)를 받으면, 수신 FIFO 데이터를 메모리(135)로 직접 전송하고, 사전에 지정된 전송량을 초과하면 CPU(140)에 인터럽트를 전달하는 방식이다.

상기 DMA 방식을 사용할 경우 DMA 제어기(130)는 수신된 데이터가 저장될 목적지 메모리 어드레스와 DMA 전송 횟수를 카운트하여 CPU(140)에 인터럽트를 전달하기 위한 DMA 카운트 값이 미리 지정되어 있어야 한다.

DMA 방식을 사용하여 SPI 데이터 전송시, 특정 바이트(byte) 길이를 가지는 버스트 또는 패킷 데이터가 전송되는 경우, 일반적으로 SPI 수신기(120)는 버스트 데이터의 길이 단위의 DMA 카운트 값을 DMA 제어기(130)에 사전에 지정해 놓은 후, DMA 인터럽트 처리를 한다. 버스트 단위로 DMA 인터럽트 처리를 하면 버스트와 버스트 사이에 SPI 데이터가 전송되지 않는 유휴 시간을 확보할 수 있다. 따라서 CPU(140)는 메모리 버스 트래픽이 DMA에 의해 방해받지 않으면서 안정된 인터럽트 처리 시간을 확보할 수 있다.

이때, 버스트 데이터를 전송할 경우 전송되는 버스트 데이터의 길이가 일정하면 문제가 없다. 그러나 길이가 다른 여러 가지 버스트 데이터가 동시에 전송될 경우 다음과 같은 문제가 발생하는데, 이를 설명하기 위한 도면이 도 3이다. 도 3은 서로 다른 길이를 가지는 버스트 SPI 데이터의 DMA 수신시 문제점을 설명하기 위한 도면이다. 도 3을 참조하여 종래 기술의 문제점을 설명하기로 한다.

상기 DMA 제어기(130)에 특정 버스트 데이터에 맞는 DMA 카운트 값을 설정해 놓으면 버스트의 길이가 다른 데이터가 수신될 경우 해당 버스트 전송이 완료되는 시점과 DMA 인터럽트가 발생되는 시점이 일치하지 않게 된다. 상기 CPU(140)가 인터럽트 처리를 하는 동안 고속의 SPI 데이터가 계속 들어오게 되고, 이때 CPU(140)의 메모리 버스 사용 시간에 여유가 없을 경우 DMA 전송간 데이터가 유실될 수 있는 문제점이 있다.

종래에는 이와 같은 문제점을 해결하기 위해 SPI 송신기(110)에서 특정 버스트의 패킷 길이를 정하여 모든 데이터를 특정 버스트 패킷 길이에 맞도록 재패킷화 하는 방법을 사용하였다.

그러나 재패킷화 과정에서의 헤더의 삽입이나 제로 패딩(zero padding) 등의 오버헤드(overhead)가 증가하게 된다.

지상파 DMB 수신 칩의 예를 들면, 지상파 DMB 수신 칩에서 SPI를 통해 디코더 프로세서로 전송되는 데이터는 도 3에 도시한 바와 같이, 384 바이트(byte) 단위의 FIC(Fast Information Channel) 데이터와 188 바이트 단위의 전송 스트림(Transport Stream, 이하 'TS'라 칭함) 패킷 데이터가 있다. 디코더 프로세서의 DMA 카운트 값이 188 바이트로 지정되어 있다면, 384 바이트의 FIC 데이터가 들어올 경우, 버스트 데이터 수신 중 188 바이트가 들어오면 DMA 인터럽트가 발생되고, 인터럽트 처리 루틴을 수행하는 동안 384 바이트에서 188 바이트를 뺀 196 바이트의 후속 데이터가 들어오게 되어 후속 데이터가 유실될 가능성이 있다.

재패킷화를 통해 이와 같은 문제점을 해결하려 할 경우 384 바이트의 FIC 데이터를 188 바이트 단위 버스트 데이터로 재패킷화 할 수 있는데, 384 바이트의 FIC 데이터를 최소한 3 개의 188 바이트 패킷 버스트(188 X 3 = 564 바이트)로 변환해야 하며, 이러한 경우 564 바이트에서 384 바이트를 뺀 180 바이트의 의미없는 데이터를 덧붙여 보내야 한다.

이 경우 SPI 데이터를 수신하는 디코더 프로세서의 소프트웨어에서는 수신된 데이터를 다시 FIC 데이터와 TS 패킷 데이터로 분류하여야 하므로 이에 따른 소프트웨어 처리량과 메모리 버스 사용량이 증가하게 되는 문제점이 있다.

따라서 본 발명의 목적은 직렬 통신 장치에서 SPI 데이터 수신시, 소프트웨어 처리량과 메모리 버스 사용량을 감소시키는 직렬 통신 방식을 이용한 데이터 송수신 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 직렬 통신 장치에서 SPI로 전송하고자 하는 여러 종류의 데이터 고유 버스트 패킷 크기를 유지하여 재패킷화에 따른 오버헤드를 제거할 수 있는 직렬 통신 방식을 이용한 데이터 송수신 장치 및 방법을 제공함에 있 다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 직렬 통신 방식을 이용한 데이터 송수신 장치는 직렬 통신 방식을 이용한 데이터 송수신 장치에 있어서, 변경된 인에이블 신호, 직렬 형태로 SPI 클럭(clock)에 동기되어 전송된 데이터를 전송하는 송신기와, 상기 송신기로부터 수신된 변경된 인에이블 신호에서 버스트 단위의 패킷 전송이 종료되는 시점을 검출하면, DMA(Direct Memory Access) 전송 종료 제어 신호를 출력하는 수신기를 포함함을 특징으로 한다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 직렬 통신 방식을 이용한 데이터 송수신 방법은 직렬 통신 방식을 이용한 데이터 송수신 방법에 있어서, 변경된 인에이블 신호, 직렬 형태로 SPI 클럭(clock)에 동기되어 전송된 데이터를 전송하는 과정과, 상기 송신기로부터 수신된 변경된 인에이블 신호에서 버스트 단위의 패킷 전송이 종료되는 시점을 검출하면, DMA(Direct Memory Access) 전송 종료 제어 신호를 출력하는 과정을 포함함을 특징으로 한다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 직렬 통신 방식을 이용한 데이터 수신 장치는 직렬 통신 방식을 이용한 데이터 수신 장치에 있어서, 송신단으로부터 변경된 인에이블 신호, 직렬 형태로 SPI 클럭(clock)에 동기되어 전송된 데이터를 수신하는 수신부와, 상기 인에이블 신호에서 버스트 단위의 패킷 전송이 종료되는 시점을 검출하는 에지 검출부와, 상기 에지 검출부에 의해서 상기 버스트 단위의 패킷 전송이 종료되는 시점이 검출되면 DMA(Direct Memory Access) 전송 종료 제어 신호를 출력하는 DMA 전송 종료 제어 신호 발생부 를 포함함을 특징으로 한다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 직렬 통신 방식을 이용한 데이터 수신 방법은 직렬 통신 방식을 이용한 데이터 수신 방법에 있어서, 수신단으로부터 변경된 인에이블 신호, 직렬 형태로 SPI 클럭(clock)에 동기되어 전송된 데이터를 수신하는 과정과, 상기 인에이블 신호에서 버스트 단위의 패킷 전송이 종료되는 시점을 검출하는 과정과, 상기 변경된 인에이블 신호에서 버스트 단위의 패킷 전송이 종료되는 시점이 검출되면 DMA(Direct Memory Access) 전송 종료 제어 신호를 출력하는 과정을 포함함을 특징으로 한다.

하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명의 실시 예에 따른 직렬 통신 방식을 이용한 데이터 송수신 장치는 도 4를 참조하여 설명하기로 한다. 도 4는 본 발명의 실시 예에 따른 직렬 통신 방식을 이용한 데이터 송수신 장치의 블록 구성도를 도시한 것이다.

본 발명의 실시 예에 따른 직렬 통신 방식을 이용한 데이터 송수신 장치는 SPI 송신기(410)와, SPI 수신기(420)와, DMA 제어기(430)와, 메모리(435), CPU(440)로 구성된다.

상기 SPI 송신기(410)는 인에이블 신호 변경부(412)를 구비하며, SPI 데이터 전송시 변경된 인에이블 신호와 함께 상기 SPI 수신기(420)로 전송한다.

상기 인에이블 신호 변경부(412)는 SPI 수신기(420)로 전송할 인에이블 신호를 변경한다. 상기 인에이블 신호는 본 발명의 실시 예에 따라 SPI 수신기(420)의 DMA 제어기(430)에 버스트 단위의 패킷의 전송 종료를 알려주는 역할을 한다

예를 들면 188 바이트의 TS 패킷이 전송되는 구간은 SPI 인에이블 신호가 로우(low)로 하강하고, 버스트 단위의 패킷 전송이 끝나면 SPI 인에이블 신호가 하이(high)로 상승하도록 한다.

상기 SPI 수신기(420)는 수신부(422)와 에지(Edge) 검출부(424)와 DMA 전송 종료 제어 신호 발생부(426)로 구성된다.

상기 수신부(422)는 상기 SPI 송신기로부터(410)로부터 전송된 SPI 데이터(450), SPI 클럭(450), SPI 인에이블 신호(470)를 수신한다. 이때, SPI 데이터는 직렬 형태로 SPI 클럭(clock)에 동기되어 수신된다.

상기 에지 검출부(424)는 상기 수신부(422)에서 수신한 SPI 인에이블 신호(470)가 하이로 상승할 경우를 검출하고, 검출 결과를 상기 DMA 전송 종료 제어 신호 발생부(426)로 알려준다.

상기 DMA 전송 종료 제어 신호 발생부(426)는 상기 에지 검출부(424)에서 검출한 결과, 상기 SPI 송신기(410)로부터 수신된 인에이블 신호(470)가 하이로 상승 하는 순간일 경우, 즉, 버스트 단위의 패킷의 전송이 종료될 경우, DMA 제어기(430)에 DMA 전송을 종료하도록 하는 DMA 전송 종료 제어 신호(485)를 발생한다.

상기 SPI 수신기(420)는 상기 DMA 전송 종료 제어 신호 발생부(426)에서 발생한 상기 DMA 전송 종료 제어 신호(485)를 DMA 제어기(430)로 전송한다.

또한 SPI 수신기(420)에서는 한 바이트의 데이터가 들어올 때마다 DMA 제어기(430)에게 메모리(435)로 데이터를 가져가라는 신호인 DMA 요청 신호(480)를 전송한다.

그러면 상기 DMA 제어기(430)는 사전에 지정된 DMA 카운트 값에 의해 DMA 인터럽트를 발생시키지 않고, SPI 수신기(420)로부터 받은 DMA 전송 종료 제어 신호(485)에 따라 CPU(440)에 DMA 인터럽트(490)를 발생시킨다. 이때 DMA 인터럽트가 발생될 때까지의 DMA 전송 횟수는 DMA 제어기(430) 내 레지스터에 저장되고, CPU(440)는 DMA 인터럽트 처리 과정에서 해당 패킷의 길이를 알아낼 수 있다.

서로 다른 버스트 패킷 길이를 가지는 데이터가 동시에 전송될 경우에는 각각의 SPI 인에이블 신호(470)를 검출하여 DMA 인터럽트를 발생(490)시키므로, DMA 제어기(430)는 사전에 DMA 카운트 값을 지정할 필요가 없으며 인터럽트 처리 루틴에서는 수신된 데이터의 헤더 정보를 읽어 데이터의 종류와 길이를 파악할 수 있다.

단, DMA 데이터 수신을 위한 메모리(435)는 가장 긴 패킷 버스트 길이 이상으로 설정되어 있어야 하고, 전송되는 서로 다른 종류의 패킷이 하나의 버스트에 섞여 있지 않아야 한다.

도 5는 본 발명의 실시 예에 따른 SPI 프로토콜 전송 예를 도시한 도면이다.

도 5를 살펴보면, 188 바이트의 TS 패킷과 384 바이트의 FIC 데이터가 전송되고 있다.

SPI 수신기(420)에서 SPI 인에이블 신호(470)가 하이로 상승되는 시점마다 DMA 전송 종료 제어 신호가 발생됨을 도시한 것이다. 이때 SPI 인에이블 신호(470)가 하이로 상승되는 시점은 버스트가 전송되지 않는 유휴 구간임을 알 수 있다.

도 6은 본 발명의 실시 예에 따른 직렬 통신 방식을 이용한 데이터 송수신 방법을 도시한 흐름도이다.

먼저, SPI 송신기(410)의 인에이블 신호 변경부(412)는 601 단계에서 인에이블 신호를 변경한다. 그러면 송신부(414)는 603 단계에서 SPI 클럭(450), SPI 데이터(460), 상기 변경된 인에이블 신호(470)를 SPI 수신기(420)로 전송한다. 이때, SPI 데이터는 직렬 형태로 SPI 클럭(clock)에 동기되어 전송된다.

그러면, 상기 SPI 수신기(420)의 수신부(422)는 605 단계에서 상기 SPI 송신기(410)로부터 SPI 클럭(450), SPI 데이터(460), 상기 변경된 인에이블 신호(470)를 수신한다. 에지 검출부(424)는 607 단계에서 상기 변경된 인에이블 신호가 하이로 상승하는 순간을 검출한다. 이후, DMA 전송 종료 제어 신호 발생부(426)는 609 단계에서 상기 에지 검출부(424)에서 검출한 결과, 상기 SPI 송신기(410)로부터 수신된 인에이블 신호가 하이로 상승하는 순간일 경우, DMA 제어기(430)에 DMA 전송을 종료하도록 하는 DMA 전송 종료 제어 신호(485)를 발생한다. SPI 수신기(420)는 611 단계에서 발생된 DMA 전송 종료 제어 신호(485)는 DMA 제어기(430)로 전송한 다.

상기 DMA 제어기(430)는 613 단계에서 CPU(440)에 DMA 인터럽트(490)를 발생한다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구의 범위뿐만 아니라 이 특허 청구의 범위와 균등한 것들에 의해 정해져야 한다.

이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.

본 발명은 직렬 통신 장치에서 SPI 데이터 수신시, 소프트웨어 처리량과 메모리 버스 사용량을 감소시킬 수 있다.

또한 본 발명은 직렬 통신 장치에서 SPI로 전송하고자 하는 여러 종류의 데이터 고유 버스트 패킷 크기를 유지하여 재패킷화에 따른 오버헤드를 제거할 수 있다.

또한 본 발명은 CPU에서 재패킷화 과정에 필요한 수신 데이터의 분류 작업 단계를 줄여 CPU 사용량을 줄일 수 있다.

Claims (11)

1. 직렬 통신 방식을 이용한 데이터 송수신 장치에 있어서,

   변경된 인에이블 신호, 직렬 형태로 SPI 클럭(clock)에 동기되어 전송된 데이터를 전송하는 송신기와,

   상기 송신기로부터 수신된 변경된 인에이블 신호에서 버스트 단위의 패킷 전송이 종료되는 시점을 검출하면, DMA(Direct Memory Access) 전송 종료 제어 신호를 출력하는 수신기를 포함함을 특징으로 하는 직렬 통신 방식을 이용한 데이터 송수신 장치.
2. 제1항에 있어서,

   상기 송신기는,

   상기 수신기로 전송할 인에이블 신호를 변경하여 출력하는 인에이블 신호 변경부를 더 포함함을 특징으로 하는 직렬 통신 방식을 이용한 데이터 송수신 장치.
3. 제1항에 있어서,

   상기 DMA 전송 종료 제어 신호에 따라 CPU(Central Processing Unit)에 DMA 인터럽트를 발생시키는 DMA 제어기를 더 포함함을 특징으로 하는 직렬 통신 방식을 이용한 데이터 송수신 장치.
4. 제1항에 있어서,

   상기 수신기는,

   상기 송신기로부터 수신된 변경된 인에이블 신호와 직렬 형태로 SPI 클럭(clock)에 동기되어 전송된 데이터를 수신하는 수신부와,

   상기 변경된 인에이블 신호에서 버스트 단위의 패킷 전송이 종료되는 시점을 검출하는 에지 검출부와,

   상기 에지 검출부에 의해서 상기 버스트 단위의 패킷 전송이 종료되는 시점이 검출되면 DMA 전송 종료 제어 신호를 출력하는 DMA 전송 종료 제어 신호 발생부를 더 포함함을 특징으로 하는 직렬 통신 방식을 이용한 데이터 송수신 장치.
5. 직렬 통신 방식을 이용한 데이터 송수신 방법에 있어서,

   변경된 인에이블 신호, 직렬 형태로 SPI 클럭(clock)에 동기되어 전송된 데이터를 전송하는 과정과,

   상기 송신기로부터 수신된 변경된 인에이블 신호에서 버스트 단위의 패킷 전송이 종료되는 시점을 검출하면, DMA(Direct Memory Access) 전송 종료 제어 신호를 출력하는 과정을 포함함을 특징으로 하는 직렬 통신 방식을 이용한 데이터 송수 신 방법.
6. 제5항에 있어서,

   상기 DMA 전송 종료 제어 신호를 출력하는 과정은,

   상기 변경된 인에이블 신호와 직렬 형태로 SPI 클럭(clock)에 동기되어 전송된 데이터를 수신하는 과정과,

   상기 변경된 인에이블 신호에서 버스트 단위의 패킷 전송이 종료되는 시점을 검출하는 과정과,

   상기 변경된 인에이블 신호에서 버스트 단위의 패킷 전송이 종료되는 시점이 검출되면 DMA 전송 종료 제어 신호를 출력하는 과정을 포함함을 특징으로 하는 직렬 통신 방식을 이용한 데이터 송수신 방법.
7. 제5항에 있어서,

   상기 DMA 전송 종료 제어 신호에 따라 CPU(Central Processing Unit)에 DMA 인터럽트를 발생시키는 과정을 더 포함함을 특징으로 하는 직렬 통신 방식을 이용한 데이터 송수신 방법.
8. 직렬 통신 방식을 이용한 데이터 수신 장치에 있어서,

   송신단으로부터 변경된 인에이블 신호, 직렬 형태로 SPI 클럭(clock)에 동기되어 전송된 데이터를 수신하는 수신부와,

   상기 인에이블 신호에서 버스트 단위의 패킷 전송이 종료되는 시점을 검출하는 에지 검출부와,

   상기 에지 검출부에 의해서 상기 버스트 단위의 패킷 전송이 종료되는 시점이 검출되면 DMA(Direct Memory Access) 전송 종료 제어 신호를 출력하는 DMA 전송 종료 제어 신호 발생부를 포함함을 특징으로 하는 직렬 통신 방식을 이용한 데이터 수신 장치.
9. 제8항에 있어서,

   상기 DMA 전송 종료 제어 신호에 따라 CPU(Central Processing Unit)에 DMA 인터럽트를 발생시키는 DMA 제어기를 더 포함함을 특징으로 하는 직렬 통신 방식을 이용한 데이터 수신 장치.
10. 직렬 통신 방식을 이용한 데이터 수신 방법에 있어서,

    수신단으로부터 변경된 인에이블 신호, 직렬 형태로 SPI 클럭(clock)에 동기되어 전송된 데이터를 수신하는 과정과,

    상기 인에이블 신호에서 버스트 단위의 패킷 전송이 종료되는 시점을 검출하는 과정과,

    상기 변경된 인에이블 신호에서 버스트 단위의 패킷 전송이 종료되는 시점이 검출되면 DMA(Direct Memory Access) 전송 종료 제어 신호를 출력하는 과정을 포함함을 특징으로 하는 직렬 통신 방식을 이용한 데이터 수신 방법.
11. 제10항에 있어서,

    상기 DMA 전송 종료 제어 신호에 따라 CPU(Central Processing Unit)에 DMA 인터럽트를 발생시키는 과정을 더 포함함을 특징으로 하는 직렬 통신 방식을 이용한 데이터 수신 방법.

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