KR20080003095A - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 액정표시장치 및 그 제조방법은 공정의 단순화와 비용절감을 이룩한 발명이다. 이를 위한 본 발명은, 화소부와 패드부로 구분되는 제 1 기판과 상기 제 1 기판과 합착되는 제 2 기판을 제공하는 단계; 상기 제 1 기판의 화소부에 트렌치를 형성하는 단계; 상기 트렌치내부에 상기 트렌치의 단차를 따른 게이트전극을 형성하는 단계; 상기 게이트전극을 포함하는 상기 제 1 기판의 상부에 게이트 절연막, 액티브 패턴 및 에치 스토퍼막을 차례로 적층하고, 상기 트렌치로 인한 홀 내부에만 상기 에치 스토퍼막이 잔존하도록 상기 에치 스토퍼막을 패터닝하는 단계; 상기 에치 스토퍼막을 포함하는 상기 액티브 패턴 상에, 도전성물질을 형성하고 제 2 마스크를 이용하여 소스전극과 드레인 전극을 형성하는 단계; 제 3 마스크를 이용하여 페시베이션막을 형성하는 단계; 상기 제 1 기판의 화소부에 형성되되 상기 소스전극과 접속된 화소전극을 형성하는 단계; 및 상기 제 1 기판과 제 2 기판 사이에 액정층을 형성하는 단계를 포함하여 이루어진다. 또한 본 발명은 화소부와 패드부로 구분되는 제 1 기판; 상기 제 1 기판의 화소부에 형성되며, 상기 제 1 기판에 형성된 트렌치 내부에 상기 트렌치의 단차를 따라 형성된 게이트전극; 상기 게이트전극을 포함하는 상기 제 1 기판의 상부에 형성되되 상기 트렌치로 인한 굴곡을 따라 형성된 게이트 절연막과 상기 게이트 절연막 상에 형성된 액티브 패턴; 상기 액티브 패턴의 채널영역에 형성된 에치 스토퍼; 상기 제 1 기판의 화소부에 형성된 소스전극과 드레인전극; 상기 제 1 기판의 화소부에 화소부 절연막을 개 재하여 형성된 화소전극; 및 상기 제 1 기판과 대향하여 합착되는 제 2 기판을 포함하여 이루어진다.
4 마스크, 에치 스토퍼, 단차, 박막 트랜지스터, 엘시디

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도.
도 2a 내지 도 2d는 도 1에 도시된 액정표시장치에 있어서, 어레이 기판의 제조공정을 순차적으로 나타내는 단면도.
도 3a 내지 도3h는 본 발명의 일실시예에 따른 액정표시장치의 어레이 기판 제조공정을 순차적으로 나타내는 공정단면도.
** 도면의 주요부분에 대한 부호의 설명 **
40 : 기판 41 : 게이트 전극
42 : 포토레지스트 43 : 게이트 절연막
44 : 액티브 패턴 45 : 에치 스토퍼
46 : n+ 비정질 실리콘 47 : 소스/드레인
48 : 페시베이션막 49 : 화소전극
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 에 치 스토퍼를 구비한 액정표시장치를 제조하되, 종래보다 사용되는 마스크 수를 감소시켜 제조공정을 단순화하고 수율을 향상시킨 액정표시장치 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
이때, 상기 액정표시장치의 스위칭소자로는 일반적으로 박막 트랜지스터(Thin Film Transistor; TFT)를 사용하며, 상기 박막 트랜지스터의 채널층으로는 비정질 실리콘(amorphous silicon) 박막을 사용한다.
상기 액정표시장치의 제조공정은 기본적으로 박막 트랜지스터를 포함하는 어레이 기판의 제작에 다수의 마스크 공정(즉, 포토리소그래피(photolithography)공정)을 필요로 하므로 생산성 면에서 상기 마스크공정의 수를 줄이는 방법이 요구되어지고 있다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도이다.
도면에 도시된 바와 같이, 상기 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.
상기 컬러필터 기판(5)은 색상을 구현하는 서브-컬러필터(적, 녹, 청)(7)를 포함하는 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
또한, 상기 어레이 기판(10)은 상기 기판(10) 위에 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(Thin Film Transistor; TFT)(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 구성된다.
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 두 기판의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.
전술한 박막 트랜지스터(Thin Film Transistor; TFT)(T) 의 경우, 그 구조는 보텀 게이트(Bottom Gate) 방식과 톱 게이트(Top Gate) 방식이 사용되는데, 대부분의 경우 보텀 게이트 방식이 사용되며, 상기 보텀 게이트 방식은 다시 E/S (Etch Stopper)형과 BCE(Back Channel Etch)형으로 나눌수 있다.
여기서 에치 스토퍼 형은, 채널역할을 하는 액티브 패턴을 보호해주는 에치 스토퍼막을 구비하고 있어, 후속 공정에서 액티브 패턴이 식각되는 것을 방지해주므로 소자특성 향상에 많은 도움을 줄 수있다, 하지만, 에치 스토퍼를 형성하기 위한 마스크 공정이 한 단계 더 추가되므로 그 만큼 공정단가가 증가하는 단점이 있다.
다음으로, 백 채널 에치 형은 에치 스토퍼(etch stopper)가 형성되지 않은 방식으로서, 사용되는 마스크 갯수는 에치 스토퍼 형에 비해 적지만 채널 상부의 n+ 비정질 실리콘 박막을 식각하는 과정에서 채널역할을 하는 액티브 패턴이 어느 정도 과도 식각(over-etch)되므로, 여러가지 문제점을 야기시키고 있다.
이러한 문제점에 대해 살펴보면, 액티브 패턴이 과도식각되는 정도가 위치에 따라 서로 다르기 때문에 박막 트랜지스터의 특성이 균일하지 않다.
도 2a 내지 도 2d는 도 1에 도시된 액정표시장치에 있어서, 어레이 기판의 제조공정을 순차적으로 나타내는 단면도로서, 참고로 도2a 내지 도2d 에 도시된 액정표시장치는 5 마스크를 사용하여 제조되며 에치 스토퍼가 구비된 액정표시장치 이다.
상술한 점들을 참조하여 통상적인 액정표시 장치의 제조공정을 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 기판(10) 위에 포토리소그래피 공정(제 1 마스크 공정)을 이용하여 도전성 금속물질로 이루어진 게이트전극(21)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 게이트전극(21)이 형성된 기판(10) 전면에 차례대로 제 1 절연막(22)과 비정질 실리콘 박막(23)을 증착한 후, 그 상부에 에치 스토퍼로 사용될 막(24)을 형성한다.
이후에, 포토리소그래피 공정(제 2 마스크 공정)을 이용하여 상기 에치 스토퍼(24)를 패터닝한다. 이때, 에치 스토퍼(24)는 박막 트랜지스터의 채널영역을 보호하기 위해 적절한 형상으로 패터닝된다.
다음으로, 패터닝된 에치 스토퍼(24)를 포함하는 비정질 실리콘 박막(23)의 상부에 n+ 비정질 실리콘 박막(25)과 도전성 금속물질(26)을 차례로 적층 형성한다.
이후, 도 2c에 도시된 바와같이, 포토리소그래피 공정(제 3 마스크 공정)을 진행하여 비정질 실리콘 박막(23)과 n+ 비정질 실리콘막(24) 및 도전성 금속물질(25)을 선택적으로 패터닝함으로써 상기 게이트전극(21) 위에 비정질 실리콘 박막으로 이루어진 액티브패턴(23)과 박막 트랜지스터의 소스/드레인 전극(26)을 형성한다.
이때, 박막트랜지스터의 채널역할을 하는 액티브패턴(23)의 상부에는 에치 스토퍼(24)가 존재하여 상기 제 3 마스크 공정시 액티브패턴(23)을 보호하고 있음을 알 수 있다.
즉, 에치 스토퍼가 없는 경우에는, 소스전극과 드레인 전극(26)을 서로 이격 되게 패터닝하고, 채널영역에 존재하는 n+ 비정질 실리콘박막(25)도 함께 제거하여 채널영역의 액티브패턴(23)을 노출시키고자 하는 제 3 마스크 공정시, 채널영역의 액티브패턴(23)도 일정두께 과도식각(over-etch)되어 액티브패턴(23)의 전체두께가 감소하는 단점이 있었지만, 에치 스토퍼를 적용하게 되면 이러한 손실을 막을 수 있다.
그리고 도2c에는 도시되어 있지 않지만, 상기 제 3 마스크 공정 진행시 상기 액티브 패턴(23) 위에 형성되어 있는 n+ 비정질 실리콘 박막(25)의 소정영역이 제거되어 상기 액티브패턴(23)과 소오스/드레인전극(26) 사이에 오믹-콘택(ohmic contact)층이 형성된다.
다음으로, 도 2d에 도시된 바와 같이, 상기 소스전극과 드레인전극(26)이 형성된 기판(10) 전면에 제 2 절연막(27)을 증착한다. 여기서, 제 2 절연막(27)은 소자를 습기나 스크래치(scratch)등으로 부터 보호하기 위한 페시베이션막(passivation layer)이다. 이후, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 제 2 절연막(27)의 일부 영역을 제거하여 상기 소스전극(26)의 일부를 노출시키는 콘택홀(도2d에는 화소전극용 투명 도전물질로 채워져 있음)을 형성한다.
마지막으로, 페시베이션막이 형성된 기판(10) 전면에 투명한 도전성 금속물질(28)을 증착한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 패터닝함으로써 상기 콘택홀을 통해 소스전극(23)과 전기적으로 접속하는 화소전극(28)을 형성한다.
이상과 같이 박막 트랜지스터를 포함하는 어레이 기판의 제조에는 게이트전 극, 에치 스토퍼, 액티브패턴과 소스/드레인전극, 콘택홀 및 화소전극 등을 패터닝하는데 총 5번의 포토리소그래피 공정을 필요로 한다.
상기 포토리소그래피 공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공정 등 다수의 공정으로 이루어져 있다. 그 결과 다수의 포토리소그래피 공정이 사용되면 생산단가 증가 및 생산 수율을 떨어뜨리며 형성된 박막 트랜지스터에 결함이 발생될 확률을 높이게 하는 등 많은 문제점이 있다.
특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 액정표시장치의 제조비용이 이에 비례하여 상승하는 문제점이 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 에치 스토퍼를 적용하되, 마스크 공정의 수를 감소시켜 생산단가 감소, 생산효율 증가 및 소자 특성향상을 이룩한 액정표시장치 및 그 제조방법을 제공하는데 목적이 있다.
상기한 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 액정표시장치는 화소부와 패드부로 구분되는 제 1 기판; 상기 제 1 기판의 화소부에 형성되며, 상기 제 1 기판에 형성된 트렌치 내부에 상기 트렌치의 단차를 따라 형성된 게이트전극; 상기 게이트전극을 포함하는 상기 제 1 기판의 상부에 형성되되 상기 트렌치로 인한 굴곡을 따라 형성된 게이트 절연막과 상기 게이트 절연막 상에 형성된 액티브 패턴; 상기 액티브 패턴의 채널영역에 형성된 에치 스토퍼; 상기 제 1 기판의 화소부에 형성된 소스전극과 드레인전극; 상기 제 1 기판의 화소부에 화소부 절연막을 개재하여 형성된 화소전극; 및 상기 제 1 기판과 대향하여 합착되는 제 2 기판을 포함하여 이루어진다.
또한, 본 발명의 일실시예에 따른 액정표시장치의 제조방법은 화소부와 패드부로 구분되는 제 1 기판과 상기 제 1 기판과 합착되는 제 2 기판을 제공하는 단계; 상기 제 1 기판의 화소부에 트렌치를 형성하는 단계; 상기 트렌치내부에 상기 트렌치의 단차를 따른 게이트전극을 형성하는 단계; 상기 게이트전극을 포함하는 상기 제 1 기판의 상부에 게이트 절연막, 액티브 패턴 및 에치 스토퍼막을 차례로 적층하고, 상기 트렌치로 인한 홀 내부에만 상기 에치 스토퍼막이 잔존하도록 상기 에치 스토퍼막을 패터닝하는 단계; 상기 에치 스토퍼막을 포함하는 상기 액티브 패턴 상에, 도전성물질을 형성하고 소스전극과 드레인 전극을 형성하는 단계; 페시베이션막을 형성하는 단계; 상기 제 1 기판의 화소부에 형성되되 상기 소스전극과 접속된 화소전극을 형성하는 단계; 및 상기 제 1 기판과 제 2 기판 사이에 액정층을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 일실시예에 따른 액정표시장치 및 그 제조방법을 상세히 설명한다.
먼저, 도 3h는 본 발명의 일실시예에 따라 형성된 액정표시소자의 단면을 도시한 도면으로, 화소부에 형성된 박막 트랜지스터의 단면을 도시한 도면이다.
도 3h를 참조하면, 유리와 같이 투명한 기판(40)에 트렌치가 형성되어 있으 며, 트렌치의 내부에는 트렌치의 단차를 따라 게이트 전극(41)이 패터닝되어 있다. 본 발명의 일실시예에서는 게이트 전극이 트렌치 내부에 형성됨에 따라, 게이트 전극의 두께를 종래보다 증가시킬 수 있는 장점이 있다.
그리고, 게이트 전극(41)을 포함하는 기판(40) 전면에 게이트 절연막(43)과 액티브 패턴(44)이 적층되어 있되, 게이트 절연막(43)과 액티브 패턴(44) 역시 트렌치로 인한 굴곡을 따라 형성되어 있음을 알 수 있다.
또한, 액티브 패턴(44) 상의 일정영역에는 박막 트랜지스터(TFT)의 채널영역을 보호해주는 에치 스토퍼(45)가 형성되어 있으며, 액티브 패턴의 소정영역에는 중첩된 n+ 비정질 실리콘(46)과 도전성물질(47)이 서로 이격되어 형성되어 소스전극(47)과 드레인 전극을 형성하고 있다.
그리고 전체 구조 상부에는 소자를 보호하기 위한 페시베이션막(48)이 형성되어 있으며, 페시베이션막(48)의 소정영역을 관통하여 소스전극(47)과 전기적으로 접속된 화소전극(49)이 상기 페시베이션막(48) 상에 형성되어 있다.
이러한 구조를 갖는 본 발명에 따른 액정표시소자는 채널영역을 보호해주는 에치 스토퍼를 구비하되, 4개의 마스크 공정만을 사용하여 형성되므로 생산단가 감소 및 균일한 특성을 갖는 액정표시소자를 얻을 수 있다.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 액정표시장치의 제조공정을 도시한 공정단면도로서, 화소부의 박막트랜지스터(TFT)를 제조하는 공정만을 도시한 도면이다.
이하에서는 도 3a 내지 도 3h를 참조하여 본 발명의 일실시예에 따른 액정표 시소자의 제조방법을 설명한다.
먼저, 도 3a에 도시된 바와같이 유리와 같은 투명한 기판(40)의 소정 영역에 트렌치(trench)를 형성한다.
즉, 도 3a에는 도시되어 있지 않지만, 기판(40)상에 제 1 마스크(미도시)를 형성하고, 상기 기판의 소정영역이 노출되도록 상기 제 1 마스크를 패터닝한다. 이후, 패터닝된 제 1 마스크를 식각마스크로 사용하여 HF 를 이용한 습식식각(wet-etch) 또는 건식식각(dry-etch) 공정을 진행하여 기판의 소정영역에 트렌치를 형성한다.
다음으로 도 3b에 도시된 바와같이 트렌치를 포함하는 기판 전면에 게이트 전극으로 사용될 제 1 도전막(41)을 형성한다. 이때, 제 1 도전막(41)은 트렌치의 단차를 따라 형성되며, 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전물질이 사용될 수 있다. 또한, 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 상기 제 1 도전막(41)을 형성할 수도 있다.
근래에 액정표시장치의 크기가 대형화 하면서, 게이트 신호의 지연이 문제가 되고 있는데, 본 발명의 일실시예에서와 같이 기판에 트렌치를 형성하고, 상기 트렌치 내부에 게이트 전극을 형성하게 되면, 트렌치를 이용하는 만큼 게이트 전극의 두께를 종래보다 증가시킬 수 있다. 따라서, 본 발명을 적용하면, 게이트 전극의 신호지연 문제 해결에도 도움을 줄 수 있다.
다음으로, 제 1 도전막(41) 상에 포토레지스트(42)를 형성한다. 이때, 포토레지스트(42)는 상기 트렌치의 내부를 모두 메우게끔 스핀코팅(spin coating)법을 이용하여 형성되므로 평탄한 상면을 갖고 있다.
이와같이 포토레지스트를 형성한 이후에, 노광량을 조절하여 식각공정을 진행하거나 또는 적정시간 동안의 포토레지스트 애싱(Photoresist Ashing)공정을 진행하게 되면, 도 3c에 도시된 바와같이 트렌치로 인한 홀 내부에만 포토레지스트(42)가 잔존하게 되며, 그 이외의 영역에 형성되었던 포토레지스트는 모두 제거된다.
다음으로 도 3d에 도시된 바와같은 게이트 전극 패턴을 얻기 위한 식각공정이 진행된다. 즉, 도 3c에서와 같이 홀 내부에만 포토레지스트(42)가 잔존한 상태에서 전면식각 공정을 진행하게 되면, 기판의 상부에 형성된 제 1 도전막(41)과 홀 내부를 채우고 있는 포토레지스트(42)는 모두 식각되어 제거되는 반면에, 트렌치 내부에 형성된 제 1 도전막(41)은 잔존하게 되어, 도3 d에 도시된 바와 같은 형태의 게이트 전극 패턴을 얻을 수 있다.
즉, 본 발명의 일실시예에 따르면 게이트 전극패턴을 형성하는데, 마스크가 사용되지 않음을 알 수 있다. 종래에는 게이트 전극패턴을 형성하기 위해서는 마스크를 이용하여 제 1 도전막을 패터닝하는 것이 일반적이 공정이었기 때문에 마스크 사용이 필수적이었다.
하지만, 본 발명의 일실시예에서는 마스크 없이 트렌치를 이용한 식각공정을 진행하여 게이트 전극 패턴을 형성하였다. 또한, 본 발명의 일실시예에서는 게이트 전극이 트렌치 내부에 형성되기 때문에, 게이트 전극의 두께를 증가시키는데 있어 종래보다 많은 공정 마진(margin)을 가질 수 있다.
이와같이 본 발명의 일실시예에서는 게이트 전극을 패터닝할 때 마스크 없이 진행되기 때문에 포토레지스트 큐어(Photoresist Cure) 공정이 추가로 진행할 수도 있다.
다음으로 도 3e에 도시된 바와같이, 게이트 전극 패턴을 포함하는 기판 전면에 게이트 절연막(43), 액티브 패턴(44)을 적층하여 형성한다. 이때, 게이트 절연막(43)과 액티브 패턴(44) 역시 상기 트렌치로 인한 단차를 따라 굴곡되게 형성된다. 여기서, 액티브 패턴은 비정질 실리콘막(수소화된 비정질 실리콘막이 사용될 수도 있음)으로 이루어지며 박막트랜지스터가 완성되면, 박막트랜지스터의 채널이 형성되는 영역이다.
다음으로 굴곡되게 형성된 액티브 패턴(44)의 상부에 에치 스토퍼막(45)을 형성한다. 에치 스토퍼막(45)으로는 실리콘산화막 또는 실리콘질화막과 같은 투명한 무기절연물질을 포함하며, 고개구율을 위해 벤조사이클로부텐(benzocyclobutene : BCB) 또는 아크릴계 수지(resin)와 같은 투명한 유기절연물질을 포함할 수도 있다. 그리고 에치 스토퍼막(45) 역시 트렌치로 인한 굴곡을 따라 형성된다.
이와같이 게이트 절연막(43), 액티브 패턴(44) 및 에치 스토퍼막(45)가 모두 트렌치로 인한 굴곡을 따라 적층된 상태에서 전면식각 공정을 진행하게 되면, 트렌치로 인한 굴곡내부에 형성된 에치 스토퍼막은 잔존하게 되며, 나머지 에치 스토퍼 막은 제거된다.
결국, 본 발명의 일실시예에서는 도 3e에 도시된 바와같이, 트렌치 내부에 게이트 전극(41)이 있으며, 에치 스토퍼막(45) 역시 트렌치로 인한 굴곡내부에만 잔존하므로, 에치 스토퍼막(45)은 후속 식각공정에서 채널 역할을 하는 액티브 패턴이 손상되는 것을 막을 수 있다.
그리고 이러한 형태의 에치 스토퍼막(45)을 얻기 위한 공정 역시 마스크 없이 진행되었음을 알 수 있다.
다음으로 도 3f에 도시된 공정이 진행된다. 즉, 패터닝된 에치 스토퍼막(45)를 포함하는 액티브 패턴(44)의 상부에 n+ 비정질 실리콘 박막(46)이 형성되며 그 상부에 제 2 도전막(47)이 형성된다. 이어서, 제 2 마스크(미도시)를 이용한 포토리소그래피 공정을 진행하여 소스전극(47)과 드레인 전극을 형성한다.
이때, 상기 제 2 마스크가 사용되는 포토리소그래피 공정은 하프노광 기술이 적용되며, 제 2 도전막(47)과 n+ 비정질 실리콘박막(46) 및 액티브 패턴(44)도 함께 패터닝되며, 제 2 마스크를 이용한 패터닝 공정은 게이트 절연막(43)이 노출될 때 까지 진행되어 소스 전극(47)과 드레인 전극을 형성하게 된다.
다음으로 도3g에 도시된 바와같이 소자를 습기나 스크래치로 부터 보호할 목적으로 전체 구조 상에 페시베이션막(48)이 형성된다.
다음으로 도3h에 도시된 바와같이 제 3 마스크(미도시)를 이용한 포토리소그래피 공정을 진행하여 페시베이션막(48)의 소정영역을 관통하여 소스 전극(47)을 노출시키는 콘택홀(도 3h에서는 화소전극용 투명한 도전성 금속물질로 채워져 있 음)을 형성한다.
이후, 투명한 도전성 물질(49)을 기판 전면에 증착한 후 제 4 마스크를 이용한 포토리소그래피공정을 이용하여 패터닝함으로써 상기 콘택홀을 통해 소스전극(47)과 전기적으로 접속하는 화소전극(49)을 형성한다.
여기서, 화소전극용 투명한 도전성 물질(49)로는 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투과율이 뛰어난 투명한 도전물질을 포함하여 이루어진다.
이후에 액정표시소자를 구성하는 액정층을 형성하는 단계 등, 통상적인 공정을 진행하여 액정표시소자를 제작한다.
상술한 바와같은 본 발명의 일실시예에 따르면 마스크 갯수를 종래보다 1개 감소한 4 마스크 공정을 통해, 액티브 패턴을 보호할 수 있는 에치 스토퍼를 구비할 수 있어 생산비용을 절감할 수 있으며, 대형 화면에서 문제가 되고 있는 게이트 신호 지연 문제도 해결할 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치 및 그 제조방법은 에치 스토퍼를 구비하되 종래보다 사용되는 마스크 공정갯수를 감소시킬 수 있어 제조공정 의 수율향상과 비용절감을 이룩한 효과를 제공한다. 또한 본 발명에 따른 액정표시장치 및 그 제조방법은 게이트 전극물질의 두께를 증가시킬 수 있어 대형화면에서 문제가 되었던 신호 지연을 해결할 수 있는 장점이 있다.

Claims (9)

  1. 화소부와 패드부로 구분되는 제 1 기판과 상기 제 1 기판과 합착되는 제 2 기판을 제공하는 단계;
    상기 제 1 기판의 화소부에 트렌치를 형성하는 단계;
    상기 트렌치내부에 상기 트렌치의 단차를 따른 게이트전극을 형성하는 단계;
    상기 게이트전극을 포함하는 상기 제 1 기판의 상부에 게이트 절연막, 액티브 패턴 및 에치 스토퍼막을 차례로 적층하고, 상기 트렌치로 인한 홀 내부에만 상기 에치 스토퍼막이 잔존하도록 상기 에치 스토퍼막을 패터닝하는 단계;
    상기 에치 스토퍼막을 포함하는 상기 액티브 패턴 상에, 도전성물질을 형성하고 소스전극과 드레인 전극을 형성하는 단계;
    페시베이션막을 형성하는 단계;
    상기 제 1 기판의 화소부에 형성되되 상기 소스전극과 접속된 화소전극을 형성하는 단계; 및
    상기 제 1 기판과 제 2 기판 사이에 액정층을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
  2. 제 1 항에 있어서, 상기 트렌치 내부에 상기 트렌치의 단차를 따른 게이트전극을 형성하는 단계는,
    상기 기판과 상기 트렌치의 단차를 따라 도전성 물질을 형성하는 단계;
    상기 트렌치를 메우는 포토레지스트를 상기 도전성 물질 상에 형성하는 단계; 및
    상기 포토레지스트를 마스크로 이용한 식각공정을 진행하여 상기 도전성 물질이 상기 트렌치의 단차를 따라 잔존하도록 상기 도전성 물질을 패터닝하는 단계
    를 포함하여 이루어지는 것을 특징으로 하는 액정표시장치의 제조방법.
  3. 제 2 항에 있어서, 상기 트렌치를 메우는 포토레지스트를 상기 도전성 물질 상에 형성하는 단계는
    상기 도전성 물질 상에 상기 포토레지스트를 스핀 코팅하여 평탄면을 갖는 포토레지스트를 형성하는 단계; 및
    상기 트렌치로 인한 홀 내부에만 상기 스핀 코팅된 포토레지스트가 잔존하도록, 상기 스핀 코팅된 포토레지스트에 대한 식각공정 또는 애싱공정을 적용하는 단계를 포함하여 이루어지는 것을 특징으로 하는 액정표시장치의 제조방법.
  4. 제 1 항에 있어서, 상기 트렌치로 인한 홀 내부에만 상기 에치 스토퍼막이 잔존하도록 상기 에치 스토퍼막을 패터닝하는 단계는
    상기 게이트전극을 포함하는 상기 제 1 기판의 상부에 게이트 절연막, 액티브 패턴 및 에치 스토퍼막을 차례로 적층된 후, 상기 트렌치로 인한 홀의 단차를 이용하는 전면식각 공정을 진행하는 것을 특징으로 하는 액정표시장치의 제조방법.
  5. 제 1 항에 있어서, 상기 제 1 기판의 화소부에 트렌치를 형성하는 단계는 HF 를 이용한 습식식각 공정이 적용되는 것을 특징으로 하는 액정표시장치의 제조방법.
  6. 제 1 항에 있어서, 상기 제 2 마스크를 이용하여 소스전극과 드레인 전극을 형성하는 단계는
    상기 에치 스토퍼막을 포함하는 상기 액티브 패턴 상에, 제 1 도전형의 비정질 실리콘박막과 도전성 물질을 적층하여 형성하는 단계; 및
    하프노광기술이 적용된 제 2 마스크를 이용하여 상기 에치 스토퍼막과 상기 게이트 절연막이 노출되는 패터닝 공정을 진행하여 소스전극과 드레인 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 액정표시장치의 제조방법.
  7. 화소부와 패드부로 구분되는 제 1 기판;
    상기 제 1 기판의 화소부에 형성되며, 상기 제 1 기판에 형성된 트렌치 내부에 상기 트렌치의 단차를 따라 형성된 게이트전극;
    상기 게이트전극을 포함하는 상기 제 1 기판의 상부에 형성되되 상기 트렌치로 인한 굴곡을 따라 형성된 게이트 절연막과 상기 게이트 절연막 상에 형성된 액티브 패턴;
    상기 액티브 패턴의 채널영역에 형성된 에치 스토퍼;
    상기 제 1 기판의 화소부에 형성된 소스전극과 드레인전극;
    상기 제 1 기판의 화소부에 화소부 절연막을 개재하여 형성된 화소전극; 및
    상기 제 1 기판과 대향하여 합착되는 제 2 기판을 포함하는 액정표시장치.
  8. 제 7 항에 있어서, 상기 소스전극과 드레인전극은 n+ 비결정 실리콘막을 더 포함하여 구성되는 것을 특징으로 하는 액정표시장치.
  9. 제 7 항에 있어서, 상기 에치 스토퍼는
    상기 트렌치로 인한 홈 내부에만 형성되어 있는 것을 특징으로 하는 액정표시장치.
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