KR20080002592A - Driving device for bit line sense amplifier - Google Patents

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KR20080002592A KR1020060061486A KR20060061486A KR20080002592A KR 20080002592 A KR20080002592 A KR 20080002592A KR 1020060061486 A KR1020060061486 A KR 1020060061486A KR 20060061486 A KR20060061486 A KR 20060061486A KR 20080002592 A KR20080002592 A KR 20080002592A
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Abstract

A driving device for a bit line sense amplifier is provided to prevent row data inversion by a sense amplifier PMOS offset voltage by applying a high voltage level of a sense amplifier driver lower than a reference voltage during active operation of a low voltage sense amplifier. A bit line sense amplifier(10) is connected to a bit line and a complementary bit line, and amplifies and latches data of a cell array. A driving voltage driver(30) includes a first driver(31) supplying a clamp voltage, a second driver(32) supplying a core voltage and a third driver(33) supplying a ground voltage, and enables or disables a bit line sense amplifier by supplying or blocking a driving voltage to the bit line sense amplifier. An internal voltage generation part(40) generates an internal voltage. A power supply voltage control driver(20) outputs a power supply voltage to the first driver as a clamp voltage in response to an output voltage of the internal voltage generation part.

Description

비트라인 센스 엠프 구동 장치{DRIVING DEVICE FOR BIT LINE SENSE AMPLIFIER}Bit line sense amplifier driving device {DRIVING DEVICE FOR BIT LINE SENSE AMPLIFIER}

도 1은 종래 기술의 의한 비트라인 센스 엠프 구동 장치의 구성을 설명하기 위한 도면.BRIEF DESCRIPTION OF THE DRAWINGS The figure for demonstrating the structure of the bit line sense amplifier drive apparatus by a prior art.

도 2는 비트라인 센스엠프의 구성을 설명하기 위한 도면.2 is a view for explaining the configuration of a bit line sense amplifier.

도 3은 본 발명에 의한 비트라인 센스 엠프 구동 장치의 구성을 설명하기 위한 도면.3 is a view for explaining the configuration of the bit line sense amplifier driving apparatus according to the present invention.

도 4는 본 발명에 의한 비트라인 센스 엠프 구동 장치의 시뮬레이션을 위한 도면.4 is a diagram for a simulation of a bit line sense amplifier driving apparatus according to the present invention;

도 5는 도 4의 비트라인 센스 엠프 구동 장치의 시뮬레이션 결과를 설명하기 위한 도면.5 is a view for explaining a simulation result of the bit line sense amplifier driving device of FIG.

도 6은 본 발명에 의한 내부전원 발생부의 개략적인 구성을 설명하기 위한 도면.6 is a view for explaining a schematic configuration of the internal power generation unit according to the present invention.

도 7은 본 발명에 의한 내부전원(VPPRTO) 전압을 생성하는 펌핑부의 구성을 설명하기 위한 도면.7 is a view for explaining the configuration of the pumping unit for generating an internal power supply (VPPRTO) voltage according to the present invention.

본 발명은 비트라인 센스 엠프 구동 장치에 관한 것으로, 더 상세하게는 로우(Low) 데이터 반전 현상을 방지하고자 한 비트라인 센스 엠프 구동 장치에 관한 것이다.The present invention relates to a bit line sense amplifier driving apparatus, and more particularly, to a bit line sense amplifier driving apparatus intended to prevent low data inversion.

상기 엑티브 동작은 반도체 메모리 셀 어레이의 워드라인을 선택하여 워드라인에 연결된 셀에 대해 입출력을 가능하게 하고, 이후 비트라인을 접속하여 데이터를 리드, 라이트 하는 과정을 말한다.The active operation refers to a process of selecting a word line of a semiconductor memory cell array to enable input / output of a cell connected to the word line, and then reading and writing data by connecting bit lines.

반도체 메모리 칩에서의 엑티브 동작은 비트라인에 연결된 셀 데이터의 차지 쉐어링(Charge Sharing)에 의해 비트라인과 상보비트라인 사이의 전압레벨 차이가 확보된 후, 센스엠프 드라이버의 인에이블로 인해 비트라인과 상보비트라인은 각각 코어전압(High Data Voltage Level)과 접지전압(Low Data Voltage Level)로 증폭된다. 한편, 반도체 메모리 칩의 동작 전압이 낮아짐에 따라 비트라인 센스엠프의 게이트 소스 전압이 낮아져 비트라인의 구동전압레벨(RTO Level)을 엑티브 시작 구간 동안 높여주는 오버 드라이빙 장치를 사용하고 있다.The active operation in the semiconductor memory chip is performed by charge sharing of the cell data connected to the bit line to secure the voltage level difference between the bit line and the complementary bit line. The complementary bit line is amplified by a core voltage (High Data Voltage Level) and a ground voltage (Low Data Voltage Level), respectively. On the other hand, as the operating voltage of the semiconductor memory chip is lowered, the gate source voltage of the bit line sense amplifier is lowered so that an over-driving device is used to increase the RTO level of the bit line during the active start period.

도 1은 종래기술에 의한 비트라인 센스 엠프 구동 장치의 구성을 설명하기 위한 도면이다.1 is a view for explaining the configuration of a bit line sense amplifier driving apparatus according to the prior art.

도 1에 도시한 바와 같이, 종래의 비트라인 센스 엠프 구동 장치는 전원전압(VDD) 레벨이 상승하더라도 VDDCLP노드는 VPP-Vt의 레벨을 갖게 된다. 이렇게 공 급된 VDDCLP 전원은 엑티브 명령 이후 셀에 데이터가 실려 차지 쉐어링(Charge Sharing)이 일어난 후 일정시간 지연되어 발생된 엔스엠프 인에이블 신호(SAP1)에 응답하여 NMOS 트랜지스터(N4)를 턴 온 시켜 RTO 노드에 실리게 된다.As shown in FIG. 1, in the conventional bit line sense amplifier driving apparatus, even when the power supply voltage VDD level rises, the VDDCLP node has a level of VPP-Vt. The supplied VDDCLP power supply turns on the NMOS transistor N4 in response to the NMS enable signal SAP1 caused by a delay for a certain time after charge sharing occurs due to data being loaded into the cell after the active command. Will be loaded on the node.

도 2는 비트라인 센스엠프의 구성을 설명하기 위한 도면으로, 도 1에 의한 종래의 비트라인 센스 엠프 구동 장치로 도 2에 도시한 비트라인 센스엠프를 구동하게 되면, 비트라인 센스엠프의 회로에서 크로스-커플드 래치(Cross-Coupled Latch)를 구성하는 PMOS트랜지스터쌍(P1,P2)의 문턱전압의 불일치에 의해 소정 PMOS트랜지스터가 먼저 턴-온하는 문제점이 있었다. 이는 센스엠프 구동전압의 레벨이 상승하면서, PMOS트랜지스터(P1)의 문턱전압이 PMOS트랜지스터(P2)의 문턱전압보다 작을 경우에, PMOS트랜지스터(P1)는 쉽게 먼저 턴-온 된다. 이때 비트라인이 상보비트라인에 비하여 낮은 레벨의 전위를 가지고 있다면, 턴-온된 PMOS트랜지스터(P1)가 비트라인을 풀-업하면서 상보비트라인에 비해 낮은 레벨인 비트라인의 전위가 풀-업되는 문제점이 발생한다. 즉 실제로는 비트라인에 실린 로우 데이터가 감지 증폭되어야 하지만, 종래 반도체 장치에서는 상기와 같이 PMOS트랜지스터쌍간의 문턱전압차에 의해 리드시 하이레벨의 데이터가 감지증폭되는 데이터 오류가 발생하는 문제점이 있었다.FIG. 2 is a view for explaining a configuration of a bit line sense amplifier. When the bit line sense amplifier shown in FIG. 2 is driven by the conventional bit line sense amplifier driving apparatus of FIG. There is a problem in that a predetermined PMOS transistor is first turned on due to a mismatch in threshold voltages of the PMOS transistor pairs P1 and P2 constituting a cross-coupled latch. This is because when the level of the sense amplifier driving voltage increases, when the threshold voltage of the PMOS transistor P1 is smaller than the threshold voltage of the PMOS transistor P2, the PMOS transistor P1 is easily turned on first. At this time, if the bit line has a lower level of potential than the complementary bit line, the turned-on PMOS transistor P1 pulls up the bit line while the potential of the bit line, which is lower than that of the complementary bit line, is pulled up. A problem occurs. In other words, although the raw data loaded on the bit line should be sensed and amplified, a conventional semiconductor device has a problem in that a data error occurs in which a high level data is sensed and amplified at the time of reading due to the threshold voltage difference between the PMOS transistor pairs.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 창안된 것으로, 저 전압용 반도체 메모리의 엑티브 동작 시 비트라인 센스 엠프로 공급하는 센스 엠프 드라이버의 고전압 레벨을 기존 전압보다 낮은 전압을 인가하여 센스엠프 PMOS 옵셋(Offset) 전압에 의한 로우 데이터 반전 현상을 방지하고자 한 비트라인 센스 엠프 구동 장치를 제공한다.The present invention has been made to solve the above-mentioned problems of the prior art, by applying a voltage lower than the existing voltage to a high voltage level of the sense amplifier driver to supply a bit line sense amplifier during the active operation of the low-voltage semiconductor memory Provided are a bit line sense amplifier driving device to prevent a low data inversion caused by an amplifier PMOS offset voltage.

상기와 같은 목적을 달성하기 위한 본 발명은 비트라인 및 상보비트라인과 연결되어 셀 어레이의 데이터를 증폭하여 래치하는 비트라인 센스 엠프와; 클램프전압을 공급하는 제1드라이버와, 코어전압을 공급하는 제2드라이버 및 접지전압을 공급하는 제3드라이버를 포함하여 상기 비트라인 센스 엠프에 구동전압을 공급하거나 차단하여 비트라인 센스 엠프를 활성화 또는 비활성화 시키는 구동전압 드라이버와; 내부전원을 발생하는 내부전원 발생부와; 상기 내부전원 발생부의 출력전압에 응답하여 제1드라이버로 전원전압을 클램프전압으로 출력하는 전원전압 조절 드라이버;를 포함하여 이루어진다.According to an aspect of the present invention, a bit line sense amplifier is connected to a bit line and a complementary bit line to amplify and latch data of a cell array; A first driver for supplying a clamp voltage, a second driver for supplying a core voltage, and a third driver for supplying a ground voltage; A driving voltage driver to deactivate; An internal power generating unit generating internal power; And a power supply voltage adjusting driver configured to output the power supply voltage as a clamp voltage to the first driver in response to the output voltage of the internal power generation unit.

본 발명에서, 상기 구동전압 드라이버는 제1인에이블 신호에 응답하여 클램프전압을 비트라인 센스엠프의 구동전압으로 공급하는 제1드라이버와; 제2인에이블 신호에 응답하여 코어전압을 비트라인 센스엠프의 구동전압으로 공급하는 제2드라이버와; 제3인에이블 신호에 응답하여 접지전압을 비트라인 센스엠프의 접지단으로 공급하는 제3드라이버를 포함하여 구성한다.The driving voltage driver may include: a first driver supplying a clamp voltage to a driving voltage of a bit line sense amplifier in response to a first enable signal; A second driver supplying the core voltage to the driving voltage of the bit line sense amplifier in response to the second enable signal; And a third driver for supplying a ground voltage to the ground terminal of the bit line sense amplifier in response to the third enable signal.

본 발명에서, 상기 내부전원 발생부는 내부전원의 전압레벨을 검출하는 레벨 검출부와; 상기 레벨 검출부에 의해 검출한 전압레벨과 기준전압레벨을 비교하여 펌프의 주기를 결정하여 오실레이션부와; 상기 오실레이션부에 의해 결정한 주기로 펌핑하기 위한 제어신호를 발생하는 콘트롤부와; 상기 콘트롤부의 제어신호에 따라 전원전압을 펌핑하여 출력하는 펌핑부;로 구성한다.In the present invention, the internal power generation unit and a level detector for detecting the voltage level of the internal power supply; An oscillation unit for comparing a voltage level detected by the level detector with a reference voltage level to determine a cycle of the pump; A control unit for generating a control signal for pumping at a cycle determined by the oscillation unit; And a pumping unit for pumping and outputting a power supply voltage according to the control signal of the control unit.

본 발명에서, 상기 펌핑부는 출력되는 내부전원이 반도체 메모리의 전원전압보다는 높고 고전압보다는 낮은 전압레벨을 갖도록 더블러 펌핑 장치로 구성한다.In the present invention, the pumping unit is configured as a doubler pumping device so that the output internal power is higher than the power supply voltage of the semiconductor memory and has a voltage level lower than the high voltage.

본 발명에서, 상기 더블러 펌핑 장치는 제1제어신호에 응답하여 전원전압을 공급하는 NMOS트랜지스터와, 상기 전원전압을 충전하기 위한 커패시터(CAP)와, 제2제어신호에 응답하여 내부전원을 출력하는 NMOS트랜지스터를 포함하여 구성한다.In the present invention, the doubler pumping device outputs an internal power source in response to an NMOS transistor supplying a power supply voltage in response to a first control signal, a capacitor (CAP) for charging the power supply voltage, and a second control signal. The NMOS transistor is configured to include.

본 발명에서, 상기 전원전압 조절 드라이버는 내부전원 발생부의 출력전압에 응답하여 제1드라이버로 전원전압을 클램프전압으로 출력하는 NMOS트랜지스터로 구성한다.In the present invention, the power supply voltage adjusting driver is configured as an NMOS transistor for outputting the power supply voltage as a clamp voltage to the first driver in response to the output voltage of the internal power generation unit.

위와 같이 본 발명은 저 전압용 반도체 메모리의 엑티브 동작 시 비트라인 센스 엠프로 공급하는 센스 엠프 드라이버의 고전압 레벨을 기존 전압보다 낮은 전압을 인가하여 센스엠프 PMOS 옵셋(Offset) 전압에 의한 로우 데이터 반전 현상을 방지하고자 한다.As described above, the present invention applies a high voltage level of a sense amplifier driver that supplies a bit line sense amplifier to a lower voltage than a conventional voltage during an active operation of a low voltage semiconductor memory, thereby causing low data inversion due to a sense amplifier PMOS offset voltage. To prevent this.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다. 이 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail. This embodiment is only for illustrating the present invention, and the scope of protection of the present invention is not limited by these embodiments.

도 3은 본 발명에 의한 비트라인 센스 엠프 구동 장치의 구성을 설명하기 위 한 도면이고, 도 6은 본 발명에 의한 내부전원 발생부의 개략적인 구성을 설명하기 위한 도면이며, 도 7은 본 발명에 의한 내부전원(VPPRTO) 전압을 생성하는 펌핑부의 구성을 설명하기 위한 도면이다.3 is a view for explaining the configuration of the bit line sense amplifier driving apparatus according to the present invention, Figure 6 is a view for explaining a schematic configuration of the internal power generation unit according to the present invention, Figure 7 A diagram for describing a configuration of a pumping unit generating an internal power supply (VPPRTO) voltage.

도 3에 도시한 바와 같이, 본 발명은 비트라인 및 상보비트라인과 연결되어 셀 어레이의 데이터를 증폭하여 래치하는 비트라인 센스 엠프(10)와; 클램프전압(VDDCLP)을 공급하는 제1드라이버(31)와, 코어전압(VCORE)을 공급하는 제2드라이버(32) 및 접지전압(VSS)을 공급하는 제3드라이버(33)를 포함하여 상기 비트라인 센스 엠프(10)에 구동전압을 공급하거나 차단하여 비트라인 센스 엠프(10)를 활성화 또는 비활성화 시키는 구동전압 드라이버(30)와; 내부전원(VPPRTO)을 발생하는 내부전원 발생부(40)와; 상기 내부전원 발생부(40)의 출력전압에 응답하여 제1드라이버(31)로 전원전압(VDD)을 클램프전압(VDDCLP)으로 출력하는 전원전압 조절 드라이버(20)를 포함하여 구성한다.As shown in FIG. 3, the present invention includes a bit line sense amplifier 10 connected to a bit line and a complementary bit line to amplify and latch data of a cell array; The bit includes a first driver 31 for supplying a clamp voltage VDDCLP, a second driver 32 for supplying a core voltage VCORE, and a third driver 33 for supplying a ground voltage VSS. A driving voltage driver 30 for supplying or blocking a driving voltage to the line sense amplifier 10 to activate or deactivate the bit line sense amplifier 10; An internal power generator 40 generating an internal power VPPRTO; And a power supply voltage adjusting driver 20 for outputting the power supply voltage VDD as the clamp voltage VDDCLP to the first driver 31 in response to the output voltage of the internal power generator 40.

상기 구동전압 드라이버(30)는 제1인에이블 신호(SAP1)에 응답하여 클램프전압을 비트라인 센스엠프의 구동전압으로 공급하는 제1드라이버(31)와, 제2인에이블 신호(SAP2)에 응답하여 코어전압을 비트라인 센스엠프의 구동전압으로 공급하는 제2드라이버(32)와, 제3인에이블 신호(SAN)에 응답하여 접지전압을 비트라인 센스엠프의 접지단으로 공급하는 제3드라이버(33)를 포함하여 구성한다.The driving voltage driver 30 responds to the first enable signal 31 to supply the clamp voltage to the drive voltage of the bit line sense amplifier in response to the first enable signal SAP1, and to the second enable signal SAP2. The second driver 32 supplies the core voltage to the driving voltage of the bit line sense amplifier, and the third driver supplies the ground voltage to the ground terminal of the bit line sense amplifier in response to the third enable signal SAN. 33) including.

상기 내부전원 발생부(40)는 도 6 에 도시한 바와 같이 내부전원의 전압레벨을 검출하는 레벨 검출부(41)와, 상기 레벨 검출부(41)에 의해 검출한 전압레벨과 기준전압레벨을 비교하여 펌프의 주기를 결정하여 오실레이션부(42)와, 상기 오실 레이션부(42)에 의해 결정한 주기로 펌핑하기 위한 제어신호를 발생하는 콘트롤부(43)와, 상기 콘트롤부(43)의 제어신호에 따라 전원전압을 펌핑하여 출력하는 펌핑부(44)를 포함하여 구성한다. As illustrated in FIG. 6, the internal power generator 40 compares the voltage level detected by the level detector 41 with the level voltage detected by the level detector 41 and the reference voltage level. The control unit 43 for generating a control cycle for determining a cycle of the pump and pumping the pump at a cycle determined by the oscillation unit 42, and the control signal of the control unit 43. Accordingly, a pumping unit 44 configured to pump and output a power supply voltage is configured.

상기 펌핑부(44)는 도 7 에 도시한 바와 같이 출력되는 내부전원(VPPRTO)이 반도체 메모리의 전원전압(VDD)보다는 높고 고전압(VPP)보다는 낮은 전압레벨을 갖도록 더블러 펌핑 장치로 구성한다. 상기 더블러 펌핑 장치는 제어신호(CSN1)에 응답하여 전원전압(VDD)을 공급하는 NMOS트랜지스터(N7)와, 상기 전원전압(VDD)을 충전하기 위한 커패시터(CAP)와 제어신호(CSN2)에 응답하여 내부전원(2VDD=VPPRTO)을 출력하는 NMOS트랜지스터(N8)로 구성한다. 물론, 이러한 펌핑 장치는 실시예에 따른 NMOS 펌핑 타입을 적용한 것이고 PMOS 펌핑 타입으로 구성할 수도 있다.As illustrated in FIG. 7, the pumping unit 44 is configured as a doubler pumping device such that the internal power supply VPPRTO output is higher than the power supply voltage VDD of the semiconductor memory and lower than the high voltage VPP. The doubler pumping device includes an NMOS transistor N7 for supplying a power supply voltage VDD in response to a control signal CSN1, a capacitor CAP and a control signal CSN2 for charging the power supply voltage VDD. In response, the NMOS transistor N8 outputs an internal power supply (2VDD = VPPRTO). Of course, such a pumping device is applied to the NMOS pumping type according to the embodiment and may be configured as a PMOS pumping type.

상기 전원전압 조절 드라이버(20)는 내부전원 발생부(40)의 출력전압에 응답하여 제1드라이버(31)로 전원전압을 클램프전압으로 출력하는 NMOS트랜지스터(N3)로 구성한다.The power supply voltage adjusting driver 20 includes an NMOS transistor N3 outputting the power supply voltage as a clamp voltage to the first driver 31 in response to the output voltage of the internal power generation unit 40.

위와 같이 구성된 본 발명의 동작을 도 2와 도 3을 참조하여 설명하면 다음과 같다. 한편, 도 4는 본 발명에 의한 비트라인 센스 엠프 구동 장치의 시뮬레이션을 위한 도면이고, 도 5는 도 4의 비트라인 센스 엠프 구동 장치의 시뮬레이션 결과를 설명하기 위한 도면이다.Referring to Figures 2 and 3 the operation of the present invention configured as described above are as follows. 4 is a diagram for simulation of the bit line sense amplifier driving apparatus according to the present invention, and FIG. 5 is a diagram for explaining a simulation result of the bit line sense amplifier driving apparatus of FIG. 4.

먼저, 본 발명은 반도체 메모리 셀 어레이의 워드라인을 선택하여 워드라인에 연결된 셀에 대해 입출력을 가능하게 하고, 이후 비트라인을 접속하여 데이터를 리드, 라이트 하는 과정을 수행하기 위한 엑티브 명령이 들어오면, 내부전원 발생부(40)는 내부전원(VPPRTO)을 발생한다.First, the present invention selects a word line of a semiconductor memory cell array to enable input and output to a cell connected to the word line, and then an active command for performing a process of reading and writing data by connecting bit lines is input. The internal power generation unit 40 generates an internal power supply VPPRTO.

상기 출력되는 내부전원(VPPRTO)은 더블러 펌핑 장치를 통해 반도체 메모리의 전원전압(VDD)보다는 높고 고전압(VPP)보다는 낮은 전압레벨을 출력한다. 즉, 더블러 펌핑 장치는 제어신호(CSN1)에 응답하여 전원전압(VDD)을 공급하는 NMOS트랜지스터(N7)를 턴 온 시켜 커패시터(CAP)에 전원전압(VDD)을 충전하고, 이후 제어신호(CSN2)에 응답하여 NMOS트랜지스터(N8)를 턴 온 시켜 내부전원(VPPRTO)으로 2VDD 값을 출력한다.The output internal power supply VPPRTO outputs a voltage level higher than the power supply voltage VDD and lower than the high voltage VPP of the semiconductor memory through the doubler pumping device. That is, the doubler pumping device turns on the NMOS transistor N7 supplying the power supply voltage VDD in response to the control signal CSN1 to charge the power supply voltage VDD to the capacitor CAP, and then the control signal ( In response to CSN2), the NMOS transistor N8 is turned on to output a 2VDD value to the internal power supply VPPRTO.

이후, 전원전압 조절 드라이버(20)는 상기 내부전원 발생부(40)의 출력전압(VPPRTO)에 응답하여 제1드라이버(31)로 전원전압(VDD)을 클램프전압(VDDCLP)으로 출력한다. 즉, 전원전압 조절 드라이버(20)인 NMOS 트랜지스터(N3)의 게이트로 반도체 메모리의 전원전압(VDD)보다 높고 고전압(VPP)보다는 낮은 내부전원(VPPRTO)을 인가하여 비트라인 센스엠프 구동전압 레벨(RTO 레벨)을 엑티브 시작 구간 동안 높여 주는 오버 드라이빙 장치를 사용한다. 단, 반도체 메모리의 고전압(VPP)보다는 낮은 내부전원(VPPRTO) 전압을 인가하여 전원전압 클램프 노드(VDDCLP NODE)가 기존의 VPP-Vt의 레벨보다 낮은 VPPRTO-Vt를 갖도록 한다. 이는 VDDCLP 노드를 거쳐 RTO 노드로 유입되는 전원 레벨을 낮추도록 하여 비트라인 센스엠프(10)의 PMOS OFFSET 전압에 의해 PMOS 트랜지스터(P1, 도2참조)가 먼저 턴 온 되는 것을 방지한다.Thereafter, the power supply voltage adjusting driver 20 outputs the power supply voltage VDD as the clamp voltage VDDCLP to the first driver 31 in response to the output voltage VPPRTO of the internal power generation unit 40. That is, the bit line sense amplifier driving voltage level is applied to the gate of the NMOS transistor N3, which is the power supply voltage adjusting driver 20, by applying an internal power supply VPPRTO higher than the power supply voltage VDD of the semiconductor memory and lower than the high voltage VPP. Use an overdriving device that raises the RTO level during the active start. However, an internal power supply (VPPRTO) voltage lower than the high voltage (VPP) of the semiconductor memory is applied so that the power supply voltage clamp node VDDCLP NODE has a VPPRTO-Vt lower than the level of the existing VPP-Vt. This lowers the power level flowing through the VDDCLP node into the RTO node, thereby preventing the PMOS transistor P1 (see FIG. 2) from being turned on first by the PMOS OFFSET voltage of the bit line sense amplifier 10.

이렇게 되면, 비트라인 센스엠프(10)는 엑티브 커맨드 이후 셀에 데이터가 실려 차지 쉐어링이 일어난 후 일정시간 지연되어 발생한 센스엠프 인에이블 신호(SAN)에 의해 도 3의 NMOS 트랜지스터(N3)(33)가 턴 온 되고, SB 노드가 VSS 레벨로 떨어지면서 도 2의 NMOM 트랜지스터(N1)를 턴 온 시키게 되고, N1이 턴 온 됨에 따라 PMOS 트랜지스터(P2)가 턴 온 되어 비트라인의 로우 데이터를 더 낮게 만들고, 상보 비트라인의 하이 데이터를 더 높게 하는 센싱을 한다.In this case, the bit line sense amplifier 10 receives the NMOS transistor N3 (33) of FIG. 3 by a sense amplifier enable signal (SAN) that is delayed for a predetermined time after charge sharing occurs due to data being loaded into the cell after the active command. Is turned on, the SB node falls to the VSS level to turn on the NMOM transistor N1 of FIG. 2, and as the N1 turns on, the PMOS transistor P2 is turned on to lower the low data of the bit line. Sensing to make the high data of the complementary bitline higher.

또한, 상보 비트라인의 하이 데이터의 레벨이 높아짐에 따라 PMOS 트랜지스터(P1)는 닫히게 되고, 비트라인의 로우 데이터가 더 낮아짐에 따라 NMOS 트랜지스터(N2)도 닫히게 되어 비트라인 센스엠프가 정상적인 센싱을 하도록 한다. 결국 비트라인 센스엠프(10)의 PMOS 트랜지스터(P1)보다 NMOS 트랜지스터(N1)를 먼저 턴 온 시켜서 옵셋 전압에 의한 데이터 뒤바뀜 현상을 방지한다.In addition, as the level of the high data of the complementary bit line is increased, the PMOS transistor P1 is closed, and as the low data of the bit line is lowered, the NMOS transistor N2 is also closed to allow the bit line sense amplifier to perform normal sensing. do. As a result, the NMOS transistor N1 is turned on before the PMOS transistor P1 of the bit line sense amplifier 10 to prevent data inversion due to an offset voltage.

참고로, 도 4의 본 발명에 의한 비트라인 센스 엠프 구동 장치의 시뮬레이션을 위해 회로에서, 저항을 증가시키면서 RTO 레벨을 하강시켰더니 도 5에 도시한 바와 같이 로우 데이터의 뒤바뀜 현상이 개선됨을 볼 수 있다.For reference, in the circuit for the simulation of the bit line sense amplifier driving apparatus according to the present invention of FIG. 4, the RTO level is lowered while increasing the resistance, and as shown in FIG. 5, the inversion of the low data is improved. .

보다 구체적으로 설명하면, 액티브 커맨드가 활성화되면 셀로부터 데이터가 비트라인(BL) 및 상보 비트라인(/BL)에 제공된다. 이때, 제3인에이블신호(SAN)에 응답하여 NMOS트랜지스터(N6)가 턴-온되어 센스엠프 구동라인(SB)이 접지레벨이 되므로, 비트라인 센스엠프는 동작 모드가 된다.More specifically, when the active command is activated, data is provided from the cell to the bit line BL and the complementary bit line / BL. In this case, since the NMOS transistor N6 is turned on in response to the third enable signal SAN, the sense amplifier driving line SB becomes the ground level, so that the bit line sense amplifier is in an operation mode.

액티브 커맨드가 활성화되어 차지-쉐어링이 일어난 후 일정시간이 경과하면, NMOS트랜지스터(N4)가 제1인에이블신호(SAP1)에 응답하여 상기 NMOS트랜지스터(N4)가 턴-온되고, 비트라인 전원라인(RTO)을 통해 구동전압인 클램프전압이 제공된다. 비트라인 센스엠프는 상기 비트라인 전원라인을 통해 클램프전압이 구동전압으로 제공되면 비트라인과 상보비트라인의 전위를 감지 및 증폭하게 된다.When a predetermined time elapses after an active command is activated and charge-sharing occurs, the NMOS transistor N4 is turned on in response to the first enable signal SAP1, and the bit line power line is turned on. The clamp voltage, which is the driving voltage, is provided through RTO. The bit line sense amplifier senses and amplifies potentials of the bit line and the complementary bit line when a clamp voltage is provided as a driving voltage through the bit line power line.

이어서, 비트라인 센스엠프의 감지 및 증폭동작후 비트라인과 상보비트라인의 전압레벨이 일정이상 확보되면, 제2인에이블신호(SAP2)가 활성화된다. 인에이블신호(SAP2)에 의해 NMOS트랜지스터(N5)가 턴-온되어 비트라인 전원라인을 통해 코어전압이 구동전압으로 제공된다.Subsequently, after the sensing and amplifying operation of the bit line sense amplifier, if the voltage level of the bit line and the complementary bit line is secured for a predetermined level or more, the second enable signal SAP2 is activated. The NMOS transistor N5 is turned on by the enable signal SAP2 to provide the core voltage as the driving voltage through the bit line power line.

이 때, 비트라인에 로우레벨의 데이터가 인가되었다고 가정하면, 먼저 NMOS트랜지스터(N6)가 상기 제3인에이블신호(SAN)에 응답하여 턴-온되어서 상기 센스엠프 접지라인(SB)이 접지레벨이 된다. 이에 따라, 높아진 게이트-소스간 전압(Vgs)에 의해 NMOS트랜지스터(N1)가 턴-온되고 턴-온된 상기 NMOS트랜지스터(N1)은 비트라인을 풀-다운시킨다. 따라서, 비트라인의 로우레벨 데이터는 더욱 낮아지게 된다. In this case, assuming low-level data is applied to the bit line, first, the NMOS transistor N6 is turned on in response to the third enable signal SAN so that the sense amplifier ground line SB is grounded. Becomes Accordingly, the NMOS transistor N1 is turned on by the increased gate-source voltage Vgs and the NMOS transistor N1 turned on pulls down the bit line. Therefore, the low level data of the bit line is further lowered.

그리고 더욱 낮아진 비트라인의 전위레벨은 PMOS트랜지스터(P2)를 턴-온시키고, 턴-온된 상기 PMOS트랜지스터(P2)는 상보비트라인의 하위레벨인 전위레벨을 더욱 높아지게 된다. 결국 비트라인 센스엠프의 센싱마진은 더욱 높아지게 되면서, 올바른 데이터 리드를 할 수 있게 된다. 본 실시예는 상기 전원전압보다는 높고 고전압보다는 낮은 레벨인 상기 클램프전압을 센스엠프 구동전압으로 공급하여서, 문턱전압 불일치에 의해 PMOS트랜지스터(P1)가 PMOS트랜지스터(P2)보다 먼저 턴-온 되는 것을 억제하고 비트라인 센스엠프가 올바른 데이터 리드를 하도록 한다.Further, the lower potential level of the bit line turns on the PMOS transistor P2, and the turned-on PMOS transistor P2 further raises the potential level, which is a lower level of the complementary bit line. As a result, the sensing margin of the bit line sense amplifier is higher, which enables correct data reading. According to the present embodiment, the clamp voltage, which is higher than the power supply voltage and lower than the high voltage, is supplied to the sense amplifier driving voltage, thereby preventing the PMOS transistor P1 from being turned on earlier than the PMOS transistor P2 due to a mismatch in threshold voltage. And make the bit line sense amp do the correct data read.

또한, 본 발명은 내부전원을 발생하기 위해 전압레벨(VPPRTO)을 더블 펌핑 장치를 사용하여 일정레벨을 유지하도록 동작하므로 고전압(VPP)을 사용하는 종래 기술에 비해 펌프 효율도 높이고 전류 소모도 줄일 수 있다.In addition, the present invention operates to maintain a constant level of the voltage level (VPPRTO) by using a double pumping device to generate an internal power source, it is possible to increase the pump efficiency and reduce the current consumption compared to the prior art using the high voltage (VPP) have.

상술한 바와 같이, 본 발명은 저 전압용 반도체 메모리의 엑티브 동작 시 비트라인 센스 엠프로 공급하는 센스 엠프 드라이버의 고전압 레벨을 기존 전압보다 낮은 전압을 인가하여 센스엠프 PMOS 옵셋 전압에 의한 로우 데이터 반전 현상을 방지할 수 있다.As described above, the present invention applies a high voltage level of a sense amplifier driver that supplies a bit line sense amplifier to a lower voltage than a conventional voltage during an active operation of a low voltage semiconductor memory, thereby causing low data inversion due to a sense amplifier PMOS offset voltage. Can be prevented.

또한, 본 발명은 내부전원을 발생하기 위해 전원전압레벨을 더블 펌핑 장치를 사용하여 일정레벨을 유지하도록 동작하므로 고전압(VPP)을 사용하는 종래 기술에 비해 펌프 효율도 높이고 전류 소모도 줄일 수 있다.In addition, the present invention operates to maintain a constant level of the power supply voltage level using a double pumping device to generate an internal power source, it is possible to increase the pump efficiency and reduce the current consumption compared to the prior art using the high voltage (VPP).

Claims (6)

비트라인 및 상보비트라인과 연결되어 셀 어레이의 데이터를 증폭하여 래치하는 비트라인 센스 엠프와;A bit line sense amplifier connected to the bit line and the complementary bit line to amplify and latch data of the cell array; 클램프전압을 공급하는 제1드라이버와, 코어전압을 공급하는 제2드라이버 및 접지전압을 공급하는 제3드라이버를 포함하여 상기 비트라인 센스 엠프에 구동전압을 공급하거나 차단하여 비트라인 센스 엠프를 활성화 또는 비활성화 시키는 구동전압 드라이버와;A first driver for supplying a clamp voltage, a second driver for supplying a core voltage, and a third driver for supplying a ground voltage to supply or block a driving voltage to the bit line sense amplifier to activate or bit the bit line sense amplifier A driving voltage driver to deactivate; 내부전원을 발생하는 내부전원 발생부와;An internal power generating unit generating internal power; 상기 내부전원 발생부의 출력전압에 응답하여 제1드라이버로 전원전압을 클램프전압으로 출력하는 전원전압 조절 드라이버;A power supply voltage adjusting driver configured to output a power supply voltage as a clamp voltage to a first driver in response to an output voltage of the internal power generation unit; 를 포함하여 이루어진 것을 특징으로 하는 비트라인 센스 엠프 구동 장치.Bit line sense amplifier driving apparatus comprising a. 제 1항에 있어서,The method of claim 1, 상기 구동전압 드라이버는,The driving voltage driver, 제1인에이블 신호에 응답하여 클램프전압을 비트라인 센스엠프의 구동전압으로 공급하는 제1드라이버와;A first driver supplying the clamp voltage to the driving voltage of the bit line sense amplifier in response to the first enable signal; 제2인에이블 신호에 응답하여 코어전압을 비트라인 센스엠프의 구동전압으로 공급하는 제2드라이버와;A second driver supplying the core voltage to the driving voltage of the bit line sense amplifier in response to the second enable signal; 제3인에이블 신호에 응답하여 접지전압을 비트라인 센스엠프의 접지단으로 공급하는 제3드라이버를 포함하여 이루어진 것을 특징으로 하는 비트라인 센스 엠프 구동 장치.And a third driver for supplying a ground voltage to the ground terminal of the bit line sense amplifier in response to the third enable signal. 제 1 항에 있어서,The method of claim 1, 상기 내부전원 발생부는The internal power generation unit 내부전원의 전압레벨을 검출하는 레벨 검출부와;A level detector for detecting a voltage level of the internal power supply; 상기 레벨 검출부에 의해 검출한 전압레벨과 기준전압레벨을 비교하여 펌프의 주기를 결정하여 오실레이션부와;An oscillation unit for comparing a voltage level detected by the level detector with a reference voltage level to determine a cycle of the pump; 상기 오실레이션부에 의해 결정한 주기로 펌핑하기 위한 제어신호를 발생하는 콘트롤부와;A control unit for generating a control signal for pumping at a cycle determined by the oscillation unit; 상기 콘트롤부의 제어신호에 따라 전원전압을 펌핑하여 출력하는 펌핑부;A pumping unit for pumping and outputting a power supply voltage according to a control signal of the control unit; 를 포함하여 이루어진 것을 특징으로 하는 비트라인 센스 엠프 구동 장치.Bit line sense amplifier driving apparatus comprising a. 제 3 항에 있어서,The method of claim 3, wherein 상기 펌핑부는 출력되는 내부전원이 반도체 메모리의 전원전압보다는 높고 고전압보다는 낮은 전압레벨을 갖도록 더블러 펌핑 장치로 구성함을 특징으로 하는 비트라인 센스 엠프 구동 장치.And the pumping unit is configured as a doubler pumping device such that the output internal power has a voltage level higher than a power supply voltage of the semiconductor memory and lower than a high voltage. 제 4 항에 있어서,The method of claim 4, wherein 상기 더블러 펌핑 장치는 제1제어신호에 응답하여 전원전압을 공급하는 NMOS트랜지스터와, 상기 전원전압을 충전하기 위한 커패시터(CAP)와, 제2제어신호에 응답하여 내부전원을 출력하는 NMOS트랜지스터를 포함하여 구성함을 특징으로 하는 비트라인 센스 엠프 구동 장치.The doubler pumping apparatus includes an NMOS transistor supplying a power supply voltage in response to a first control signal, a capacitor (CAP) for charging the power supply voltage, and an NMOS transistor outputting an internal power supply in response to a second control signal. Bit line sense amplifier driving device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 전원전압 조절 드라이버는 내부전원 발생부의 출력전압에 응답하여 제1드라이버로 전원전압을 클램프전압으로 출력하는 NMOS트랜지스터로 구성함을 특징으로 하는 비트라인 센스 엠프 구동 장치.The power supply voltage adjustment driver is a bit line sense amplifier driving device, characterized in that configured to output the power supply voltage as a clamp voltage to the first driver in response to the output voltage of the internal power generation unit.
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