KR20080000839A - Manufacturing method of semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device is provided to prevent generation of topology on an interlayer dielectric by separating a gate and a dummy gate from each other in a constant interval. A gate(113) arranged in a plurality of arrays is formed in a mat region of a semiconductor substrate(111) including an isolation region and an active region. A dummy gate(115) is formed in a dummy region outside the mat region. An interlayer dielectric is formed to bury a gap between the gate and the dummy gate. A bit line contact plug is formed by etching selectively the interlayer dielectric. A bit line(117) is vertically through the bit line contact plug to the active region, and includes a plurality of arrays arranged in a constant interval. The bit line formed at an edge part of the mat region is shorter than the remaining bit lines.

Description

반도체 소자의 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE

도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조방법을 도시한 평면도.1A and 1B are plan views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 및 도 2b는 종래기술에 따른 반도체 소자의 제조방법의 문제점을 설명하기 위한 평면 및 단면 사진도.2A and 2B are plan and cross-sectional photographs illustrating a problem of a method of manufacturing a semiconductor device according to the prior art.

도 3은 본 발명에 따른 반도체 소자의 제조방법을 도시한 평면도.3 is a plan view showing a method of manufacturing a semiconductor device according to the present invention.

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 비트라인 형성공정시 하부의 층간절연막 상에 발생하는 단차(topology)에 의한 비트라인의 쓰러짐(collapse) 현상을 방지할 수 있는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, a technique capable of preventing a collapsing of a bit line due to a topology generated on a lower interlayer insulating layer during a bit line forming process.

도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조방법을 도시한 평면도이며, 도 1b는 도 1a에 도시된 셀 매트(11)의 에지부(A)를 확대 도시한 것이다.1A and 1B are plan views illustrating a method of manufacturing a semiconductor device according to the related art, and FIG. 1B is an enlarged view of an edge portion A of the cell mat 11 shown in FIG. 1A.

도 1a를 참조하면, 반도체 소자는 각각 독립적으로 데이터를 액세스 할 수 있는 다수개의 뱅크(bank)(미도시)를 구비하며, 각 뱅크는 다수개의 셀 매트(11)를 포함한다. Referring to FIG. 1A, a semiconductor device includes a plurality of banks (not shown), each of which may independently access data, and each bank includes a plurality of cell mats 11.

도 1b를 참조하면, 상기 셀 매트(11)는 일정간격으로 다수개의 어레이로 배열된 게이트(13), 상기 게이트(13)와 교차되어 일정간격으로 다수개의 어레이로 배열된 비트라인(15)을 포함한다. 이때, 상기 비트라인(15)은 상기 게이트(13) 사이를 매립하는 층간절연막의 콘택플러그(미도시)를 통해 반도체 기판(19)의 활성영역과 수직으로 연결된다. Referring to FIG. 1B, the cell mat 11 includes a gate 13 arranged in a plurality of arrays at a predetermined interval, and a bit line 15 intersecting with the gate 13 and arranged in a plurality of arrays at a predetermined interval. Include. In this case, the bit line 15 is vertically connected to the active region of the semiconductor substrate 19 through a contact plug (not shown) of an interlayer insulating layer filling the gate 13.

그리고, 상기 셀 매트(11) 외곽의 더미영역에는 상기 게이트(13)와 일정간격 이격되어 형성된 더미 게이트(17)가 형성되어 있다.In addition, a dummy gate 17 formed to be spaced apart from the gate 13 at a dummy region outside the cell mat 11 is formed.

도 2a 및 도 2b는 종래기술에 따른 반도체 소자의 제조방법의 문제점을 설명하기 위한 평면 및 단면 사진도로서, 도 1b의 B-B' 절단면을 따라 도시한 것이다.2A and 2B are plan and cross-sectional photographs illustrating a problem of a method of manufacturing a semiconductor device according to the prior art, and are shown along the cut line BB ′ of FIG. 1B.

도 2a를 참조하면, 상기 비트라인(15)의 쓰러짐(collapse)으로 인해 상기 비트라인(15) 간에 브릿지(bridge)가 발생되는 것을 볼 수 있다. 이는 도 2b에 도시된 바와 같이, 상기 비트라인(15)이 단차(topology)가 발생된 층간절연막 상에 형성되기 때문이다. 이러한 단차(topology)는 상기 게이트(13) 사이의 간격이 넓어질수록 심화되며, 상기 셀 매트(11)의 에지부(A)에서 쉽게 발생된다. Referring to FIG. 2A, it can be seen that a bridge is generated between the bit lines 15 due to the collapse of the bit lines 15. This is because the bit line 15 is formed on the interlayer insulating film where the topology is generated, as shown in FIG. 2B. This topology is deepened as the gap between the gates 13 increases, and is easily generated at the edge portion A of the cell mat 11.

상술한 바와 같이, 종래기술에 따른 반도체 소자의 제조방법은 상기 셀 매트(11)의 에지부(A)에서 상기 비트라인(15)이 단차(topology)가 발생된 층간절연막 상에 형성되어 상기 비트라인(15)이 쓰러지는(collapse) 문제점이 있다. As described above, in the method of manufacturing a semiconductor device according to the related art, the bit line 15 is formed on an interlayer insulating film in which a topology is generated at the edge portion A of the cell mat 11. There is a problem that line 15 collapses.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 비트라인 형성공정시 매트 영역 에지부의 비트라인의 길이를 다른 비트라인에 대비 짧게 형 성하여 하부의 층간절연막에 발생할 수 있는 단차(topology)의 영향을 차단시킴으로써 비트라인이 쓰러지는(collapse) 현상 및 이로 인한 브릿지(bridge)를 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems. In the bit line forming process, the bit line length of the mat region edge portion is shorter than that of other bit lines, and thus a topology that may occur in the lower interlayer insulating film. It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of preventing a collapse of a bit line and preventing a bridge caused by blocking an influence of the bit line.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 소자분리막과 활성영역이 정의된 반도체 기판의 매트영역에 일정간격으로 다수개의 어레이로 배열된 게이트를 형성하고, 동시에 매트영역 외곽의 더미 영역에 게이트와 일정간격 이격된 더미 게이트를 형성하는 단계; 게이트 및 더미 게이트 사이를 매립하는 층간절연막을 형성하고, 층간절연막을 선택적으로 식각하여 비트라인 콘택플러그를 형성하는 단계; 및 비트라인 콘택플러그를 통해 활성영역과 수직으로 연결되고, 일정간격으로 다수개의 어레이로 배열된 비트라인을 형성하는 단계를 포함하되, 비트라인 중 매트영역 에지부에 형성되는 비트라인은 나머지 비트라인의 길이보다 짧게 형성됨을 특징으로 한다.In the semiconductor device manufacturing method of the present invention for achieving the above object, forming a plurality of array gates arranged at regular intervals in the mat region of the semiconductor substrate in which the device isolation film and the active region are defined, and at the same time a dummy outside the mat region Forming a dummy gate spaced apart from the gate at an interval in the region; Forming an interlayer insulating film filling the gate and the dummy gate, and selectively etching the interlayer insulating film to form a bit line contact plug; And forming a bit line vertically connected to the active area through a bit line contact plug and arranged in a plurality of arrays at a predetermined interval, wherein the bit line formed at the edge of the mat area of the bit line is the remaining bit line. It is characterized in that formed shorter than the length of.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체 소자의 제조방법을 도시한 평면도이다.3 is a plan view illustrating a method of manufacturing a semiconductor device according to the present invention.

도 3을 참조하면, 소자분리막과 활성영역이 정의된 반도체 기판(111)의 매트영역(M)에 일정간격으로 다수개의 어레이로 배열된 게이트(113)를 형성하고, 동시에 상기 매트 영역(M) 외곽의 더미 영역에 더미 게이트(115)를 형성한다.Referring to FIG. 3, gates 113 arranged in a plurality of arrays are formed in the mat region M of the semiconductor substrate 111 in which the device isolation layer and the active region are defined, and at the same time, the mat region M is formed. The dummy gate 115 is formed in the outer dummy region.

이때, 상기 더미 게이트(115)는 이후에 상기 게이트(113)와 상기 더미 게이 트(115) 사이를 매립하는 층간절연막에 단차(topology)가 발생되지 않도록 상기 게이트(113)와 0.1~0.3μm의 간격만큼 이격되어 형성되는 것이 바람직하다.In this case, the dummy gate 115 may have a thickness of about 0.1 μm to 0.3 μm so that a topology is not generated in an interlayer insulating layer that fills between the gate 113 and the dummy gate 115. It is preferably formed spaced apart by an interval.

그 다음, 상기 게이트(113) 및 상기 더미 게이트(115) 사이를 매립하는 층간절연막(미도시)을 형성하고, 상기 층간절연막을 선택적으로 식각하여 비트라인 콘택 플러그(미도시)를 형성한다.Next, an interlayer insulating film (not shown) filling the gap between the gate 113 and the dummy gate 115 is formed, and the interlayer insulating film is selectively etched to form a bit line contact plug (not shown).

그 다음, 상기 비트라인 콘택 플러그를 통해 상기 반도체 기판(111)의 활성영역과 수직으로 연결되는 비트라인(117)을 형성한다.Next, a bit line 117 is formed to be vertically connected to the active region of the semiconductor substrate 111 through the bit line contact plug.

이때, 상기 매트 영역(M) 에지부에 형성되는 비트라인(117a)의 끝단이 상기 게이트(113)와 상기 더미 게이트(115) 사이의 상기 층간절연막 상부에 형성되지 않도록 상기 비트라인(117a)은 다른 비트라인(117)에 대비 40~100nm의 길이만큼 짧게 형성하는 것이 바람직하다. In this case, the bit line 117a is formed so that an end of the bit line 117a formed at the edge portion of the mat region M is not formed on the interlayer insulating layer between the gate 113 and the dummy gate 115. It is preferable to form as short as the length of 40 ~ 100nm compared to the other bit line 117.

따라서, 상기 매트 영역(M) 에지부에서 상기 게이트(113)와 상기 더미 게이트(115) 사이를 매립하는 층간절연막에 단차(topology)가 발생되는 것을 방지할 수 있고, 상기 비트라인(117a)의 길이를 짧게 형성하여 단차(topology)가 발생할 수 있는 영역의 층간절연막 상에 상기 비트라인(117a)이 형성되지 않도록 함으로써 상기 비트라인(117a)이 쓰러지는(collapse) 현상을 방지할 수 있다. Therefore, it is possible to prevent the generation of a topology in the interlayer insulating layer that fills between the gate 113 and the dummy gate 115 at the edge portion of the mat region M, and prevents the formation of the bit line 117a. The bit line 117a may be prevented from collapsing by forming a shorter length so that the bit line 117a is not formed on the interlayer insulating layer in a region where a topology may occur.

이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 게이트와 더미 게이트를 일정간격 이하의 간격으로 이격시켜 형성함으로써 게이트와 더미 게이트 사이를 매립하는 층간절연막에 단차(topology)가 발생되는 현상을 방지 할 수 있는 효과를 제공한다.As described above, in the method of manufacturing a semiconductor device according to the present invention, a phenomenon occurs in which a topology is formed in an interlayer insulating layer filling the gap between the gate and the dummy gate by forming the gate and the dummy gate at intervals of a predetermined interval or less. Provides the effect to prevent.

또한, 본 발명은 비트라인 형성공정시 매트 영역 에지부의 비트라인의 길이를 다른 비트라인에 대비 짧게 형성하여 하부의 층간절연막에 발생할 수 있는 단차(topology)의 영향을 차단시킴으로써 비트라인이 쓰러지는(collapse) 현상 및 이로 인한 브릿지(bridge)를 방지하여 반도체 소자의 수율(yield) 및 특성을 향상시킬 수 있는 효과를 제공한다.In addition, in the present invention, the bit line collapses by shortening the length of the bit line at the edge of the mat region compared to other bit lines to block the influence of the topology that may occur in the lower interlayer insulating film. ) Phenomenon and the resulting bridges can be prevented, thereby improving the yield and characteristics of the semiconductor device.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (3)

소자분리막과 활성영역이 정의된 반도체 기판의 매트영역에 일정간격으로 다수개의 어레이로 배열된 게이트를 형성하고, 동시에 상기 매트영역 외곽의 더미 영역에 상기 게이트와 일정간격 이격된 더미 게이트를 형성하는 단계;Forming gates arranged in a plurality of arrays at predetermined intervals in the mat region of the semiconductor substrate in which the device isolation layer and the active region are defined, and simultaneously forming dummy gates spaced apart from the gate in the dummy region outside the mat region ; 상기 게이트 및 상기 더미 게이트 사이를 매립하는 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 비트라인 콘택플러그를 형성하는 단계; 및Forming an interlayer insulating film filling the gate and the dummy gate, and selectively etching the interlayer insulating film to form a bit line contact plug; And 상기 비트라인 콘택플러그를 통해 상기 활성영역과 수직으로 연결되고, 일정간격으로 다수개의 어레이로 배열된 비트라인을 형성하는 단계를 포함하되,Forming a bit line vertically connected to the active region through the bit line contact plug and arranged in a plurality of arrays at a predetermined interval, 상기 비트라인 중 상기 매트영역 에지부에 형성되는 비트라인은 나머지 비트라인의 길이보다 짧게 형성됨을 특징으로 하는 반도체 소자의 제조방법.The bit line formed in the edge portion of the mat region of the bit line is formed shorter than the length of the remaining bit line. 제 1 항에 있어서, 상기 더미 게이트는 상기 게이트와 0.1~0.3μm의 간격만큼 이격되어 형성됨을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the dummy gate is spaced apart from the gate by an interval of 0.1 μm to 0.3 μm. 제 1 항에 있어서, 상기 매트영역 에지부에 형성되는 비트라인은 나머지 비트라인의 길이보다 40~100nm의 길이만큼 짧게 형성됨을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the bit line formed at the edge of the mat region is formed to be shorter by a length of 40 to 100 nm than the length of the remaining bit lines.
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