KR20080000677A

KR20080000677A - 픽셀 신호 레벨의 모니터링에 의한 이클립스 제거

Info

Publication number: KR20080000677A
Application number: KR1020077027101A
Authority: KR
Inventors: 제프리 리싱스키; 산자얀 비나야가무티
Original assignee: 마이크론 테크놀로지, 인크
Priority date: 2005-05-10
Filing date: 2006-05-09
Publication date: 2008-01-02
Also published as: US20060256220A1; EP1880543A2; US20140009654A1; JP2008541622A; CN101171831A; US20100321551A1; WO2006122067A3; US7872682B2; US8908072B2; WO2006122067A2; TW200701775A; US8537257B2

Abstract

이미징 센서용 안티-이클립스 회로는, 광 신호가 포화 상태에서 동작하는 픽셀에 대응하는지의 여부를 판정하기 위해, 픽셀에 의해 출력된 광 신호 레벨을 모니터한다. 만약 그렇다면, 픽셀이 이클립스 왜곡에 영향을 받기 쉬울 수 있는 위험이 존재한다. 픽셀이 포화 상태에서 동작하는 것으로 검출될 때, 안티-이클립스 회로는 샘플 및 홀드 회로에 이전에 저장되어 있던 리셋 신호 레벨을 적절한 전압 레벨로 끌어올려, 이클립스 왜곡이 발생하는 것을 방지한다.

Description

픽셀 신호 레벨의 모니터링에 의한 이클립스 제거{ECLIPSE ELIMNATION BY MONITORING THE PIXEL SIGNAL LEVEL}

본 발명은 반도체 이미저용 픽셀 구조에 관한 것이다. 더욱 구체적으로는, 본 발명은 이미지 센서용 안티-이클립스(anti-eclipse) 시스템에 관한 것이다.

도 1은 종래의 4개의 트랜지스터(4T) 픽셀(100)을 도시한다. 픽셀(100)은 포토다이오드로 도시된 감광 소자(101), 플로팅 확산 노드 C, 및 4개의 트랜지스터: 전송 트랜지스터(111), 리셋 트랜지스터(112), 소스 폴로워 트랜지스터(113) 및 로우 선택 트랜지스터(114)를 포함한다. 픽셀(100)은 전송 트랜지스터(111)의 도전성을 제어하는 TX 제어 신호, 리셋 트랜지스터(112)의 도전성을 제어하는 RST 제어 신호, 및 로우 선택 트랜지스터(114)의 도전성을 제어하는 ROW 제어 신호를 받아들인다. 플로팅 확산 노드 C에서의 전압은 소스 폴로워 트랜지스터(113)의 도전성을 제어한다. 소스 폴로워 트랜지스터(113)의 출력은 로우 선택 트랜지스터(114)가 도통되고 있을 때 노드 B에 제공된다.

전송 및 리셋 트랜지스터(111, 112)의 상태들이, 플로팅 확산 노드 C가 리셋 기간 중에 노드 A로부터 픽셀 전력(VAAPIX)의 소스, 또는 전하 집적 기간 이후에 감광 소자(101)에 의해 생성되는 광 생성 전하를 수취하기 위해 감광 소자(101)에 연결되어 있는지의 여부를 판정한다.

픽셀(100)은 아래와 같이 동작한다. ROW 제어 신호는 로우 선택 트랜지스터(114)를 도통시키기 위해 가해진다. 동시에, RST 제어 신호는 높게 가해지지만, TX 제어 신호는 낮게 가해진다. 이것이 플로팅 확산 노드 C를 노드 A에서의 픽셀 전력(VAAPIX)에 연결시키고, 노드 C에서의 전압을 픽셀 전력(VAAPIX)으로 리셋시킨다. 픽셀(100)은 노드 B에서 리셋 신호(Vrst)를 출력한다. 도 2와 관련하여 이하 더욱 상세히 설명되는 바와 같이, 노드 B는 일반적으로 이미저(200)의 칼럼 라인(215)(도 2)에 연결된다.

리셋 신호(Vrst)가 출력된 후에, RST 제어 신호는 가해지지 않는다. 감광 소자(101)가 입사광에 노출되어, 전자 집적 기간 동안의 입사광의 레벨에 의거하여 전하를 축적한다. 전하 집적 기간 후에, TX 제어 신호가 가해진다. 이것이 플로팅 확산 노드 C를 감광 소자(101)에 연결시킨다. 전하는 전송 트랜지스터(111)를 통해 흐르고, 플로팅 확산 노드 C에서의 전압을 감소시킨다. 픽셀(100)은 노드 B에서 광 신호(Vsig)를 출력한다. 리셋 및 광 신호 Vrst, Vsig는, 이하 더욱 상세히 설명되는 바와 같이, 이미저(200)(도 2)에 의해 일반적으로 처리되는, 전체 픽셀 출력의 상이한 성분이다(즉, Voutput = Vrst - Vsig).

도 2는 픽셀 어레이(201)를 형성하는 복수의 픽셀(100)을 포함하는 이미저(200)를 도시하는 도면이다. 공간 제한으로 인해, 픽셀 어레이(201)는 4×4 어레이로 도시된다. 당업자는 대부분의 이미저(200)에서, 픽셀 어레이(201)는 통상 더욱 많은 로우 및 칼럼, 따라서 더욱 많은 화소(100)를 포함할 것이라는 사실을 인지할 것이다.

이미저(200)는 또한 로우 회로(210), 칼럼 회로(220), 디지털 변환 회로(230), 디지털 처리 회로(240) 및 저장 장치(250)를 포함한다. 이미저(200)는 또한 컨트롤러(260)를 포함한다. 로우 회로(210)는 픽셀 어레이(201)로부터 픽셀(100)의 로우를 선택한다. 선택된 로우 내의 픽셀(100)은 그 리셋 및 픽셀 신호 Vrst, Vsig를 칼럼 라인(215)을 통해 칼럼 회로(220)에 출력한다. 칼럼 회로(220)는 리셋 및 픽셀 신호 Vrst, Vsig를 샘플링하여 홀딩한다. 칼럼 회로(220)는 또한 차 Vrst - Vsig로부터 아날로그 픽셀 출력 신호(Vpixel)를 형성하고, Vpixel 신호를 라인들(216) 상으로 디지털 변환 회로(230)에 출력한다.

이하 도 3을 참조하면, 칼럼 회로(220)가 복수의 아날로그 픽셀 처리 회로(221)와 복수의 대응하는 부하 회로(310)를 포함하는 것을 알 수 있다. 각 칼럼 라인(215)은 각각의 아날로그 처리 회로(221) 및 각각의 부하 회로(310)에 노드 D에서 병렬로 연결된다. 각 아날로그 픽셀 처리 회로(221)는 칼럼 라인(215) 상에서 상이한 횟수로 픽셀로부터 출력되는 리셋 및 픽셀 신호(Vrst, Vsig)를 받아들여, 아날로그 픽셀 신호(Vpixel)를 리셋 및 픽셀 신호(Vrst, Vsig) 사이의 차(즉, Vpixel = Vrst - Vsig)로서 형성한다. 신호(Vpixel)는 라인(216) 상에 출력된다.

도 4는 하나의 아날로그 픽셀 처리 회로(221), 그와 관련된 칼럼 및 출력 라인(215, 216) 및 부하 회로(310)의 더욱 상세한 도면이다. 아날로그 픽셀 처리 회로(221)는 리셋 신호(Vrst)를 샘플링하여 홀딩하는 제1 신호 경로(SP1)와, 광 신호(Vsig)를 샘플링하여 홀딩하는 제2 신호 경로(SP2)를 포함한다. 샘플링되어 홀 딩된 Vrst, Vsig 신호는 게인 스테이지(450)에 제공되어, 픽셀 신호(Vpixel)를 라인(216) 상에 출력한다. 또한, 아날로그 처리 회로(221)는 스위치(431, 432 및 433)를 더 포함한다.

제1 신호 경로(SP1)는 스위치(421), 커패시터(441) 및 스위치(434)를 포함한다. 스위치(421)의 상태는, 픽셀이 라인(215) 상에 리셋 신호(Vrst)를 출력하고 있을 때 높게 가해지는 샘플 및 홀드 리셋(SHR) 제어 신호에 의해 제어된다. SHR 제어 신호는 픽셀이 리셋 신호(Vrst)를 출력하고 있지 않으면 낮게 가해진다.

제2 신호 경로(SP2)는 스위치(422), 커패시터(442) 및 스위치(435)를 포함한다. 스위치(422)의 상태는, 픽셀이 라인(215) 상에 광 신호(Vsig)를 출력하고 있을 때 높게 가해지는 샘플 및 홀드 신호(SHS) 제어 신호에 의해 제어된다. SHS 제어 신호는 픽셀이 광 신호(Vsig)를 출력하고 있지 않으면 낮게 가해진다.

상기 회로(221)는 아래와 같이 동작한다. 먼저, 라인(215)에 연결된 픽셀이 리셋 또는 광 신호(Vrst, Vsig) 중 어느 것을 출력하기 전에, 커패시터(441, 442)가 알려진 상태로 설정되어야 한다. 따라서, 스위치(421, 422, 432, 433, 434 및 435)는 각각 개방되는 한편, 스위치(431)는 폐쇄된다. 이것은 노드 D에 가장 가까운 커패시터(441, 442)의 측면 상의 전하들을 등화시킨다. 스위치(432, 433)는 그 후 폐쇄되어, 게인 스테이지(450)에 가장 가까운 커패시터(441, 442)의 측면을 클램프 전압(Vcl)에 연결시킨다. 스위치(431, 432, 433)는 그 후 개방된다.

출력 라인(215)에 연결된 픽셀은 그 후 라인(215) 상에 리셋 신호(Vrst)를 출력한다. SHR 제어 신호는 높게 가해지지만, SHS 제어 신호는 낮게 가해진다. 이러한 SHR 및 SHS 제어 신호의 상태들의 조합으로 인해, 스위치(421)가 폐쇄되면서 스위치(422)를 개방 상태로 유지하며, 그것에 의해 제1 신호 경로(SP1)만을 노드 D에 연결한다. 픽셀에 의해 출력된 리셋 신호(Vrst)가 커패시터(441)의 전하 레벨을 변경시킨다. 픽셀이 리셋 신호(Vrst)의 출력을 완료하면, SHR 제어 신호가 낮게 가해져, 스위치(421)를 개방시키며, 그것에 의해 노드 D로부터 커패시터(441)가 분리된다.

출력 라인(215)에 연결된 픽셀은 그 후 라인(215) 상에 광 신호(Vsig)를 출력한다. SHS 제어 신호는 높게 가해지지만, SHR 제어 신호는 낮게 가해진다. 이러한 SHR 및 SHS 제어 신호의 상태들의 조합으로 인해, 스위치(422)가 폐쇄되면서 스위치(421)를 개방 상태로 유지하며, 그것에 의해 제2 신호 경로(SP2)만을 노드 D에 연결한다. 픽셀에 의해 출력된 광 신호(Vsig)가 커패시터(442)의 전하 레벨을 변경시킨다. 픽셀이 광 신호(Vsig)의 출력을 완료하면, SHS 제어 신호가 낮게 가해져, 스위치(422)를 개방시키며, 그것에 의해 노드 D로부터 커패시터(442)가 분리된다.

스위치(434 및 435)는 그 후 동시에 폐쇄되어, 게인 스테이지(450)를 커패시터(441, 442)에 연결시킨다. 게인 스테이지(450)는 차 Vrst - Vsig와 같은 아날로그 픽셀 신호(Vpixel)를 생성한다. 아날로그 픽셀 신호(Vpixel)는 라인(216) 상에 출력된다.

도 5는 부하 회로(310)의 더욱 상세한 도면이다. 부하 회로(310)는 소스 및 드레인이 노드 D와 접지 전위의 소스 사이에 직렬로 연결된 트랜지스터(311 및 312)로 구성된다. 트랜지스터(311)의 게이트는, 트랜지스터(311)를 "온"과 "오프" 상태 간에 스위치하게 하는 데 사용되는 VLN_enable 제어 신호에 연결된다. 트랜지스터(312)의 게이트는 트랜지스터(312)의 전도도를 미리 정해진 레벨로 제어하기 위해 VLN_bias 제어 신호에 연결된다.

픽셀(100)(도 1)은 이클립싱(eclipsing)으로 알려진 왜곡의 일종에 영향을 받기 쉽다. 이클립싱은 밝은 광이 픽셀 상에 입사되더라도, 픽셀이 다크 픽셀에 대응하는 픽셀 신호를 출력할 때 일어나는 왜곡을 칭한다. 이클립싱은, 픽셀이 밝은 광에 노출될 때, 감광 소자(101)가 다량의 광 생성 전하를 생성할 수 있기 때문에, 발생할 수 있다. 픽셀(100)이 리셋 신호(Vrst)를 출력하고 있는 동안, 감광 소자(101)에 의해 생성되는 광 생성 전하의 일부가 진행 중인 집적 기간 중에 전송 트랜지스터(111)를 통해 플로팅 확산 노드 C로 퍼질 수 있다. 이것이 플로팅 확산 노드에서의 리셋 전압을 감소시키고, 픽셀(100)이 부정확한(즉, 감소된 전압의) 리셋 신호(Vrst)를 출력하도록 할 수 있다. 이것은 차례로, 리셋 및 광 신호(Vrst, Vsig)가 거의 동일한 전압이 되도록 할 수 있다. 예를 들면, 광 및 리셋 신호(Vrst, Vsig)는 각각 대략 0 볼트일 수 있다. (Vrst-Vsig)와 같은 픽셀 출력 신호(Vpixel)는 따라서 대략 0 볼트로 될 수 있으며, 이것은 다크 픽셀과 통상적으로 관련되는 출력 전압에 상당한다.

안티-이클립스 회로가 이클립싱의 효과를 완화시키기 위해 사용될 수 있다. 종래의 안티-이클립스 회로는, 리셋 신호의 전압 레벨을 모니터링하고 그 전압 레벨이 비정상적으로 낮은지를 판정함으로써 이클립스 상태의 존재를 검출한다. 그 전압 레벨이 비정상적으로 낮다면, 리셋 신호가, 칼럼 출력 라인을 전압원에 클램핑함으로써 적절한 레벨로 끌어 올려질 수 있다. 전압원에 대한 적절한 전압은 통상의 리셋 신호 전압 레벨이다. 불행하게도, 이 전압은, 그 전압이 반도체 프로세스 변동에 민감하기 때문에, 이미저에서 이미저로 변화한다. 그 결과, 전압원은 일반적으로, 전원 전압에 연결된 소스/드레인 및 일반적으로 AE_voltage 바이어스 신호로 나타나는 제어 신호에 연결된 게이트를 갖는 트랜지스터와 같은, 제어 가능한 전압원이다. 이클립스 상태가 판정될 때 안티-이클립스 회로가 리셋 신호를 적절한 전압으로 끌어당길 수 있게 하기 위해 AE_voltage 바이어스 신호를 적절한 레벨로 설정하도록 제조 후 보정이 행해질 수 있다. 따라서, 리셋 신호의 전압 레벨을 모니터링하는 것에 의존하지 않고, 보정을 필요로 하지 않고 동작할 수 있는 안티-이클립스 회로의 필요성 및 요구가 있다.

본 발명의 방법 및 장치의 대표적인 실시예들은 이미저용 안티-이클립스 회로를 제공한다. 안티-이클립스 회로는 픽셀이 먼저 샘플링되어 홀드되어 있는 리셋 신호를 출력할 수 있게 한다. 이어서, 픽셀이 또한 샘플링되어 홀드되어 있는 광 신호를 출력한다. 픽셀이 광 신호를 출력하고 있는 동안, 광 신호의 전압 레벨은 광 생성 전하를 생성하는 감광 소자가 포화되어 있는지의 여부를 판정하기 위해 모니터된다. 만약 그렇다면, 픽셀은 이클립스 상태에 영향을 받기 쉬울 수 있다. 따라서, 안티-이클립스 회로는 이전에 샘플링된 리셋 신호 레벨을 적절한 전압 레벨로 끌어 올려지게 하며, 그것에 의해 아날로그 픽셀 전압을 생성하는 데 사용되는 리셋 신호 전압이 정확한 전압 레벨이 되게 하고, 그에 따라 이클립스 상태를 방지한다.

도 1은 종래의 픽셀을 도시하는 도면이다.

도 2는 도 1의 픽셀을 이용하는 이미저를 도시하는 도면이다.

도 3은 도 2의 이미저로부터의 칼럼 회로를 도시하는 도면이다.

도 4는 아날로그 처리 회로를 포함하는 칼럼 회로의 일 부분을 더욱 상세히 도시하는 도면이다.

도 5는 칼럼 회로의 부하 회로 부분을 더욱 상세히 도시하는 도면이다.

도 6은 본 발명의 대표적인 실시예에 따르는 칼럼 회로를 도시하는 도면이다.

도 7은 도 6의 칼럼 회로의 일 부분을 더욱 상세히 도시하는 도면이다.

도 8은 도 7의 회로를 갖는 이미저를 통합한 시스템을 도시하는 도면이다.

이하 동일한 참조 번호가 동일한 구성요소를 나타내는 도면을 참조하면, 도 6에는 본 발명의 안티-이클립스 시스템을 통합하는 칼럼 회로(220')가 도시되어 있다.

도시된 바와 같이, 각 칼럼 라인(215)은 처리 블록(700)과 관련된다. 각 칼럼 라인(215)은 그 관련 처리 블록(700)에 리셋 신호(Vrst) 및 픽셀 신호(Vsig)를 (상이한 횟수로) 제공하는 데 사용된다. 처리 블록(700)은 이하 더욱 상세히 설명 되는 바와 같이, 라인(216) 상에 이클립스 왜곡으로부터 보호되는 아날로그 픽셀 신호(Vpixel)를 생성한다.

도 7은 도 6의 처리 블록(700)의 더욱 상세한 도면이다. 칼럼 라인(215)은 각각 라인(532, 533 및 534)을 통해 광 신호 모니터 회로(500), 부하 회로(310) 및 아날로그 처리 회로(221')에 노드 D에서 병렬로 연결된다. 광 신호 모니터 회로(500)는 또한 라인(531)을 통해 아날로그 처리 회로(221')에 직접 연결된다. 또한, 광 신호 모니터 회로(500)는 라인(621, 622)을 통해 헬퍼(helper) 회로(600)에 또한 연결된다.

헬퍼 회로(600)는 라인(621)을 통해 광 신호 모니터 회로(500)에 공급되는 AE_voltage 바이어스 신호를 생성한다. 헬퍼 회로(600)는 전원(VAAPIX)과 접지 전위 사이에 그들의 소스 및 드레인을 통해 각각 직렬로 연결되는 트랜지스터(610, 620, 630 및 640)와 부하를 포함한다. 도 7에 도시된 바와 같이, 부하 회로(510)의 대표적인 실시예는 접지 전위에 결합된 게이트를 갖는 PMOS 트랜지스터(511) 또는 다이오드로서 동작하도록 구성되는 NMOS 트랜지스터(512)를 포함한다. 하나의 대표적인 실시예에서, 각각의 트랜지스터(610, 620, 630 및 640)는 NMOS 트랜지스터이다. 트랜지스터(610)는 예시된 바와 같이, 라인(621) 상에 AE_voltage 바이어스 신호를 출력하도록 구성된다. 트랜지스터(620)의 게이트는 라인(622)을 통해 SHS 제어 신호에 연결된다. 트랜지스터(630 및 640)의 게이트에는 각각 부하 회로(310)(도 5)의 동작을 인에이블링 및 제어하는 데 사용되는 VLN_enable 및 VLN_bias 제어 신호가 각각 공급된다.

트랜지스터(630 및 640)는 바람직하게는 부하 회로(310)(도 3)의 대응하는 트랜지스터(311 및 312)만큼 감소된 폭 대 길이(W/L) 비를 갖는 것을 특징으로 할 수 있도록 제조된다. 트랜지스터(630 및 640)는 따라서 트랜지스터(311 및 312)보다 더 높은 오버드라이브(Vgs) 전압을 갖는다. 이러한 더 높은 오버드라이브 전압은 전류원이 항상 포화 상태로 머물게 한다.

헬퍼 회로(600)는 아래와 같이 동작한다. 라인(215)에 연결된 픽셀이 광 신호(Vsig)를 출력하고 있지 않을 때는 항상, 제어 신호(SHS 및 VLN_enable) 중 적어도 하나가 낮게 가해지며, 그것에 의해 AE_voltage 바이어스 신호가 VAAPIX에 있게 된다. 그러나, 라인(215)에 연결된 픽셀이 광 신호(Vsig)를 출력하고 있을 때, 양 제어 신호(SHS 및 VLN_enable)는 높게 가해져, AE_voltage 바이어스 신호의 전압 레벨이 VAAPIX 보다 더 낮은 전압이 되게 한다. AE_voltage 바이어스 신호 전압 레벨이 VAAPIX 전압보다 더 낮은 정도는 VLN_bias 제어 신호의 전압 레벨 및 트랜지스터(630 및 640)의 더 좁은 폭 대 길이 비(및 그에 따라 더 높은 오버드라이브 전압)에 의거한다.

광 신호 모니터 회로(500)는 부하(510), 제1 트랜지스터(521) 및 제2 트랜지스터(522)를 포함한다. 부하(510) 및 트랜지스터(521, 522)는 도 7에 도시된 바와 같이, 픽셀 전원(VAAPIX)과 노드 D 사이에 직렬로 접속된다. 또한, 라인(531)이 부하(510)와 트랜지스터(521) 사이에 연결된다. 라인(531)은 아래에 설명되는 바와 같이, 아날로그 처리 회로(221')에 공급되는 RESET_pullup 제어 신호를 출력한다.

또한, 이제 도 7을 도 4(종래의 아날로그 처리 회로(221)을 도시함)와 비교하면, 아날로그 처리 회로(221')(도 7)가 종래의 아날로그 처리 회로(221)(도 4)의 구성요소를 모두 포함하는 것을 알 수 있다. 그러나, 아날로그 처리 회로(221')는 추가의 트랜지스터(460)를 포함한다. 하나의 대표적인 실시예에서, 추가의 트랜지스터(460)는 픽셀 전원(VAAPIX)에 연결되는 하나의 소스/드레인 및 스위치(421)와 커패시터(441) 사이에 연결되는 다른 소스/드레인을 갖는 PMOS 트랜지스터이다. 트랜지스터(460)의 게이트는 라인(531)에 연결되어 RESET_pullup 제어 신호를 수신한다. 따라서, RESET_pullup 제어 신호가 높게 가해지면, 트랜지스터(460)는 비도전형이고, 커패시터(441) 상에 저장된 전하에 영향을 주지 않는다. 그러나, RESET_pullup 제어 신호가 낮게 가해지면, 트랜지스터(460)는 도전형이 되며, 그것에 의해 커패시터(441)를 트랜지스터(460)를 통해 픽셀 전력(VAAPIX)에 연결하고, 커패시터(441)의 전하 레벨을 변경한다.

본 발명은 아래와 같이 동작한다. 먼저, 어떤 픽셀 신호가 처리되기 전에, (리셋 신호(Vrst)를 샘플링 및 홀딩하는) 커패시터(441)와 (광 신호(Vsig)를 샘플링 및 홀딩하는) 커패시터(442)의 전하 레벨이 미리 정해진 상태로 설정된다. 라인(215)에 연결된 픽셀이 이 때 광 신호나 리셋 신호의 어느 것도 출력하지 않기 때문에, 양 SHR 및 SHS 제어 신호는 낮게 가해진다. 또한, VLN_enable 제어 신호도 또한 낮게 가해진다.

회로(600)에서, 양 트랜지스터(620 및 630)는 제어 신호(SHS 및 VLN_enable)를 통해 각각 비도전 상태로 설정된다. 그 결과, AE_voltage 바이어스 신호가 VAAPIX에 설정된다.

회로(500)에서, 트랜지스터(522)는 비도전 상태로 설정된다. 그 결과, RESET_pullup 제어 신호가 높게 가해진다.

회로(211')에서, 낮게 가해진 SHR 및 SHS 제어 신호가 스위치(421 및 422)를 개방 상태로 설정한다. 또한, 스위치(432, 433, 434 및 435)가 또한 개방 상태로 설정되지만, 스위치(431)는 폐쇄 상태로 설정된다. RESET_pullup 제어 신호는 높게 가해지며, 그것에 의해 PMOS 트랜지스터(460)가 비도전형으로 된다. 따라서, 스위치(431)에 가장 가까운 커패시터(441, 442)의 플레이트가 서로 연결되며, 그것에 의해 그들의 전하 레벨을 등화시킨다. 스위치(432, 433)는 그 후 폐쇄 상태로 설정되며, 그것에 의해 게인 스테이지(450)에 가장 가까운 커패시터(441, 442)의 플레이트를 클램프 전압(Vcl)에 연결한다. 미리 정해진 시간 후에, 스위치(431, 432, 433)는 개방 상태로 설정되고, 커패시터(441, 442) 상의 전하는 공지된 미리 정해진 상태로 초기화되어 있다.

둘째로, 픽셀이 리셋 신호를 출력할 때, 리셋 신호의 전압 레벨은, SHR이 높게 가해질 때, 커패시터(441)에 의해 샘플링 및 홀딩된다. 픽셀이 라인(215) 상에 리셋 신호를 출력하고 있으므로, SHR 및 VLN_enable 제어 신호는 높게 가해지지만, SHS 제어 신호는 낮게 가해진다.

회로(600)에서, 트랜지스터(620)는, SHS 제어 신호가 낮게 가해지기 때문에, 비도전 상태로 설정된다. 따라서, 헬퍼 회로(600)는 AE_voltage를 VAAPIX로 설정한다.

회로(500)에서, 트랜지스터(522)는, SHS 제어 신호가 낮게 가해지기 때문에, 비도전 상태로 설정된다. 그 결과, 회로(500)는 높은 RESET_pullup 전압을 출력한다.

회로(221')에서, 스위치(421)는 높은 SHR 제어 신호에 의해 폐쇄 상태로 설정되는 한편, 스위치(422)는 낮은 SHS 제어 신호에 의해 개방 상태로 설정된다. 이 동안, 스위치(431, 432, 433, 434, 435)는 각각 개방 상태에 있다. 높은 RESET_pullup 전압은 트랜지스터(460)를 비도전 상태로 설정한다. 그 결과, 리셋 신호(Vrst)가 커패시터(441)에 연결되어 충전시킨다.

이어서, 픽셀이 라인(215) 상에 리셋 신호(Vrst)의 출력을 정지할 때, SHR 및 VLN_enable 제어 신호가 낮게 가해진다.

회로(600)에서, 트랜지스터(620)는, SHS 제어 신호가 여전히 낮게 가해지기 때문에, 여전히 비도전 상태로 설정된다. 따라서, 회로(600)는 AE_voltage 바이어스 신호를 VAAPIX 전압 레벨로 설정한다.

회로(500)에서, 트랜지스터(522)는, SHS 제어 신호가 여전히 낮게 가해지기 때문에, 여전히 비도전 상태로 설정된다. 따라서, 회로(500)는 높은 RESET_pullup 제어 신호를 계속 출력한다.

회로(221')에서, 낮은 SHR 제어 신호로 인해 스위치(421)가 개방 상태로 설정된다. 높은 RESET_pullup 제어 신호는 트랜지스터(460)를 비도전 상태로 유지시킨다. 그 결과, 이전에 샘플링된 리셋 신호(Vrst)가 현재 커패시터(441)에 홀딩되어 있다.

픽셀이 라인(215) 상에 광 신호(Vsig)를 출력할 때, SHS 및 VLN_enable 제어 신호는 높게 가해지는 한편, SHR 제어 신호는 낮게 가해진다.

회로(600)에서, 트랜지스터(610, 620, 630 및 640) 중의 각각의 하나는 도전형이다. AE_voltage 바이어스 신호의 전압 레벨은 VAAPIX 보다 더 낮아지고, VLN_bias 제어 신호의 전압 레벨과 트랜지스터(610, 620, 630 및 640)의 임계 전압에 의존한다.

회로(500)에서, 부하(510) 및 트랜지스터(521 및 522)를 통해 흐르는 전류량은 광 신호(Vsig)의 전압 레벨에 의존한다. 보통 환경하에서는, 회로(500)를 통해 전류가 흐르지 않으며, 그것에 의해 RESET_pullup의 전압을 고전압으로 유지시킨다. 픽셀이 더욱 밝은 광에 노출되기 때문에, 픽셀의 소스 폴로워의 게이트에서의 신호 전압이 감소한다. 하나의 대표적인 실시예에서, 픽셀은 광 신호가 0.8 볼트에 접근함에 따라 포화하기 시작한다. 이 포인트에서는, 회로(500)를 통해 전류가 흐르지 않는다. 광 신호가 0.4 볼트에 접근할 때까지, 회로(500)는 도전형이고 광 신호 레벨이 계속적으로 강하함에 따라 더욱 도전형이 된다. 회로(500)가 도전형이 되면, RESET_pullup 제어 신호의 전압 레벨이 강하하기 시작한다. 회로(221')와 관련하여 아래에 더욱 상세히 논의되는 바와 같이, 이것이 트랜지스터(460)를 통한 교류 리셋 신호로 커패시터(441)를 충전하기 시작한다.

회로(221')에서, 높은 SHS 제어 신호는 스위치(422)를 폐쇄 상태로 설정하는 한편, 낮은 SHR 제어 신호는 스위치(421)를 개방 상태로 설정한다. 이로 인해, 광 신호(Vsig)가 커패시터(442)에 의해 샘플링될 수 있다.

회로(500)가 높은 RESET_pullup 제어 신호를 생성하면, 트랜지스터(460)는 비도전형으로 남아 있고, 이전에 샘플링된 리셋 신호(Vrst)는 커패시터(441)에 저장된 채로 변경되지 않고 남아 있다. 그러나, 회로(500)가 트랜지스터(460)를 도전형이 되게 하는 RESET_pullup 제어 신호를 생성하면, 이전에 저장된 리셋 신호(Vrst)는 트랜지스터(460)를 통한 전압원(VAAPIX)으로 커패시터(441)를 충전함으로써 변경된다. 충전률은 RESET_pullup 제어 신호의 전압 레벨에 의거하는 트랜지스터(460)의 도전성에 의존한다.

픽셀이 광 신호의 출력을 완료할 때, 제어 신호(SHS 및 VLN_enable)는 각각 낮게 가해진다.

회로(600)에서, 양 트랜지스터(620 및 630)가 비도전형이 되며, 그에 따라 AE_voltage 바이어스 신호를 VAAPIX 전압 레벨로 설정한다.

회로(500)에서, 트랜지스터(522)가 비도전형이 되며, 그에 따라 RESET_pullup을 고레벨로 가한다.

회로(221')에서, 높은 RESET_pullup 신호는 트랜지스터(460)를 비도전 상태로 설정한다. 스위치(422)는 개방된다. 이 때까지, 광 신호(Vsig)가 커패시터(422)에 의해 샘플링되어 홀드된다. 전원(VAAPIX)가 커패시터(441)를 충전하지 않았으면, 최초에 샘플링되어 홀드된 리셋 신호(Vrst)가 커패시터(441)에 저장된다. 그러나, 전원이 커패시터(441)를 충전하는 데 사용되지 않으면, 그것은 최초에 샘플링된 리셋 신호가 이클립스 왜곡의 영향을 받기 쉬웠던 상당한 위험이 있었기 때문에, 광 신호 출력이 전압의 감소가 있었던 것을 의미한다. 이러한 이유로, 최초에 샘플링된 리셋 신호는 전원(VAAPIX)으로 커패시터(441)를 충전함으로써 변경된다.

본 발명은 따라서, 리셋 및 광 신호를 샘플링 및 홀딩하는 샘플 및 홀드 회로와 협력하는 안티-이클립스 회로에 관한 것이다. 픽셀이 리셋 신호를 출력하고 있을 때, 그 리셋 신호가 최초로 샘플링되어 홀드된다. 그 후, 픽셀이 광 신호를 출력하고 있을 때, 광 신호의 전압 레벨은, 픽셀 상으로의 입사광이 픽셀의 포화 한계를 상당히 초과하는지의 여부를 판정하는 데 사용된다. 만일 그렇다면, 이클립스의 위험이 존재하고, 이전에 샘플링되어 홀드된 리셋 신호가 리셋 신호 샘플을 표준화시키기 위해 더욱 충전된다.

도 8은 프로세서 기반 시스템(800)을 도시한다. 그 시스템(800)은 이미징 장치를 갖는 디지털 시스템의 예이다. 제한 없이, 시스템(800)은 컴퓨터 시스템, 카메라, 스캐너, 머신 비전 시스템, 차량이나 퍼스널 네비게이션 시스템, 카메라를 구비한 휴대 전화, 비디오 폰, 감시 시스템, 오토 포커스 시스템, 광학 추적 시스템, 이미지 안정화 시스템, 동작 감지 시스템, 또는 이미징 기능을 갖는 다른 시스템의 일부분일 수 있다. 시스템(800) 예를 들어, 카메라는 일반적으로 버스(820)를 포함한다. 버스(820)에는 CPU(802)와 같은 프로세서, RAM(804), 착탈 가능 메모리(814)와 같은 메모리, I/O 장치(806), 및 회로(700)(도 7)를 구비하는 이미저(200)가 연결되어 있다.

본 발명의 다른 실시예는 회로(700)를 제조하는 방법을 포함하는 것을 이해해야 한다. 예를 들면, 하나의 대표적인 실시예에서, 안티-이클립스 회로를 제조 하는 방법은 하나의 집적 회로에 대응하는 기판의 일부분 상에 적어도 복수의 픽셀(100)과, 회로(700)를 구비하는 칼럼 회로(220')를 제공하는 단계를 포함한다. 픽셀(100), 칼럼 회로(220'), 및 회로(700)는 공지된 반도체 제조 기술을 사용하여 동일한 집적 회로 상에 제조될 수 있다.

본 발명은 대표적인 실시예와 관련하여 상세히 설명되어 있지만, 본 발명은 상기 개시된 실시예들에 한정되는 것이 아님을 이해해야 한다. 오히려, 본 발명은 이상에서 설명되지 않았지만 발명의 사상 및 범위와 동등한 임의의 수의 변형, 변경, 치환 또는 등가의 배열을 통합하도록 변형될 수 있다. 따라서, 본 발명은 이상의 설명이나 도면들에 의해 한정되는 것으로 간주되는 것이 아니라, 첨부하는 청구항들의 범위에 의해서만 한정된다.

Claims

칼럼 라인에 접속되어 제1 시기에 리셋 신호를 기록하고 제2 시기에 광 신호를 기록하는 신호 기록 회로로서, 제어 라인 상의 제어 신호를 수신하고, 상기 제어 신호가 제1 상태이면 상기 제2 시기 동안 상기 기록된 리셋 신호를 정정 신호로 치환하는 치환 회로를 포함하는 상기 신호 기록 회로; 및

상기 광 신호의 전압 레벨을 모니터링하고 상기 제어 신호를 가하는 검출 회로로서, 상기 전압 레벨이 미리 정해진 임계값 미만일 때 상기 제어 신호를 상기 제1 상태로 가하는 상기 검출 회로를 포함하는, 이미저용 안티-이클립스 회로.
청구항 1에 있어서, 상기 신호 기록 회로는,

제1 샘플 커패시터를 포함하는 제1 샘플 및 홀드 회로;

제2 샘플 및 홀드 회로; 및

상기 칼럼 라인, 상기 제1 샘플 및 홀드 회로, 및 상기 제2 샘플 및 홀드 회로에 연결되어, 상기 제1 시기 동안 상기 칼럼 라인에서 상기 제1 샘플 및 홀드 회로로 상기 리셋 신호를 라우팅하고, 상기 제2 시기 동안 상기 칼럼 라인에서 상기 제2 샘플 및 홀드 회로로 상기 광 신호를 라우팅하는 입력 회로를 더 포함하며,

상기 치환 회로는 상기 제1 샘플 커패시터와 전원 사이에 직렬로 접속되는 스위치를 포함하고, 상기 스위치는 또한 상기 제어 라인에 연결되어 상기 제어 신호가 상기 제1 상태로 가해질 때에만 폐쇄 상태를 유지하는, 이미저용 안티-이클립 스 회로.
청구항 2에 있어서, 상기 스위치는 상기 제어 라인에 연결되는 게이트, 상기 전원에 연결되는 제1 소스/드레인, 및 상기 제1 샘플 커패시터에 연결되는 제2 소스/드레인을 갖는 PMOS 트랜지스터인, 이미저용 안티-이클립스 회로.
청구항 1에 있어서, 상기 검출 회로는,

제1 회로;

상기 제어 라인에 연결되는 출력 노드;

바이어스 트랜지스터; 및

스위치 트랜지스터를 포함하며,

상기 제1 회로는 전원과 상기 출력 노드 사이에 직렬로 연결되고,

상기 출력 노드는 상기 바이어스 트랜지스터의 제1 소스/드레인을 통해 상기 바이어스 트랜지스터에 연결되며,

상기 바이어스 트랜지스터는 상기 스위치 트랜지스터의 제1 소스/드레인 및 상기 바이어스 트랜지스터의 제2 소스/드레인을 통해 상기 스위치 트랜지스터에 연결되고,

상기 스위치 트랜지스터는 상기 스위치 트랜지스터의 제2 소스/드레인을 통해 상기 칼럼 라인에 연결되는, 이미저용 안티-이클립스 회로.
청구항 4에 있어서, 상기 제1 회로는 NMOS 트랜지스터이고, 상기 NMOS 트랜지스터의 제1 소스/드레인은 상기 전원에 연결되며, 상기 NMOS 트랜지스터의 게이트는 상기 전원에 연결되고, 상기 NMOS 트랜지스터의 제2 소스/드레인은 상기 출력 노드에 연결되는, 이미저용 안티-이클립스 회로.
청구항 4에 있어서, 상기 제1 회로는 PMOS 트랜지스터이고, 상기 PMOS 트랜지스터의 제1 소스/드레인은 상기 전원에 연결되며, 상기 PMOS 트랜지스터의 게이트는 접지 전위 소스에 연결되고, 상기 PMOS 트랜지스터의 제2 소스/드레인은 상기 출력 노드에 연결되는, 이미저용 안티-이클립스 회로.
청구항 4에 있어서, 상기 바이어스 트랜지스터의 게이트는 바이어스 라인에 연결되고, 상기 안티-이클립스 회로는,

제2 회로; 상기 바이어스 라인에 연결되는 바이어스 제어 노드; 제1 트랜지스터; 제2 트랜지스터; 제3 트랜지스터; 및 제4 트랜지스터를 포함하는 바이어스 회로를 더 포함하고,

상기 제2 회로는 전원과 상기 제1 트랜지스터의 소스/드레인 사이에 직렬로 연결되며,

상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 그들의 각각의 소스/드레인을 통해 직렬로 연결되고,

상기 제4 트랜지스터는 그 소스/드레인 중 하나를 통해 접지 전위 소스에 연 결되는, 이미저용 안티-이클립스 회로.
청구항 7에 있어서,

상기 칼럼 라인은 제1 부하 트랜지스터 및 제2 부하 트랜지스터를 포함하는 부하 회로에 연결되고;

상기 제1 부하 트랜지스터 및 상기 제2 부하 트랜지스터는 제1 폭 대 길이(W/L) 비를 공유하며;

상기 제3 및 제4 트랜지스터는 제2 W/L 비를 공유하고;

상기 제1 W/L 비는 상기 제2 W/L 비 보다 더 큰, 이미저용 안티-이클립스 회로.
청구항 1에 있어서, 상기 미리 정해진 임계값은 상기 광 신호를 출력하는 픽셀이 포화되어 있을 때를 나타내는 전압으로 설정되는, 이미저용 안티-이클립스 회로.
청구항 9에 있어서, 상기 미리 정해진 임계값은 대략 0.4 볼트로 설정되는, 이미저용 안티-이클립스 회로.
각각의 리셋 신호 및 광 신호를 생성하는 픽셀의 어레이;

복수의 칼럼 라인을 통해 상기 픽셀의 어레이에 연결되어, 처리를 위해 상기 어레이로부터 픽셀의 로우(row)를 선택하는 칼럼 회로를 포함하는 이미저로서, 상기 칼럼 회로는,

칼럼 라인에 각각 접속되어 제1 시기에 각각의 픽셀에 의해 생성된 상기 리셋 신호를 기록하고 제2 시기에 상기 각각의 픽셀에 의해 생성된 상기 광 신호를 기록하는 복수의 신호 기록 회로를 포함하며, 상기 신호 기록 회로의 각각은,

제어 라인 상의 제어 신호를 수신하고, 상기 제어 신호가 제1 상태이면 상기 제2 시기 동안 상기 기록된 리셋 신호를 정정 신호로 치환하는 치환 회로; 및

상기 광 신호의 전압 레벨을 모니터링하고, 상기 제어 신호를 가하며, 상기 전압 레벨이 미리 정해진 임계값 미만일 때 상기 제어 신호를 상기 제1 상태로 가하는 검출 회로를 포함하는, 이미저.
청구항 11에 있어서, 상기 신호 기록 회로의 각각은,

제1 샘플 커패시터를 포함하는 제1 샘플 및 홀드 회로;

제2 샘플 및 홀드 회로; 및

상기 칼럼 라인, 상기 제1 샘플 및 홀드 회로, 및 상기 제2 샘플 및 홀드 회로에 연결되어, 상기 제1 시기 동안 상기 칼럼 라인에서 상기 제1 샘플 및 홀드 회로로 상기 리셋 신호를 라우팅하고, 상기 제2 시기 동안 상기 칼럼 라인에서 상기 제2 샘플 및 홀드 회로로 상기 광 신호를 라우팅하는 입력 회로를 더 포함하며,

상기 치환 회로는 상기 제1 샘플 커패시터와 전원 사이에 직렬로 접속되는 스위치를 포함하고, 상기 스위치는 또한 상기 제어 라인에 연결되어 상기 제어 신 호가 상기 제1 상태로 가해질 때에만 폐쇄 상태를 유지하는, 이미저.
청구항 12에 있어서, 상기 스위치의 각각은 상기 제어 라인에 연결되는 게이트, 상기 전원에 연결되는 제1 소스/드레인, 및 상기 제1 샘플 커패시터에 연결되는 제2 소스/드레인을 갖는 PMOS 트랜지스터인, 이미저.
청구항 11에 있어서, 상기 검출 회로의 각각은,

제1 회로;

상기 제어 라인에 연결되는 출력 노드;

바이어스 트랜지스터; 및

스위치 트랜지스터를 포함하며,

상기 제1 회로는 전원과 상기 출력 노드 사이에 직렬로 연결되고,

상기 출력 노드는 상기 바이어스 트랜지스터의 제1 소스/드레인을 통해 상기 바이어스 트랜지스터에 연결되며,

상기 바이어스 트랜지스터는 상기 스위치 트랜지스터의 제1 소스/드레인 및 상기 바이어스 트랜지스터의 제2 소스/드레인을 통해 상기 스위치 트랜지스터에 연결되고,

상기 스위치 트랜지스터는 상기 스위치 트랜지스터의 제2 소스/드레인을 통해 상기 칼럼 라인에 연결되는, 이미저.
청구항 14에 있어서, 상기 제1 회로는 NMOS 트랜지스터이고, 상기 NMOS 트랜지스터의 제1 소스/드레인은 상기 전원에 연결되며, 상기 NMOS 트랜지스터의 게이트는 상기 전원에 연결되고, 상기 NMOS 트랜지스터의 제2 소스/드레인은 상기 출력 노드에 연결되는, 이미저.
청구항 14에 있어서, 상기 제1 회로는 PMOS 트랜지스터이고, 상기 PMOS 트랜지스터의 제1 소스/드레인은 상기 전원에 연결되며, 상기 PMOS 트랜지스터의 게이트는 접지 전위 소스에 연결되고, 상기 PMOS 트랜지스터의 제2 소스/드레인은 상기 출력 노드에 연결되는, 이미저.
청구항 14에 있어서, 상기 바이어스 트랜지스터의 게이트는 바이어스 라인에 연결되고, 상기 이미저 회로는,

제2 회로; 상기 바이어스 라인에 연결되는 바이어스 제어 노드; 제1 트랜지스터; 제2 트랜지스터; 제3 트랜지스터; 및 제4 트랜지스터를 포함하는 적어도 하나의 바이어스 회로를 더 포함하고,

상기 제2 회로는 전원과 상기 제1 트랜지스터의 소스/드레인 사이에 직렬로 연결되며,

상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 그들의 각각의 소스/드레인을 통해 직렬로 연결되고,

상기 제4 트랜지스터는 그 소스/드레인 중 하나를 통해 접지 전위 소스에 연 결되는, 이미저.
청구항 17에 있어서,

상기 칼럼 라인은 제1 부하 트랜지스터 및 제2 부하 트랜지스터를 포함하는 부하 회로에 연결되고;

상기 제1 부하 트랜지스터 및 상기 제2 부하 트랜지스터는 제1 폭 대 길이(W/L) 비를 공유하며;

상기 제3 및 제4 트랜지스터는 제2 W/L 비를 공유하고;

상기 제1 W/L 비는 상기 제2 W/L 비 보다 더 큰, 이미저.
청구항 11에 있어서, 상기 미리 정해진 임계값은 상기 광 신호를 출력하는 픽셀이 포화되어 있을 때를 나타내는 전압으로 설정되는, 이미저.
청구항 19에 있어서, 상기 미리 정해진 임계값은 대략 0.4 볼트로 설정되는, 이미저.
프로세서; 및

상기 프로세서에 연결되는 이미저를 포함하는 시스템으로서, 상기 이미저는,

각각의 리셋 신호 및 광 신호를 생성하는 픽셀의 어레이;

복수의 칼럼 라인을 통해 상기 픽셀의 어레이에 연결되어, 처리를 위해 상기 어레이로부터 픽셀의 로우(row)를 선택하는 칼럼 회로를 포함하고, 상기 칼럼 회로는,

각각의 칼럼 라인에 각각 접속되어 제1 시기에 각각의 픽셀에 의해 생성된 상기 리셋 신호를 기록하고 제2 시기에 상기 각각의 픽셀에 의해 생성된 상기 광 신호를 기록하는 복수의 신호 기록 회로를 포함하며, 상기 신호 기록 회로의 각각은,

제어 라인 상의 제어 신호를 수신하고, 상기 제어 신호가 제1 상태이면 상기 제1 시기 동안 상기 기록된 리셋 신호를 정정 신호로 치환하는 치환 회로; 및

상기 광 신호의 전압 레벨을 모니터링하고, 상기 제어 신호를 가하며, 상기 전압 레벨이 미리 정해진 임계값 미만일 때 상기 제어 신호를 상기 제1 상태로 가하는 검출 회로를 포함하는, 시스템.
제1 시기에 픽셀에 의해 생성되는 리셋 신호를 기록하는 단계;

제2 시기에,

상기 픽셀에 의해 생성되는 광 신호를 기록하는 단계,

상기 광 신호의 전압 레벨을 모니터링하는 단계, 및

상기 전압 레벨이 미리 정해진 임계값 미만이면, 상기 기록된 리셋 신호를 정정된 신호로 치환하는 단계를 포함하는, 이미지 신호의 처리 방법.
청구항 22에 있어서, 상기 미리 정해진 임계값은 상기 픽셀이 포화되어 있는 것을 나타내는 전압 레벨로 선택되는, 이미지 신호의 처리 방법.
청구항 23에 있어서, 상기 미리 정해진 임계값은 0.4 볼트인, 이미지 신호의 처리 방법.
청구항 21에 있어서, 상기 치환 단계는,

상기 광 신호가 상기 광 신호와 관련된 저장 장치에 의해 샘플링되는 동안, 상기 리셋 신호와 관련된 저장 소자를 전원에 연결하는 단계를 포함하는, 이미지 신호의 처리 방법.
각각의 리셋 신호 및 광 신호를 생성하는 픽셀의 어레이를 반도체 기판 상에 형성하는 단계;

상기 반도체 기판 상에, 복수의 칼럼 라인을 통해 상기 픽셀의 어레이에 연결되어, 처리를 위해 상기 어레이로부터 픽셀의 로우(row)를 선택하는 칼럼 회로를 형성하는 단계를 포함하는 이미징 회로의 형성 방법으로서, 상기 칼럼 회로는,

각각의 칼럼 라인에 각각 접속되어, 제1 시기에 각각의 픽셀에 의해 생성된 상기 리셋 신호를 기록하고 제2 시기에 상기 각각의 픽셀에 의해 생성된 상기 광 신호를 기록하는 복수의 신호 기록 회로로서, 각각이, 제어 라인 상의 제어 신호를 수신하고, 상기 제어 신호가 제1 상태이면 상기 제2 시기 동안 상기 기록된 리셋 신호를 정정 신호로 치환하는 치환 회로를 포함하는 상기 복수의 신호 기록 회로; 및

상기 광 신호의 전압 레벨을 모니터링하고, 상기 제어 신호를 가하며, 상기 전압 레벨이 미리 정해진 임계값 미만일 때 상기 제어 신호를 상기 제1 상태로 가하는 검출 회로를 포함하는, 이미징 회로의 형성 방법.