KR20070121242A - Method of manufacturing thin film transistor substrate - Google Patents

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신원석
박홍식
정종현
홍선영
김봉균
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Abstract

A method for manufacturing a thin film transistor substrate is provided to reduce a grain size by sputtering a metal layer at a low temperature, and to remove residue by enhancing an etch rate owing to the temperature increase of an etchant. A plurality of metal thin films(110a,110b,111a,111b) are formed on a substrate(100) by sputtering. A pattern is formed by etching the metal thin films by using an etchant at a temperature range of 45 to 55 degrees Celsius. When performing the sputtering, the metal thin film layers are formed within a temperature range of 50 to 70 degrees Celsius.

Description

박막 트랜지스터 기판의 제조방법{METHOD OF MANUFACTURING THIN FILM TRANSISTOR SUBSTRATE}Method for manufacturing thin film transistor substrate {METHOD OF MANUFACTURING THIN FILM TRANSISTOR SUBSTRATE}

도 1은 종래 박막 트랜지스터 기판에서 금속 패턴을 식각한 후 잔사가 발생된 것을 도시한 사시도이다.FIG. 1 is a perspective view illustrating a residue generated after etching a metal pattern in a conventional thin film transistor substrate.

도 2a 내지 도 2esms 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법을 공정별로 순차적으로 도시한 단면도들이다.2A through 2ESMS are cross-sectional views sequentially illustrating a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention.

<도면부호의 간단한 설명><Brief Description of Drawings>

10: 금속 패턴층 20: 잔사10: metal pattern layer 20: residue

100: 기판 110: 게이트 전극100 substrate 110 gate electrode

111: 게이트 라인 120: 게이트 절연막111: gate line 120: gate insulating film

130: 활성층 131: 오믹 콘택층130: active layer 131: ohmic contact layer

141: 소스 전극 142: 드레인 전극141: source electrode 142: drain electrode

150: 보호막 151: 콘택홀150: shield 151: contact hole

160: 화소전극160: pixel electrode

본 발명은 액정표시장치의 제조방법에 관한 것으로, 특히 금속 패턴의 형성시 잔사를 방지하는 액정표시장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a liquid crystal display device, and more particularly, to a method for manufacturing a liquid crystal display device which prevents residues when forming a metal pattern.

일반적으로 액정표시장치는 박막 트랜지스터가 형성된 박막 트랜지스터 기판과, 컬러 필터가 형성된 컬러 필터 기판이 액정을 사이에 두고 합착되어 제조된다.In general, a liquid crystal display device is manufactured by bonding a thin film transistor substrate on which a thin film transistor is formed and a color filter substrate on which a color filter is formed, with a liquid crystal interposed therebetween.

컬러 필터 기판은 빛샘 방지를 위한 블랙 매트릭스와, 컬러 구현을 위한 컬러 필터, 화소 전극과 수직전계를 이루는 공통전극과, 그들 위에 액정 배향을 위해 도포된 상부 배향막을 포함한다.The color filter substrate includes a black matrix for preventing light leakage, a color filter for implementing color, a common electrode forming a vertical electric field with the pixel electrode, and an upper alignment layer coated thereon for liquid crystal alignment.

박막 트랜지스터 기판은 서로 교차되게 형성된 게이트라인 및 데이터라인과, 그들의 교차부에 형성된 박막트랜지스터와, 박막트랜지스터와 접속된 화소 전극과, 그들 위에 액정 배향을 위해 도포된 하부 배향막을 포함한다.The thin film transistor substrate includes a gate line and a data line formed to cross each other, a thin film transistor formed at an intersection thereof, a pixel electrode connected to the thin film transistor, and a lower alignment layer coated thereon for liquid crystal alignment.

여기서, 박막 트랜지스터 기판의 게이트 라인 및 데이터 라인은 챔버 내에서 스퍼터링을 통해 기판에 금속박막층을 증착한 후 이를 식각하여 형성한다. Here, the gate line and the data line of the thin film transistor substrate are formed by depositing a metal thin film layer on the substrate through sputtering in the chamber and etching the same.

금속박막층을 증착하기 위해 진공챔버 내의 스퍼터에서 증착할 금속재질로 만들어진 타겟과 양극사이에 플라즈마 방전으로 아르곤 가스를 여기시켜 높은 전압으로 가속하여 금속 타겟에 충돌시킨다. 이때, 금속 타겟에서 떨어져 나오는 그레인에 의해 기판 표면에서 상호결합하여 박막형태로 성장한다. 여기서, 금속박막층은 챔버내의 온도에 따라 금속박막층을 구성하는 그레인들의 크기가 결정된다. In order to deposit the metal thin layer, argon gas is excited by plasma discharge between the target and the anode made of the metal material to be deposited in the sputter in the vacuum chamber, and accelerated to a high voltage to collide with the metal target. At this time, the grains are separated from the metal target and are mutually bonded at the substrate surface to grow into a thin film. Here, the size of the grains constituting the metal thin film layer is determined according to the temperature in the chamber.

이렇게 금속박막층이 증착되면 사진식각공정을 통해 금속박막층을 식각하여 금속 패턴(10)을 형성한다. 금속박막층의 상부에 감광액(Photo Resist; 이하, "PR"이라 함)을 도포한 후 노광처리 후 식각하여 패턴을 형성한다. 식각공정은 PR 패턴이 남은 부분을 제외한 전 부분이 식각된다. 그러나 기판에 형성되는 금속박막층을 식각할 때 금속박막층이 완전히 식각되지 않는 잔사(20)가 발생한다. When the metal thin layer is deposited as described above, the metal thin layer is etched through the photolithography process to form the metal pattern 10. After the photoresist (hereinafter referred to as "PR") is applied to the upper portion of the metal thin film layer, the pattern is formed by etching after exposure. In the etching process, all parts except the PR pattern remain are etched. However, when the metal thin film layer formed on the substrate is etched, a residue 20 is generated in which the metal thin film layer is not completely etched.

이러한 잔사를 방지하기 위해 식각시간을 길게 하면 PR 패턴의 폭보다 실제 금속 패턴의 폭이 더 좁아져 금속 패턴으로 전송되는 신호에 문제점이 발생된다. If the etching time is increased to prevent such residue, the width of the actual metal pattern is narrower than the width of the PR pattern, which causes a problem in the signal transmitted to the metal pattern.

따라서, 본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터 기판의 게이트 패턴 및 데이터 패턴을 형성할 때 금속박막층을 형성한는 단계에서 저온으로 금속층을 스퍼터링하여 그레인 크기를 줄이고, 식각액의 온도를 높여 식각율을 빠르게 하여 잔사를 제거함과 아울러 형성된 금속패턴의 폭이 기준치 이하가 되는 것이 방지된 박막 트랜지스터기판의 제조방법을 제공하는 데 있다.Accordingly, the technical problem to be achieved by the present invention is to sputter the metal layer at a low temperature in forming the metal thin film layer when forming the gate pattern and the data pattern of the thin film transistor substrate, thereby reducing the grain size and increasing the temperature of the etchant to quickly increase the etching rate. To remove the residue and to prevent the width of the formed metal pattern from being below the reference value.

상기의 기술적 과제를 달성하기 위하여, 본 발명은 기판에 스퍼터링을 하여 금속박막층을 형성하는 단계 및 상기 금속박막층을 45 내지 55℃의 식각액을 통해 식각하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법을 제공한다.In order to achieve the above technical problem, the present invention comprises the step of forming a metal thin film layer by sputtering on the substrate and forming a pattern by etching the metal thin film layer through an etching solution of 45 to 55 ℃ A method of manufacturing a thin film transistor substrate is provided.

이때, 상기 스퍼터링을 하여 금속박막층을 형성하는 단계는 상기 스퍼터링으 로 하는 챔버 내의 온도를 50 내지 70℃의 온도 범위에서 금속 박막층을 형성하는 단계를 더 포함한다.At this time, the step of forming the metal thin film layer by the sputtering further comprises the step of forming a metal thin film layer in a temperature range of 50 to 70 ℃ the temperature in the chamber to the sputtering.

여기서 상기 금속박막층은 2중층 이상으로 형성되는 단계를 더 포함한다.Here, the metal thin film layer further includes the step of forming a double layer or more.

그리고, 상기 금속박막층이 2중층 이상으로 형성되는 단계에서, 상기 2중층 이상의 금속박막층은 상부에 형성되는 금속박막층의 두께가 더 두껍게 형성되는 단계를 포함한다.And, in the step of forming the metal thin film layer or more, the double layer or more metal thin film layer includes a step of forming a thicker thickness of the metal thin film layer formed on the upper.

또한, 상기 식각액을 통해 식각하여 패턴을 형성하는 단계에서, 상기 기판에 게이트 라인 및 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계를 포함한다.The method may further include forming a gate pattern including a gate line and a gate electrode on the substrate by etching the etching liquid to form a pattern.

상기 게이트 패턴이 형성된 후 상기 게이트 패턴 상부에 게이트 절연막과, 활성층 및 오믹콘택층을 형성하고 패터닝 하는 단계와, 상기 기판에 스퍼터링을 하여 데이터 금속박막층을 형성하는 단계와, 상기 데이터 금속박막층을 상온 내지 50℃의 식각액을 통해 식각하여 드레인 전극, 소스 전극 및 데이터 라인을 포함하는 데이터 패턴을 형성하는 단계와, 상기 데이터 패턴 상부에 보호막을 형성하는 단계 및 상기 보호막 상부에 화소전극을 형성하는 단계를 더 포함한다.Forming and patterning a gate insulating film, an active layer and an ohmic contact layer on the gate pattern after the gate pattern is formed, forming a data metal thin film layer by sputtering the substrate, and forming the data metal thin film layer at room temperature to Etching through an etchant at 50 ° C. to form a data pattern including a drain electrode, a source electrode, and a data line, forming a passivation layer on the data pattern, and forming a pixel electrode on the passivation layer. Include.

여기서, 상기 데이터 금속박막층을 형성하는 단계에서, 상기 데이터 금속박막층은 50 내지 70℃의 온도 범위에서 상기 스퍼터링을 하여 금속박막층을 형성하는 단계를 더 포함한다.Here, in the forming of the data metal thin film layer, the data metal thin film layer further comprises the step of forming a metal thin film layer by the sputtering in a temperature range of 50 to 70 ℃.

그리고, 상기 데이터 금속박막층은 2중층 이상으로 형성되는 단계를 더 포함한다.The data metal thin film layer further includes forming a double layer or more.

또한, 상기 데이터 금속박막층이 2중층 이상으로 형성되는 단계에서, 상기 2 중층 이상의 금속박막층은 상부에 형성되는 금속박막층의 두께가 더 두껍게 형성되는 단계를 더 포함한다.In addition, in the step of forming the data metal thin film layer of two or more layers, the two or more metal thin film layers further include the step of forming a thicker thickness of the metal thin film layer formed on the upper.

상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 특징들은 첨부한 도면을 참조한 실시 예에 대한 설명을 통하여 명백히 드러나게 될 것이다.Other technical problems and features of the present invention in addition to the above technical problem will become apparent through the description of the embodiments with reference to the accompanying drawings.

이하, 도 2a 내지 도 2e를 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 2A to 2E.

도 2a 내지 도 2e는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법을 공정별로 도시한 단면도들이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention.

도 2a 내지 도 2e를 참조하면, 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법은 기판에 스퍼터링을 하여 금속박막층을 형성하는 단계 및 상기 금속박막층을 40 내지 55℃의 식각액을 통해 식각하여 패턴을 형성하는 단계를 포함한다.2A to 2E, a method of manufacturing a thin film transistor substrate according to an embodiment of the present invention includes forming a metal thin film layer by sputtering on the substrate and etching the metal thin film layer through an etchant at 40 to 55 ° C. to form a pattern. Forming a step.

구제적으로, 먼저, 도 2a를 참조하면 유리나 플라스틱 같은 기판(100)상에 스퍼터링 등의 방법으로 Al, Mo, Ag 등의 금속들 중 적어도 하나의 금속으로 게이트 라인(111), 게이트 전극(110)을 포함하는 게이트 금속층을 단일층 또는 다중층으로 증착한다. 그리고 게이트 마스크를 사용한 사진식각공정을 통해 게이트 금속층을 패터닝하여 게이트 패턴을 형성한다. 이때, 게이트 패턴은 신호 전송특성을 개선하기 위하여 2중층 또는 3중층으로 형성된다. 도 2a에 도시한 바와 같이, 기판(100)상에 게이트 전극(110) 및 게이트 라인(11)을 포함하는 게이트 금속층은 Al 금속층(110a, 111a)이 먼저 증착된 후 Mo 금속층(110b, 111b)이 증착된다. 이러한 게이트 금속층을 증착하는 챔버 내의 온도는 50 내지 70℃를 유지한다. 즉, 챔버 내의 온도를 종래보다 30 내지 50℃ 낮춰 금속층을 형성한다. 이렇게, 스퍼터링을 하는 챔버 내의 온도가 50 내지 70℃가 되면 금속층을 이루는 그레인의 크기가 작게 형성되어 추후 식각 공정시 식각액의 침투가 용이해진다. 이를 통해, 식각공정에서 게이트 패턴을 형성할 때 작은 크기의 그레인으로 인해 식각 속도가 빨라지며 식각공정 후 금속층이 모두 식각되지 않는 잔사가 방지된다. 이때, 그레인의 크기를 더 작게 하기 위하여 챔버 내의 온도를 50℃이하로 내리게 되면 Al 금속층의 막치밀성이 불량하여 식각액이 내부로 침투하여 손상되거나, Al 금속층 형성시 특정부위가 부풀어 오르는 힐락(Hillock)과 같은 불량이 발생된다. 또한, 스퍼터링에 의해 증착되는 게이트 금속층은 Al 금속층(110a, 111a)이 전면 증착되고 Al 금속층의 상부에 Mo 금속층(110b, 111b)을 전면증착 되며, Al 금속층(110a, 111a)의 상부에 증착되는 Mo 금속층(110b, 111b)은 Al 금속층(110a, 111a)의 두께보다 더 크게 형성된다. 이를 통해, 50 내지 70℃로 챔버내의 온도를 종래보다 낮게 유지하여도 힐락과 같은 불량을 방지할 수 있다. In detail, first, referring to FIG. 2A, the gate line 111 and the gate electrode 110 are formed of at least one of metals such as Al, Mo, and Ag by sputtering on a substrate 100 such as glass or plastic. A gate metal layer comprising a) is deposited in a single layer or multiple layers. A gate pattern is formed by patterning the gate metal layer through a photolithography process using a gate mask. In this case, the gate pattern is formed of a double layer or a triple layer in order to improve signal transmission characteristics. As shown in FIG. 2A, the gate metal layer including the gate electrode 110 and the gate line 11 on the substrate 100 is formed of Al metal layers 110a and 111a and then Mo metal layers 110b and 111b. Is deposited. The temperature in the chamber in which this gate metal layer is deposited is maintained at 50 to 70 ° C. That is, the metal layer is formed by lowering the temperature in the chamber by 30 to 50 ° C. compared with the conventional one. As such, when the temperature in the sputtering chamber is 50 to 70 ° C., the size of the grains forming the metal layer is small, so that the etching solution can be easily penetrated during the subsequent etching process. As a result, when the gate pattern is formed in the etching process, the etching speed is increased due to the small size of grain, and the residues in which the metal layers are not etched after the etching process are prevented. At this time, if the temperature in the chamber is lowered below 50 ° C. in order to reduce the size of the grain, the hillock, in which the etching solution penetrates into the inside due to poor film density of the Al metal layer, or the specific part swells when the Al metal layer is formed. A defect such as this occurs. In addition, the gate metal layer deposited by sputtering has Al metal layers 110a and 111a deposited on the entire surface, Mo metal layers 110b and 111b deposited on the Al metal layer, and deposited on the Al metal layers 110a and 111a. The Mo metal layers 110b and 111b are formed larger than the thicknesses of the Al metal layers 110a and 111a. Through this, it is possible to prevent a defect such as heel lock even if the temperature in the chamber at a temperature of 50 to 70 ℃ lower than conventional.

다음으로, 게이트 금속층이 형성되면 게이트 금속층의 전면에 PR을 도포하고 마스크를 사용하여 사진식각공정을 통해 게이트 패턴을 형성 한다. PR이 도포된 기판상에 마스크를 사용하여 PR을 노광하여 패터닝 한 후 식각액을 통해 식각한다. 이때, 식각액의 온도를 45 내지 55℃로 가열한다. 이렇게 45 내지 55℃로 가열된 식각액은 게이트 금속층을 식각할 때 45℃ 이하일 때 보다 더욱 활성화 되어 식각속도를 빠르게 한다. 다시 말하면, 식각액의 온도를 45 내지 55℃로 가열하면 식 각액의 반응속도가 빨라져 게이트 금속층의 식각율이 더 빨라진다. 이에 따라, 높은 온도로 식각액을 가열하여 식각할 경우 게이트 금속층을 식각한 후 잔사가 없어지며, 이와 아울러 식각율이 빨라지므로 식각 시간을 줄여 게이트 패턴의 폭이 작아지는 문제점을 방지할 수 있다.Next, when the gate metal layer is formed, PR is applied to the entire surface of the gate metal layer, and a gate pattern is formed through a photolithography process using a mask. PR is exposed and patterned using a mask on a substrate coated with PR and then etched through an etchant. At this time, the temperature of the etchant is heated to 45 to 55 ℃. Thus, the etchant heated to 45 to 55 ℃ is more activated than the 45 ℃ or less when etching the gate metal layer is faster the etching rate. In other words, when the temperature of the etchant is heated to 45 to 55 ° C., the reaction rate of the etchant is increased, so that the etching rate of the gate metal layer is faster. Accordingly, when the etching solution is heated and etched at a high temperature, the gate metal layer is etched and no residue is lost. In addition, the etching rate is increased, thereby reducing the etching time, thereby preventing the width of the gate pattern from decreasing.

다음으로, 도 2b에 도시된 바와 같이 게이트 패턴을 형성한 후에 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 방법을 사용하여 SiNx 또는 SiOx와 같은 게이트 절연막(120)과 a-Si와 같은 활성층(130)과 n도핑된 a-Si와 같은 오믹 콘택층(131)을 연속 증착한다. 그런 다음, 마스크를 사용한 사진식각공정을 통해 활성층(130) 및 오믹콘택층(131)을 형성한다.Next, after forming the gate pattern as shown in FIG. 2B, the gate insulating layer 120 such as SiNx or SiOx and the active layer 130 such as a-Si are formed using a method such as plasma enhanced chemical vapor deposition (PECVD). And ohmic contact layers 131 such as n-doped a-Si are sequentially deposited. Then, the active layer 130 and the ohmic contact layer 131 are formed through a photolithography process using a mask.

다음으로, 도 2c에 도시된 바와 같이 게이트 절연막(120) 및 활성층(130), 오믹 콘택층(131)을 형성한 후에 스퍼터링 등의 방법을 사용하여 게이트 절연막(120)과 오믹 콘택층(131) 상에 Al, Mo 등의 데이터 금속층을 단일층 또는 다중층으로 증착한다. 이어 데이터마스크를 사용한 사진식각공정을 통해 데이터 금속층을 패터닝하여 단일층 또는 다중층의 데이터 패턴을 형성한다. 그런 다음, 소스 전극(141) 및 드레인 전극(142) 사이에 노출되어 있는 오믹 콘택층(131)을 건식식각하여 활성층(130)을 노출시킨다.Next, as shown in FIG. 2C, after the gate insulating layer 120, the active layer 130, and the ohmic contact layer 131 are formed, the gate insulating layer 120 and the ohmic contact layer 131 may be formed using a sputtering method. A data metal layer such as Al, Mo, or the like is deposited on the single layer or multiple layers. Subsequently, the data metal layer is patterned through a photolithography process using a data mask to form a single or multiple data pattern. Thereafter, the ohmic contact layer 131 exposed between the source electrode 141 and the drain electrode 142 is dry-etched to expose the active layer 130.

이때, 데이터 패턴을 형성하는 단계는 게이트 패턴을 형성하는 단계와 동일한 방법으로 스퍼터링을 한다. 즉, 데이터 금속층을 형성할 때, 스퍼터링을 하는 챔버 내의 온도를 50 내지 70℃로 유지한다. 스퍼터링에 의해 형성된 데이터 금속층은 작은 크기의 그레인들이 모여 금속박막층을 형성하여 식각 공정시 식각액의 침투가 용이하여 식각율이 향상된다. 이를 통해, 전술한 바와 같은 잔사를 방지한다. 또한, 데이터 금속층을 식각하는 식각액의 온도를 45 내지 55℃로 가열하여 식각하게 되면 상술한 바와 같이 식각율이 빨라져 데이터 패턴들의 각각의 폭이 줄어들지 않으면서 잔사가 방지된다.In this case, forming the data pattern is sputtered in the same manner as forming the gate pattern. That is, when forming the data metal layer, the temperature in the chamber for sputtering is maintained at 50 to 70 ° C. The data metal layer formed by sputtering gathers small grains to form a metal thin film layer, so that the etching solution is easily penetrated during the etching process, thereby improving the etching rate. This prevents the residue as described above. In addition, when the temperature of the etching solution for etching the data metal layer is etched by heating to 45 to 55 ° C., the etching rate is increased as described above to prevent the residue without reducing the width of each of the data patterns.

이때, 소스 전극(141), 드레인 전극(142) 및 데이터 라인을 포함하는 데이터 금속층은 3중층 이상으로 형성될 수 있다. 즉, 데이터 금속층은 Mo 금속층(141a, 142a)이 형성된 후 Al 금속층(141b, 142b)이 형성되며 다음으로 Mo 금속층(141c, 141c)이 형성된다. 이때, 최상부에 형성되는 Mo 금속층(141c, 142c)의 두께가 나머지 금속층보다 더 두껍게 형성되어 힐락이 발생하는 것을 방지한다.In this case, the data metal layer including the source electrode 141, the drain electrode 142, and the data line may be formed in a triple layer or more. That is, after the Mo metal layers 141a and 142a are formed, the Al metal layers 141b and 142b are formed, followed by the Mo metal layers 141c and 141c. At this time, the thicknesses of the Mo metal layers 141c and 142c formed at the top thereof are formed thicker than the remaining metal layers, thereby preventing the heel lock from occurring.

다음으로, 도 2d에 도시된 바와 같이 데이터패턴을 형성한 후에 PECVD 등의 방법을 사용하여 SiNx 또는 SiOx와 같은 보호막(150)을 증착한다. 이어 보호막마스크를 사용한 사진식각공정을 통해 콘택홀(151)을 형성함으로써 드레인 전극(142)을 노출시킨다. Next, as shown in FIG. 2D, after forming the data pattern, a protective film 150 such as SiNx or SiOx is deposited using a method such as PECVD. Subsequently, the contact hole 151 is formed through a photolithography process using a protective layer mask to expose the drain electrode 142.

다음으로, 도 2e에 도시된 바와 같이 보호막(150)을 형성한 후에 스퍼터링 등의 방법을 사용하여 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)와 같은 투명도전금속층을 형성하고 화소전극마스크를 사용한 사진식각공정을 통해 투명도전금속층을 패터닝하여 화소 전극(160)을 형성한다.Next, as shown in FIG. 2E, after forming the passivation layer 150, a transparent conductive metal layer, such as indium tin oxide (ITO) or indium zinc oxide (IZO), is formed using a method such as sputtering to form a pixel electrode mask. The pixel electrode 160 is formed by patterning the transparent conductive metal layer through the photolithography process.

상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판의 제조방법은 금속 박막층의 형성을 위하여 50 내지 70℃ 스퍼터링을 하는 챔버 내의 온도를 유지하여 금속 박막층을 형성하는 그레인의 크기를 작게 형성하여 식각액의 침투가 용이하게 하여 식각공정에서 잔사가 발생하는 것을 방지할 수 있다.As described above, the method of manufacturing a thin film transistor substrate according to the present invention maintains the temperature in the chamber for 50 to 70 ℃ sputtering to form a metal thin film layer to form a small size of the grains forming the metal thin film layer to penetrate the etching solution It is easy to prevent the occurrence of residues in the etching process.

또한, 금속 박막층의 식각공정시 식각액의 온도를 30 내지 55℃로 가열하여 식각하므로써 식각공정에서 잔사의 발생을 방지함과 아울러 식각시간을 줄일 수 있다.In addition, during the etching process of the metal thin film layer, by etching the temperature of the etching solution to 30 to 55 ℃ to prevent the occurrence of residues in the etching process, it is possible to reduce the etching time.

이상에서 상술한 본 발명은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 여러 가지 치환, 변형 및 변경이 가능하다 할 것이다. 따라서 본 발명은 상술한 실시 예 및 첨부된 도면에 한정하지 않고 청구범위에 의해 그 권리가 정해져야 할 것이다.The present invention described above will be capable of various substitutions, modifications and changes by those skilled in the art to which the present invention pertains. Therefore, the present invention should not be limited to the above-described embodiments and the accompanying drawings, and the rights thereof should be determined by the claims.

Claims (9)

기판에 스퍼터링을 하여 금속박막층을 형성하는 단계; 및Sputtering the substrate to form a metal thin film layer; And 상기 금속박막층을 45 내지 55℃의 식각액을 통해 식각하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.And etching the metal thin film layer through an etchant at 45 to 55 ° C. to form a pattern. 제 1 항에 있어서,The method of claim 1, 상기 스퍼터링을 하여 금속박막층을 형성하는 단계는Forming the metal thin film layer by the sputtering 상기 스퍼터링으로 하는 챔버 내의 온도를 50 내지 70℃의 온도 범위에서 금속 박막층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.And forming a metal thin film layer in a temperature range of 50 to 70 ° C. in the chamber for sputtering. 제 2 항에 있어서,The method of claim 2, 상기 금속박막층은 2중층 이상으로 형성되는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.The metal thin film layer further comprises the step of forming a double layer or more thin film transistor substrate. 제 3 항에 있어서,The method of claim 3, wherein 상기 금속박막층이 2중층 이상으로 형성되는 단계에서,In the step of forming the metal thin film layer more than two layers, 상기 2중층 이상의 금속박막층은 상부에 형성되는 금속박막층의 두께가 더 두껍게 형성되는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제 조방법.The double layer or more metal thin film layer is a method of manufacturing a thin film transistor substrate comprising the step of forming a thicker thickness of the metal thin film layer formed on top. 제 1 항에 있어서,The method of claim 1, 상기 식각액을 통해 식각하여 패턴을 형성하는 단계에서,In the step of forming a pattern by etching through the etchant, 상기 기판에 게이트 라인 및 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.Forming a gate pattern including a gate line and a gate electrode on the substrate. 제 5 항에 있어서,The method of claim 5, 상기 게이트 패턴이 형성된 후 상기 게이트 패턴 상부에 게이트 절연막과, 활성층 및 오믹콘택층을 형성하고 패터닝 하는 단계와;Forming and patterning a gate insulating layer, an active layer, and an ohmic contact layer on the gate pattern after the gate pattern is formed; 상기 기판에 스퍼터링을 하여 데이터 금속박막층을 형성하는 단계와;Sputtering the substrate to form a data metal thin film layer; 상기 데이터 금속박막층을 상온 내지 50℃의 식각액을 통해 식각하여 드레인 전극, 소스 전극 및 데이터 라인을 포함하는 데이터 패턴을 형성하는 단계와;Etching the data metal thin film layer through an etchant at room temperature to 50 ° C. to form a data pattern including a drain electrode, a source electrode, and a data line; 상기 데이터 패턴 상부에 보호막을 형성하는 단계; 및Forming a passivation layer on the data pattern; And 상기 보호막 상부에 화소전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.A method of manufacturing a thin film transistor substrate, the method comprising: forming a pixel electrode on the passivation layer. 제 6 항에 있어서,The method of claim 6, 상기 데이터 금속박막층을 형성하는 단계에서,In the forming of the data metal thin film layer, 상기 데이터 금속박막층은 50 내지 70℃의 온도 범위에서 상기 스퍼터링을 하여 금속박막층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.The data metal thin film layer further comprises the step of forming a metal thin film layer by the sputtering at a temperature range of 50 to 70 ℃. 제 7 항에 있어서,The method of claim 7, wherein 상기 데이터 금속박막층은 2중층 이상으로 형성되는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.The data metal thin film layer is a method of manufacturing a thin film transistor substrate further comprising the step of forming a double layer or more. 제 8 항에 있어서,The method of claim 8, 상기 데이터 금속박막층이 2중층 이상으로 형성되는 단계에서,In the step of forming the data metal thin film layer of two or more layers, 상기 2중층 이상의 금속박막층은 상부에 형성되는 금속박막층의 두께가 더 두껍게 형성되는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.The double layer or more metal thin film layer further comprises the step of forming a thicker thickness of the metal thin film layer formed on the top.
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KR20120049477A (en) * 2010-11-09 2012-05-17 에스케이하이닉스 주식회사 Metal line forming method of semiconductor devices

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