KR20070117961A - 플라즈마 디스플레이 장치 - Google Patents

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이성임
김원재
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Abstract

본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것으로, 리셋 기간에서 임계 기간을 설정함으로써 구동부의 전기적 단락을 방지할 수 있는 효과가 있다.
이러한 본 발명의 플라즈마 디스플레이 장치는 서로 나란한 스캔 전극과 서스테인 전극이 형성된 플라즈마 디스플레이 패널과, 초기화를 위한 리셋 기간에서 스캔 전극에 제 1 전압부터 제 2 전압까지 제 1 기울기로 상승하고, 제 2 전압부터 제 3 전압까지 제 2 기울기로 상승하고, 제 3 전압부터 제 4 전압까지 하강하고, 제 4 전압을 20ns(나노초)이상의 임계 기간 동안 유지하는 신호를 인가하는 구동부를 포함하는 것이 바람직하다.

Description

플라즈마 디스플레이 장치{Plasma Display Apparatus}
도 1은 본 발명의 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면.
도 2a 내지 도 2b는 본 발명의 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 구조의 일례를 설명하기 위한 도면.
도 3은 본 발명의 플라즈마 디스플레이 장치에서 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면.
도 4는 본 발명의 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면.
도 5a 내지 도 5c는 상승 램프 신호 또는 하강 램프 신호의 또 다른 형태에 대해 설명하기 위한 도면.
도 6은 서스테인 신호의 또 다른 타입에 대해 설명하기 위한 도면.
도 7은 구동부의 구성의 일례를 설명하기 위한 도면.
도 8a 내지 도 8d는 구동부의 리셋 기간에서의 동작을 설명하기 위한 도면.
도 9a 내지 도 9b는 임계 기간을 설정하는 경우와 임계 기간을 설정하지 않는 경우를 비교 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 플라즈마 디스플레이 패널 110 : 구동부
본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것이다.
플라즈마 디스플레이 장치는 전극이 형성된 플라즈마 디스플레이 패널과, 이러한 플라즈마 디스플레이 패널의 전극에 소정의 구동 신호를 인가하는 구동부를 포함하여 이루어진다.
일반적으로 플라즈마 디스플레이 패널에는 격벽으로 구획된 방전 셀(Cell) 내에 형광체 층이 형성되고, 아울러 복수의 전극(Electrode)이 형성된다.
그리고 구동부는 전극을 통해 방전 셀로 구동 신호를 인가한다.
그러면, 방전 셀 내에서는 공급되는 구동 신호에 의해 방전이 발생한다. 여기서, 방전 셀 내에서 구동 신호에 의해 방전이 될 때, 방전 셀 내에 충진 되어 있는 방전 가스가 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체를 발광시켜 가시 광을 발생시킨다. 이러한 가시 광에 의해 플라즈마 디스플레이 패널의 화면상에 영상이 표시된다.
여기서, 구동부가 플라즈마 디스플레이 패널의 전극에 구동 신호를 인가할 때, 구동부에는 전기적 단락(Short)이 발생할 수 있다. 이러한 단락은 플라즈마 디스플레이 패널을 구동하는데 있어서 오동작, 구동부의 과열, 누전 등과 같은 치명적인 문제점을 발생시키는 원인이 된다.
상술한 문제점을 해결 위한 본 발명은 구동부에서 전기적 단락이 발생하는 것을 방지하는 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
상술한 목적을 이루기 위한 본 발명의 플라즈마 디스플레이 장치는 서로 나란한 스캔 전극과 서스테인 전극이 형성된 플라즈마 디스플레이 패널과, 초기화를 위한 리셋 기간에서 스캔 전극에 제 1 전압부터 제 2 전압까지 제 1 기울기로 상승하고, 제 2 전압부터 제 3 전압까지 제 2 기울기로 상승하고, 제 3 전압부터 제 4 전압까지 하강하고, 제 4 전압을 20ns(나노초)이상의 임계 기간 동안 유지하는 신호를 인가하는 구동부를 포함하는 것이 바람직하다.
또한, 제 4 전압은 제 2 전압과 실질적으로 동일한 것을 특징으로 한다.
또한, 제 2 기울기는 제 1 기울기보다 더 완만한 것을 특징으로 한다.
또한, 제 2 전압의 크기는 상기 리셋 기간 이후의 어드레스 기간에서 스캔 전극으로 인가되는 스캔 바이어스 신호의 전압의 크기와 실질적으로 동일한 것을 특징으로 한다.
또한, 제 3 전압의 크기는 리셋 기간 이후의 어드레스 기간에서 스캔 전극으로 인가되는 스캔 바이어스 신호의 전압의 크기와 어드레스 기간 이후의 서스테인 기간에서 스캔 전극 및/또는 서스테인 전극으로 인가되는 서스테인 신호의 전압의 크기의 합과 실질적으로 동일한 것을 특징으로 한다.
또한, 구동부는 제 4 전압부터 제 5 전압까지 하강하는 신호를 더 인가하는 것을 특징으로 한다.
또한, 제 4 전압부터 제 5 전압까지 하강하는 신호는 전압이 점진적으로 하강하는 부분을 포함하는 것을 특징으로 한다.
또한, 임계 기간은 20ns(나노초)이상 3000ns(나노초)이하인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 플라즈마 디스플레이 장치를 상세히 설명하기로 한다.
도 1은 본 발명의 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면이다.
도 1을 살펴보면, 본 발명의 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널(100)과 구동부(110)를 포함한다.
구동부(110)는 초기화를 위한 리셋 기간에서 플라즈마 디스플레이 패널(100)의 스캔 전극(Y)에 제 1 전압(V1)부터 제 2 전압(V2)까지 제 1 기울기로 상승하고, 다시 제 2 전압(V2)부터 제 3 전압(V3)까지 제 2 기울기로 상승하고, 다시 제 3 전압(V3)부터 제 4 전압(V4)까지 하강하고, 아울러 제 4 전압(V4)을 20ns(나노초)이상의 임계 기간 동안 유지하는 신호를 인가한다.
여기, 도 1에서는 구동부(110)가 하나의 보드(Board) 형태로 이루어지는 경우만 도시하고 있지만, 본 발명에서 구동부(110)는 플라즈마 디스플레이 패널(100)에 형성된 전극에 따라 복수개의 보드 형태로 나누어지는 것도 가능하다.
예를 들면, 본 발명의 플라즈마 디스플레이 장치는 스캔 전극(Y)을 구동시키 는 스캔 구동부(미도시)와, 서스테인 전극(Z)을 구동시키는 서스테인 구동부(미도시)와, 어드레스 전극(X)을 구동시키는 데이터 구동부(미도시)로 나누어질 수 있는 것이다.
이러한 본 발명의 플라즈마 디스플레이 장치의 구동부(110)에 대해서는 이후의 설명을 통해 보다 명확히 하도록 한다.
플라즈마 디스플레이 패널(100)은 스캔 전극(Y)과 이러한 스캔 전극(Y)과 나란한 서스테인 전극(Z)이 형성되는 것이 바람직하다.
이러한 플라즈마 디스플레이 패널(100)의 구조의 일례를 첨부된 도 2a 내지 도 2b를 결부하여 상세히 살펴보면 다음과 같다.
도 2a 내지 도 2b는 본 발명의 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 구조의 일례를 설명하기 위한 도면이다.
먼저, 도 2a를 살펴보면 본 발명의 플라즈마 디스플레이 패널은 전극(Electrode), 바람직하게는 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 형성되는 전면 기판(201)을 포함하는 전면 패널(200)과, 전술한 스캔 전극(202, Y) 및 서스테인 전극(203, Z)과 교차하는 전극, 바람직하게는 어드레스 전극(213, X)이 형성되는 후면 기판(211)을 포함하는 후면 패널(210)이 합착되어 이루어진다.
여기서, 전면 기판(201) 상에 형성되는 전극, 바람직하게는 스캔 전극(202, Y)과 서스테인 전극(203, Z)은 방전 공간, 즉 방전 셀(Cell)에서 방전을 발생시키고 아울러 방전 셀의 방전을 유지한다.
이러한 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 형성된 전면 기 판(201)의 상부에는 스캔 전극(202, Y)과 서스테인 전극(203, Z)을 덮도록 유전체 층, 바람직하게는 상부 유전체 층(204)이 형성된다.
이러한, 상부 유전체 층(204)은 스캔 전극(202, Y) 및 서스테인 전극(203, Z)의 방전 전류를 제한하며 스캔 전극(202, Y)과 서스테인 전극(203, Z) 간을 절연시킨다.
이러한, 상부 유전체 층(204) 상면에는 방전 조건을 용이하게 하기 위한 보호 층(205)이 형성된다. 이러한 보호 층(205)은 산화마그네슘(MgO) 등의 재료를 상부 유전체 층(204) 상부에 증착하는 방법 등을 통해 형성된다.
한편, 후면 기판(211) 상에 형성되는 전극, 바람직하게는 어드레스 전극(213, X)은 방전 셀에 데이터(Data) 신호를 인가하는 전극이다.
이러한 어드레스 전극(213, X)이 형성된 후면 기판(211)의 상부에는 어드레스 전극(213, X)을 덮도록 유전체 층, 바람직하게는 하부 유전체 층(215)이 형성된다.
이러한, 하부 유전체 층(215)은 어드레스 전극(213, X)을 절연시킨다.
하부 유전체 층(215)의 상부에는 방전 공간 즉, 방전 셀을 구획하기 위한 스트라이프 타입(Stripe Type), 웰 타입(Well Type), 델타 타입(Delta Type), 벌집 타입 등의 격벽(212)이 형성된다. 이에 따라, 전면 기판(201)과 후면 기판(211)의 사이에서 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 등의 방전 셀이 형성된다.
여기서, 격벽(212)에 의해 구획된 방전 셀 내에는 소정의 방전 가스가 채워 진다.
아울러, 격벽(212)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(214)이 형성된다. 예를 들면, 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 형광체 층이 형성될 수 있다.
이상에서 설명한 본 발명의 플라즈마 디스플레이 패널에서는 스캔 전극(202, Y), 서스테인 전극(203, Z) 또는 어드레스 전극(213, X) 중 적어도 하나 이상의 전극으로 구동 신호가 공급되면, 격벽(212)에 의해 구획된 방전 셀 내에서 방전이 발생한다.
그러면, 방전 셀 내에 채워진 방전 가스에서 진공 자외선이 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체 층(214)에 가해진다. 그러면, 형광체 층(214)에서 소정의 가시광선이 발생되고, 이렇게 발생된 가시광선이 상부 유전체 층(204)이 형성된 전면 기판(201)을 통해 외부로 방출되고, 이에 따라 전면 기판(201)의 외부 면에 소정의 영상이 표시된다.
한편, 여기 도 2a의 설명에서는 스캔 전극(202, Y) 및 서스테인 전극(203, Z)이 각각 하나의 층(Layer)으로 이루어지는 경우만을 도시하고 설명하였지만, 이와는 다르게 스캔 전극(202, Y) 또는 서스테인 전극(203, Z) 중 하나 이상이 복수의 층으로 이루어지는 것도 가능하다. 이에 대해 도 2b를 참조하여 살펴보면 다음과 같다.
도 2b를 살펴보면, 스캔 전극(202, Y)과 서스테인 전극(203, Z)은 각각 두 개의 층(Layer)으로 이루어질 수 있다.
특히, 광 투과율 및 전기 전도도를 고려하면 방전 셀 내에서 발생한 광을 외부로 방출시키며 아울러 구동 효율을 확보하는 차원에서 스캔 전극(202, Y)과 서스테인 전극(203, Z)은 불투명한 은(Ag) 재질의 버스 전극(202b, 203b)과 투명한 인듐 틴 옥사이드(Indium Tin Oxide : ITO) 재질의 투명 전극(202a, 203a)을 포함하는 것이 바람직하다.
이와 같이, 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 투명 전극(202a, 203a)을 포함하도록 하는 이유는, 방전 셀 내에서 발생한 가시 광이 플라즈마 디스플레이 패널의 외부로 방출될 때 효과적으로 방출되도록 하기 위해서이다.
아울러, 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 버스 전극(202b, 203b)을 포함하도록 하는 이유는, 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 투명 전극(202a, 203a)만을 포함하는 경우에는 투명 전극(202a, 203a)의 전기 전도도가 상대적으로 낮기 때문에 구동 효율이 감소할 수 있어서, 이러한 구동 효율의 감소를 야기할 수 있는 투명 전극(202a, 203a)의 낮은 전기 전도도를 보상하기 위해서이다.
이와 같이 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 버스 전극(202b, 203b)을 포함하는 경우에, 버스 전극(202b, 203b)에 의한 외부 광의 반사를 방지하기 위해 투명 전극(202a, 203a)과 버스 전극(202b, 203b)의 사이에 블랙 층(Black Layer : 220, 221)이 더 구비되는 것이 바람직하다.
한편, 앞선 도 2b에서와 같은 구조에서 투명 전극(202a, 203a)이 생략되는 것도 가능하다. 다시 말해 ITO-Less 인 경우도 가능한 것이다.
예를 들면, 스캔 전극(202, Y)과 서스테인 전극(203, Z)은 도 2b에서 투명 전극(202a, 203a)이 생략되고, 버스 전극(202b, 203b)만으로 이루어질 수 있다. 즉, 스캔 전극(202, Y)과 서스테인 전극(203, Z)은 버스 전극(202b, 203b)의 하나의 층(Layer)으로 이루어질 수 있다.
이상의 도 2a 내지 도 2b에서는 본 발명의 플라즈마 디스플레이 패널의 일례만을 도시하고 설명한 것으로써, 본 발명이 여기 도 2a 내지 도 2b와 같은 구조의 플라즈마 디스플레이 패널에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 여기 도 2a 내지 도 2b의 플라즈마 디스플레이 패널에는 상부 유전체 층(204) 및 하부 유전체 층(215)이 각각 하나의 층(Layer)인 경우만을 도시하고 있지만, 상부 유전체 층(204) 및 하부 유전체 층(215) 중 적어도 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.
아울러, 격벽(212)으로 인한 외부 광의 반사를 방지하기 위해 격벽(212)의 상부에 외부 광을 흡수할 수 있는 블랙 층(미도시)을 더 형성할 수도 있다.
이와 같이, 본 발명의 플라즈마 디스플레이 장치에 적용되는 플라즈마 디스플레이 패널의 구조는 다양하게 변경될 수 있다.
이러한 플라즈마 디스플레이 패널을 포함하는 본 발명의 플라즈마 디스플레이 장치의 동작의 일례에 대해 첨부된 도 3 내지 도 4를 결부하여 살펴보면 다음과 같다.
도 3은 본 발명의 플라즈마 디스플레이 장치에서 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면이다.
또한, 도 4는 본 발명의 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면이다.
먼저, 도 3을 살펴보면 본 발명의 플라즈마 디스플레이 장치에서 영상의 계조(Gray Level)를 구현하기 위한 프레임은 발광횟수가 다른 여러 서브필드로 나누어진다.
아울러, 도시하지는 않았지만 각 서브필드는 다시 모든 방전 셀을 초기화시키기 위한 리셋 기간(Reset Period), 방전될 방전 셀을 선택하기 위한 어드레스 기간(Address Period) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(Sustain Period)으로 나누어질 수 있다.
예를 들어, 256 계조로 영상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임기간(16.67ms)은 예컨대, 도 3과 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어지게 된다.
한편, 서스테인 기간에 공급되는 서스테인 신호의 개수를 조절하여 해당 서브필드의 계조 가중치를 설정할 수 있다. 즉, 서스테인 기간을 이용하여 각각의 서브필드에 소정의 계조 가중치를 부여할 수 있다. 예를 들면, 제 1 서브필드의 계조 가중치를 20 으로 설정하고, 제 2 서브필드의 계조 가중치를 21 으로 설정하는 방법으로 각 서브필드의 계조 가중치가 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가되도록 각 서브필드의 계조 가중치를 결정할 수 있다. 이와 같이 각 서브필드 에서 계조 가중치에 따라 각 서브필드의 서스테인 기간에서 공급되는 서스테인 신호의 개수를 조절함으로써, 다양한 영상의 계조를 구현하게 된다.
이러한 본 발명의 플라즈마 디스플레이 장치는 1초의 영상을 표시하기 위해 복수의 프레임을 사용한다. 예를 들면, 1초의 영상을 표시하기 위해 60개의 프레임을 사용하는 것이다.
여기 도 3에서는 하나의 프레임이 8개의 서브필드로 이루어진 경우만으로 도시하고 설명하였지만, 이와는 다르게 하나의 프레임을 이루는 서브필드의 개수는 다양하게 변경될 수 있다. 예를 들면, 제 1 서브필드부터 제 12 서브필드까지의 12개의 서브필드로 하나의 프레임을 구성할 수도 있고, 10개의 서브필드로 하나의 프레임을 구성할 수도 있는 것이다.
이러한, 프레임으로 영상의 계조를 구현하는 플라즈마 디스플레이 장치가 구현하는 영상의 화질은 프레임에 포함되는 서브필드의 개수에 따라 결정될 수 있다. 즉, 프레임에 포함되는 서브필드가 12개인 경우는 212 가지의 영상의 계조를 표현할 수 있고, 프레임에 포함되는 서브필드가 8개인 경우는 28 가지의 영상의 계조를 구현할 수 있게 되는 것이다.
또한, 여기 도 3에서는 하나의 프레임에서 계조 가중치의 크기가 증가하는 순서에 따라 서브필드들이 배열되었지만, 이와는 다르게 하나의 프레임에서 서브필드들이 계조 가중치가 감소하는 순서에 따라 배열될 수도 있고, 또는 계조 가중치에 관계없이 서브필드들이 배열될 수도 있는 것이다.
다음, 도 4를 살펴보면 앞선 도 3과 같은 프레임에 포함된 복수의 서브필드 어느 하나의 서브필드(Subfield)에서의 본 발명의 플라즈마 디스플레이 장치의 동작의 일례가 나타나 있다.
앞선, 도 1의 부호 110의 구동부는 초기화를 위한 리셋 기간의 셋업(Set-Up) 기간에서는 구동부(110)는 스캔 전극(Y)으로 상승 램프(Ramp-Up) 신호를 인가한다. 즉, 스캔 전극(Y)으로 전압이 점진적으로 상승하는 신호를 인가하는 것이다.
여기서, 상승 램프 신호는 제 1 전압(V1)부터 제 2 전압(V2)까지 제 1 기울기로 점진적으로 상승하는 제 1 상승 램프 신호와 제 2 전압(V2)부터 제 3 전압(V3)까지 제 2 기울기로 상승하는 제 2 상승 램프 신호를 포함할 수 있다.
이때, 구동부(110)는 서스테인 전극(Z)에 제 1 서스테인 바이어스 신호를 인가할 수 있다.
여기서, 제 1 서스테인 바이어스 신호는 제 1 서스테인 바이어스 전압(Vz1)을 실질적으로 유지하는 것이 바람직하고, 아울러 이러한 제 1 서스테인 바이어스 전압(Vz1)은 그라운드 레벨(GND)의 전압일 수 있다.
이러한 셋업 기간에서는 상승 램프 신호에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 어느 정도의 벽 전하(Wall Charge)가 쌓이게 된다.
여기서, 제 2 상승 램프 신호의 제 2 기울기는 제 1 상승 램프 신호의 제 1 기울기보다 더 완만한 것이 바람직하다. 이와 같이, 제 2 기울기를 제 1 기울기보다 더 완만하게 하게 되면, 셋업 방전이 발생하기 이전까지는 전압을 상대적으로 빠르게 상승시키고, 셋업 방전이 발생하는 동안에는 전압을 상대적으로 느리게 상 승시키는 효과를 획득함으로써, 셋업 방전에 의해 발생하는 광의 양을 저감시킬 수 있다.
이에 따라, 콘트라스트(Contrast) 특성을 개선할 수 있다.
이와 같이, 구동부(110)는 스캔 전극(Y)에 제 1 전압(V1)부터 제 2 전압(V2)까지 제 1 기울기로 상승하고, 다시 제 2 전압(V)부터 제 3 전압(V3)까지 제 2 기울기로 상승하는 신호, 예컨대 제 1 상승 램프 신호와 제 2 상승 램프 신호를 인가한 이후에, 다시 제 3 전압(V)부터 제 4 전압(V4)까지 하강하고, 이러한 제 4 전압(V)을 20ns(나노초)이상의 임계 기간(d) 동안 유지하는 신호를 인가하는 것이 바람직하다.
여기서, 임계 기간(d)의 길이를 20ns(나노초)이상으로 설정하는 이유는 구동부(110)의 전기적 단락을 방지하기 위해서이다. 이에 대해서는 이후에 보다 상세히 설명하기로 한다.
여기서, 제 4 전압(V4)은 제 2 전압(V2)과 실질적으로 동일한 것이 바람직하다.
아울러, 제 2 전압(V2)의 크기는 리셋 기간 이후의 어드레스 기간에서 스캔 전극(Y)으로 인가되는 스캔 바이어스 신호의 전압의 크기(Vsc)와 실질적으로 동일한 것이 바람직하다.
그리고 제 3 전압(V3)의 크기는 리셋 기간 이후의 어드레스 기간에서 스캔 전극(Y)으로 인가되는 스캔 바이어스 신호의 전압의 크기(Vsc)와 어드레스 기간 이후의 서스테인 기간에서 스캔 전극(Y) 및/또는 서스테인 전극(Z)으로 인가되는 서 스테인 신호의 전압의 크기의 합과 실질적으로 동일한 것이 바람직하다.
이와 같이, 리셋 기간에서 스캔 전극(Y)으로 인가되는 신호의 전압을 설정하게 되면 콘트라스트 특성을 개선할 수 있고, 이와 함께 충분한 초기화를 수행할 수 있다.
셋업 기간 이후의 셋다운(Set-Down) 기간에서는 구동부(110)는 상승 램프 신호 이후에 이러한 상승 램프 신호와 반대 극성 방향의 하강 램프(Ramp-Down) 신호를 스캔 전극(Y)에 인가할 수 있다.
여기서, 하강 램프 신호는 제 4 전압(V4)부터 제 5 전압(V5)까지 하강하는 것이 바람직하다.
즉, 구동부(110)는 제 4 전압(V4)부터 제 5 전압(V5)까지 하강하는 신호, 즉 하강 램프 신호를 스캔 전극(Y)에 더 인가하는 것이다.
여기서, 제 4 전압(V4)부터 제 5 전압(V5)까지 하강하는 신호, 즉 하강 램프 신호는 전압이 점진적으로 하강하는 부분을 포함하는 것이 바람직하다. 이와 같이, 하강 램프 신호가 전압이 점진적으로 하강하는 부분을 포함하게 되면 콘트라스트 특성이 개선될 수 있다.
이에 따라, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.
한편, 여기 도 4와는 다르게 상승 램프 신호 또는 하강 램프 신호를 설정할 수도 있는데, 이에 대해 첨부된 도 5a 내지 도 5b를 결부하여 살펴보면 다음과 같 다.
도 5a 내지 도 5c는 상승 램프 신호 또는 하강 램프 신호의 또 다른 형태에 대해 설명하기 위한 도면이다.
먼저, 도 5a를 살펴보면, 상승 램프 신호는 제 1 전압(V1)부터 제 2 전압(V2)까지는 전압이 급격히 상승한 이후에 제 2 전압(V2)부터 제 3 전압(V3)까지 점진적으로 상승하는 형태이다.
이와 같이, 상승 램프 신호는 도 4에서와 같이 두 단계에 걸쳐 서로 다른 기울기로 점진적으로 상승하는 것도 가능하고, 여기 도 5a에서와 같이 하나의 단계에서 점진적으로 상승하는 것도 가능한 것과 같이, 다양한 형태로 변경되는 것이 가능한 것이다.
다음, 도 5b를 살펴보면 하강 램프 신호는 제 4 전압(V4)에서부터 전압이 점진적으로 하강하는 형태이다.
이와 같이, 하강 램프 신호는 전압이 하강하는 시점을 다르게 변경하는 것도 가능한 것과 같이, 다양한 형태로 변경되는 것이 가능한 것이다.
다음, 도 5c를 살펴보면 리셋 기간에서 스캔 전극(Y)으로 인가되는 신호가 두 개이다.
예를 들면, 스캔 전극(Y)에 제 6 전압(V6)으로부터 제 7 전압(V7)까지 전압이 점진적으로 상승한 이후에 다시 제 7 전압(V7)부터 제 1 전압(V1)까지 하강하는 제 1 상승 램프 신호가 인가되고, 이후 제 1 전압(V1)부터 제 2 전압(V2)까지 전압이 상승한 이후에 다시 제 2 전압(V2)부터 제 3 전압(V3)까지 전압이 점진적으로 상승하는 제 2 상승 램프 신호가 인가될 수 있다.
이와 같이, 리셋 기간에서 인가되는 신호의 개수는 다양하게 조절될 수 있다.
이상 도 5a 내지 도 5c에 대한 설명을 마무리하기로 한다.
한편, 리셋 기간 이후의 어드레스 기간에서는 구동부(110)는 하강 램프 신호의 제 5 전압(V5)보다는 높은 전압을 실질적으로 유지하는 스캔 바이어스 신호를 스캔 전극(Y)에 인가할 수 있다.
아울러, 스캔 바이어스 신호로부터 스캔 전압의 크기(ΔVy)만큼 하강하는 스캔 신호(Scan)를 모든 스캔 전극(Y1~Yn)에 인가하는 것이 바람직하다.
예를 들면, 복수의 스캔 전극(Y) 중 첫 번째 스캔 전극(Y1)에 첫 번째 스캔 신호(Scan 1)를 인가하고, 이후에 두 번째 스캔 전극(Y2)에 두 번째 스캔 신호(Scan 2)를 인가하고, n 번째 스캔 전극(Yn)에는 n 번째 스캔 신호(Scan n)를 인가한다.
이와 같이, 스캔 전압의 크기(ΔVy)만큼 하강하는 스캔 신호(Scan)를 스캔 전극(Y)으로 인가할 때, 이에 대응되게 어드레스 전극(X)에 데이터 전압의 크기(ΔVd)만큼 상승하는 데이터 신호를 인가할 수 있다.
이러한 스캔 신호(Scan)와 데이터 신호(Data) 신호가 인가됨에 따라, 스캔 신호(Scan)의 전압의 크기(ΔVy)와 데이터 신호의 전압의 크기(Vd) 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 신호의 전압(Vd)이 인가되는 방전 셀 내에는 어드레스 방전이 발생된다.
이러한, 어드레스 방전에 의해 선택된 방전 셀 내에는 이후의 서스테인 기간에서 서스테인 신호(SUS)가 인가될 때 서스테인 방전이 일어날 수 있게 하는 정도의 벽 전하가 형성된다.
아울러, 이러한 어드레스 기간에서는 구동부(110)는 서스테인 전극(Z)에 의한 간섭에 의해 어드레스 방전이 불안정해지는 것을 방지하기 위해 서스테인 전극(Z)에 제 2 서스테인 바이어스 신호를 인가하는 것이 바람직하다.
여기서, 제 2 서스테인 바이어스 신호는 제 1 서스테인 바이어스 전압(Vz1)보다는 큰 제 2 서스테인 바이어스 전압(Vz2)을 실질적으로 일정하게 유지하는 것이 바람직하다.
이후, 구동부(110)는 영상 표시를 위한 서스테인 기간에서는 스캔 전극(Y) 또는 서스테인 전극(Z) 중 하나 이상에 서스테인 신호(SUS)를 인가한다. 예를 들면, 스캔 전극(Y) 및 서스테인 전극(Z)에 번갈아가며 서스테인 신호(SUS)를 인가한다. 이러한 서스테인 신호(SUS)는 서스테인 전압의 크기(ΔVs)만큼 상승하는 것이 바람직하다.
이러한 서스테인 신호(SUS)가 인가되면, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 신호(SUS)의 서스테인 전압의 크기(ΔVs)가 더해지면서 서스테인 신호(SUS)가 인가될 때 스캔 전극(Y)과 서스테인 전극(Z) 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다. 이에 따라, 플라즈마 디스플레이 패널 상에 소정의 영상이 구현되는 것이다.
이러한 도 4와는 다른 타입(Type)으로 서스테인 신호를 인가하는 것도 가능 하다. 이에 대해 첨부된 도 6을 결부하여 살펴보면 다음과 같다.
도 6은 서스테인 신호의 또 다른 타입에 대해 설명하기 위한 도면이다.
도 6을 살펴보면, 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나의 전극, 예를 들면 스캔 전극에 양(+)의 서스테인 신호와 음(-)의 서스테인 신호가 번갈아가면서 인가된다.
이와 같이 어느 하나의 전극에 양의 서스테인 신호와 음의 서스테인 신호가 인가되는 동안 나머지 전극, 예컨대 서스테인 전극(Z)에는 바이어스 신호가 인가되는 것이 바람직하다.
여기서, 바이어스 신호는 그라운드 레벨(GND)의 전압을 실질적으로 일정하게 유지하는 것이 바람직하다.
이처럼, 서스테인 신호(SUS)의 형태는 다양하게 변경될 수 있다.
이와 같이 서스테인 기간에서 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나에만 서스테인 신호를 인가하고, 나머지 하나의 전극에는 바이어스 신호를 인가하게 되면, 구동부의 형태를 보다 단순화 할 수 있다.
예를 들어, 스캔 전극(Y)에도 서스테인 신호를 인가하고, 서스테인 전극(Z)에도 서스테인 신호를 인가하는 경우에는 스캔 전극(Y)에 서스테인 신호를 인가하기 위한 회로들이 배치되는 구동 보드(Board)와 서스테인 전극(Z)에 서스테인 신호를 인가하기 위한 회로들이 배치되는 구동 보드가 각각 필요하게 된다.
반면에, 본 발명에서와 같이 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나의 전극에만 서스테인 신호를 인가하는 경우에는 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나의 전극에 서스테인 신호를 인가하기 위한 회로들이 배치되는 하나의 구동 보드만이 구비되면 된다.
이에 따라, 구동부의 전체 크기를 줄일 수 있고, 이에 따라 제조 단가를 저감시킬 수 있게 된다.
한편, 구동부(110)는 앞서 설명한 바와 같이 초기화를 위한 리셋 기간에서 스캔 전극(Y)에 제 1 전압(V1)부터 제 2 전압(V2)까지 제 1 기울기로 상승하고, 다시 제 2 전압(V2)부터 제 3 전압(V3)까지 제 2 기울기로 상승하는 신호, 예컨대 제 1 상승 램프 신호와 제 2 상승 램프 신호를 인가한 이후에, 다시 제 3 전압(V3)부터 제 4 전압(V4)까지 하강하고, 이러한 제 4 전압(V4)을 20ns(나노초)이상의 임계 기간(d) 동안 유지하는 신호를 인가하는데, 이를 위한 구동부(110)의 구성의 일례에 대해 살펴보면 다음과 같다.
도 7은 구동부의 구성의 일례를 설명하기 위한 도면이다.
도 7을 살펴보면, 본 발명의 플라즈마 디스플레이 장치의 구동부는 서스테인 램프 공급부(630), 스캔 드라이브 집적회로부(Scan Drive Integrated Circuit : 670), 스캔 및 하강 램프 공통 공급 제어부(650), 에너지 회수 회로부(600), 서스테인 전압 공급 제어부(610) 및 기저 전압 공급 제어부(620)를 포함한다. 아울러, 저항부(680)와 완충부(640)를 더 포함하는 것이 바람직하다.
스캔 드라이브 집적회로부(670)는 스캔 탑(Top) 스위치부(S9)와 스캔 바텀(Bottom) 스위치부(S10)를 포함하고, 이러한 스캔 탑 스위치부(S9)와 스캔 바텀 스위치부(S10)를 이용하여 자신에게 공급되는 전압을 미리 정해진 스위 칭(Switching) 동작을 통해 플라즈마 디스플레이 패널의 스캔 전극(Y)에 인가한다.
여기서, 스캔 드라이브 집적회로부(670)는 스캔 탑 스위치부(S9)와 스캔 바텀 스위치부(S10)의 사이에서 스캔 전극(Y)과 접속된다.
저항부(680)는 완충용 저항부(R)를 포함하고, 이러한 완충용 저항부(R)를 이용하여 스캔 전극(Y)으로 인가되는 스캔 바이어스 신호에 발생하는 노이즈를 저감시키고, 아울러 스캔 바이어스 신호의 기울기를 조절하게 된다.
이러한, 저항부(680)의 일단은 스캔 바이어스 전압(Vsc)을 공급하는 스캔 바이어스 전압원과 제 5 노드(n5)에서 연결되고, 타단은 스캔 드라이브 집적회로부(670)와 연결되는 것이 바람직하다.
완충부(640)는 완충용 캐패시터(C2)를 포함하고, 이러한 완충용 캐패시터(C2)를 이용하여 스캔 전극(Y)으로 공급되는 스캔 바이어스 신호의 전압, 즉 스캔 바이어스 전압(Vsc)의 흔들림을 저감시킨다.
이러한 완충부(640)의 일단은 제 5 노드(n5)에서 저항부(680)의 일단 및 스캔 바이어스 전압원과 공통연결되고, 타단은 제 2 노드(n2)에서 스캔 드라이브 집적회로부(670)와 연결되는 것이 바람직하다.
에너지 회수 회로부(600)는 미리 저장된 전압을 에너지 공급 경로를 통해 스캔 전극(Y)으로 공급하고, 스캔 전극(Y)의 무효 에너지를 에너지 회수 경로를 통해 회수한다.
여기서, 에너지 회수 회로부(600)는 전압 저장용 캐패시터부(C1)와 에너지 공급 제어용 스위치부(S1)와 에너지 회수 제어용 스위칭부(S2) 및 제 1, 2 인덕터 부(L1, L2)를 포함할 수 있다. 또한, 에너지 회수 회로부(600)는 역전류 차단용 제 1, 2 다이오드부(D1, D2)를 더 포함할 수 있다.
여기서, 전압 저장용 캐패시터부(C1)에는 스캔 전극(Y)으로 공급될 전압이 미리 저장되고, 이렇게 저장된 전압은 에너지 공급 제어용 스위치부(S1)가 온(on) 되는 경우에, 에너지 공급 제어용 스위치부(S1)와 제 1 다이오드부(D1)와 제 1 인덕터부(L1)를 경유하여 스캔 전극(Y)으로 공급된다. 이와 같이, 에너지 공급 제어용 스위치부(S1)와 제 1 다이오드부(D1)와 제 1 인덕터부(L1)를 경유하는 경로를 에너지 공급 경로라 한다.
또한, 에너지 회수 제어용 스위치부(S2)가 온(on) 되는 경우에, 스캔 전극(Y)의 무효 에너지가 제 2 인덕터부(L2)와 제 2 다이오드부(D2)와 에너지 회수 제어용 스위치부(S2)를 경유하여 전압 저장용 캐패시터부(C1)로 회수된다. 이와 같이, 제 2 인덕터부(L2)와 제 2 다이오드부(D2)와 에너지 회수 제어용 스위치부(S2)를 경유하는 경로를 에너지 회수 경로라 한다.
이와 같이, 에너지 공급 경로와 에너지 회수 경로에 각각 서로 다른 인덕터부를 배치한 이유는 에너지 회수 회로부(600)에서 발생하는 열의 양을 줄이기 위해서이다.
보다 상세히 설명하면, 에너지의 공급 시에는 전압 저장용 캐패시터부(C1)에 저장된 전압이 제 1 인덕터부(L1)를 경유하여 스캔 전극(Y)으로 공급되기 때문에, 제 1 인덕터부(L1)에 편중되어 열이 발생한다.
반면에, 에너지 회수 시에는 스캔 전극(Y)의 무효 전압이 제 2 인덕터부(L2) 를 경유하여 전압 저장용 캐패시터부(C1)로 회수되기 때문에, 제 2 인덕터부(L2)에 편중되어 열이 발생한다.
이와 같이, 에너지 공급 시와 에너지 회수 시로 열이 분산되면 하나의 인덕터부로 에너지 회수 및 에너지 공급 과정을 수행하는 경우에 비해 발생하는 전체 열이 감소되고, 이에 따라 에너지 회수 회로부의 열적 손상을 억제하고, 구동 안정성을 향상시킬 수 있게 된다.
스캔 및 하강 램프 공통 공급 제어부(650)는 스캔 드라이브 집적회로부(670)로 부극성 스캔 전압(-Vy) 및 하강 램프(Ramp-Down) 전압의 공급을 제어한다. 이러한, 스캔 및 하강 램프 공통 공급 제어부(650)는 스캔 및 하강 램프 공통 공급 제어용 스위치부(S8)와, 스캔 및 하강 램프 공통 공급 제어용 스위치부(S8)의 게이트(Gate) 단자에 접속되는 제 2 가변 저항부(VR2)를 포함한다.
바람직하게는, 스캔 및 하강 램프 공통 공급 제어용 스위치부(S8)의 소스(Source) 단자는 스캔 드라이브 집적회로부(670)의 스캔 바텀 스위치(S10)와 접속되고, 드레인(Drain) 단자는 부극성 스캔 전압을 발생시키는 부극성 스캔 전압원과 접속된다.
여기서 스캔 및 하강 램프 공통 공급 제어부(650)에 스캔 및 하강 램프 공통 공급 제어용 스위치부(S8) 외에 제 3 캐패시터부(C3)가 더 포함된다.
이러한, 제 3 캐패시터부(C3)는 그 타단이 스캔 및 하강 램프 공통 공급 제어용 스위치부(S8)와 부극성 스캔 전압(-Vy)을 공급하는 부극성 스캔 전압원(-Vy)과 공통 접속되고, 일단은 제 1 노드(n1)에서 기저 전압 공급 제어부(620)와 서스 테인 전압 공급 제어부(610)와 서스테인 램프 공급부(630)와 블로킹부(660)와 에너지 회수 회로부(600)와 공통 접속된다.
서스테인 전압 공급 제어부(610)는 서스테인 전압 공급 제어용 스위치부(S3)를 포함하고, 이러한 서스테인 전압 공급 제어용 스위치부(S3)를 이용하여 스캔 전극(Y)으로의 서스테인 전압(Vs)의 공급을 제어한다.
기저 전압 공급 제어부(620)는 기저 전압 공급 제어용 스위치부(S4)를 포함하고, 이러한 기저 전압 공급 제어용 스위치부(S4)를 이용하여 스캔 전극(Y)으로의 기저 전압(GND)의 공급을 제어한다.
여기서, 기저 전압 공급 제어부(620)와 스캔 및 하강 램프 공통 공급 제어부(650)의 사이에는 블로킹부(660)가 더 포함된다.
이러한 블로킹부(660)는 블로킹 스위치부(S7)를 포함하고, 이러한 블로킹 스위치부(S7)를 이용하여 스캔 및 하강 램프 공통 공급 제어부(650)로부터 기저 전압 공급 제어부(620)를 거쳐 접지(GND)로 흐르는 역전류를 막는다.
여기서, 서스테인 전압 공급 제어부(610)의 일단은 서스테인 전압(Vs)을 공급하는 서스테인 전압원 및 서스테인 램프 공급부(630)의 일단과 공통 접속되고, 타단은 서스테인 램프 공급부(630)의 타단과 기저 전압 공급 제어부(620)의 일단 및 에너지 회수 회로부(600)의 일단과 공통 접속된다. 아울러, 에너지 회수 회로부(600)의 타단 및 기저 전압 공급 제어부(620)의 타단은 접지(GND)된다.
서스테인 램프 공급부(630)는 서스테인 램프 공급용 스위치부(S5)와 서스테인 램프 공급용 스위치부(S5)의 게이트(Gate) 단자에 접속되는 제 1 가변 저항 부(VR1)를 포함한다.
바람직하게는, 서스테인 램프 공급용 스위치부(S5)의 소스(Source) 단자는 제 3 노드(n3)에서 서스테인 전압원 및 서스테인 전압 공급 제어부(610)의 일단과 공통연결되고, 타단은 제 1 노드(n1)와 연결된다.
한편, 이상에서는 본 발명의 플라즈마 디스플레이 장치의 구동부에 사용되는 스위칭 소자들이 전계 효과 트랜지스터(Field Effect Transistor : FET)인 경우만을 도시하고 설명하였지만, 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor : IGBT) 등의 다른 트랜지스터도 적용 가능한 것이다.
이러한 구동부의 리셋 기간에서의 동작을 첨부된 도 8a 내지 도 8d를 결부하여 보다 상세히 살펴보면 다음과 같다.
도 8a 내지 도 8d는 구동부의 리셋 기간에서의 동작을 설명하기 위한 도면이다.
먼저, 도 8a를 살펴보면 앞선 도 7의 구동부가 리셋 기간에서 스캔 전극(Y)으로 인가하는 신호가 나타나 있다.
이를, 앞선 도 5a의 경우와 비교하며 제 1 전압(V1)은 그라운드 레벨(GND)의 전압이고, 제 2 전압(V2)과 제 4 전압(V4)은 스캔 바이어스 전압(Vsc)이고, 제 3 전압(V3)은 서스테인 신호의 전압, 즉 서스테인 전압(Vs)과 스캔 바이어스 전압(Vsc)의 합, 즉 Vs+Vsc이다.
다음, 도 8b를 살펴보면 스캔 드라이브 집적회로부(670)의 스캔 탑 스위치부(S9)가 온 되면, 스캔 바이어스 전압원으로부터 스캔 바이어스 전압(Vsc)이 저항 부(680) 및 스캔 탑 스위치부(S9)를 거쳐 스캔 바이어스 전압(Vsc)이 스캔 전극(Y)으로 인가된다. 이에 따라, 스캔 전극(Y)의 전압이 그라운드 레벨(GND)의 전압으로부터 스캔 바이어스 전압(Vsc)까지 상승한다.
이와 같이, 스캔 전극(Y)의 전압이 그라운드 레벨(GND)의 전압으로부터 스캔 바이어스 전압(Vsc)까지 상승하는 동안에는 저항부(680)의 저항 성분에 의해 스캔 전극(Y)의 전압이 점진적으로 상승할 수도 있다.
여기서, 서스테인 램프 공급부(630)의 서스테인 램프 공급용 스위치부(S5)가 온 된다.
그러면, 서스테인 램프 공급용 스위치부(S5)를 통해 서스테인 전압(Vs)이 스캔 전극(Y)으로 인가되게 되는데, 이때 서스테인 램프 공급용 스위치부(S5)의 게이트 단자에 접속된 제 1 가변 저항부(VR1)에 의해 서스테인 램프 공급용 스위치부(S5)의 채널(Channel) 폭이 조절되면서 전압이 점진적으로 상승하는 서스테인 램프 신호가 발생한다.
이러한 서스테인 램프 신호가 스캔 전극(Y)에 인가되면 스캔 전극(Y)의 전압은 스캔 바이어스 전압(Vsc)으로부터 스캔 바이어스 전압(Vsc)과 서스테인 전압(Vs)과의 합까지 점진적으로 상승하게 된다.
다음, 도 8c를 살펴보면 서스테인 램프 공급부(630)의 서스테인 램프 공급용 스위치부(S5)가 오프 된다.
그러면, 스캔 전극(Y)의 전압이 스캔 바이어스 전압(Vsc)보다 높은 상태이기 때문에 저항부(680), 완충부(640), 블로킹부(660), 기저 전압 공급 제어부(620)를 경유하여 접지로 향하는 전류 패스(Path)가 형성된다.
이에 따라, 스캔 전극(Y)의 전압은 스캔 바이어스 전압(Vsc)과 서스테인 전압(Vs)의 합으로부터 스캔 바이어스 전압(Vsc)까지 하강하게 된다.
이후, 대략 20ns(나노초)이상의 임계 기간(d)동안 여기 도 8c와 같은 상태를 유지한다.
다음, 도 8d를 살펴보면 스캔 드라이브 집적회로부(670)의 스캔 탑 스위치부(S9)가 오프 되고, 바텀 스위치부(S10)가 온 된다.
그러면, 바텀 스위치부(S10), 블로킹부(660), 기저 전압 공급 제어부(620)를 경유하여 접지로 향하는 전류 패스가 형성되고, 이에 따라 스캔 전극(Y)의 전압은 스캔 바이어스 전압(Vsc)으로부터 그라운드 레벨(GND)의 전압까지 하강하게 된다.
즉, 도 8c와 같은 상태 이후에 대략 20ns(나노초)이상의 길이를 갖는 임계 기간(d)이 지난 이후에 도 8d와 같이 스캔 드라이브 집적회로부(670)의 스캔 탑 스위치부(S9)가 오프 되고, 바텀 스위치부(S10)가 온 되는 것이다.
이와 같이, 20ns(나노초)이상의 길이를 갖는 임계 기간을 설정하게 되면 구동부에서 전기적 단락이 발생하는 것을 방지할 수 있게 된다. 이를 보다 상세히 설명하면 다음과 같다.
앞선 도 7의 스캔 드라이브 집적회로부(670)의 스캔 탑 스위치부(S9)와 스캔 바텀 스위치부(S10)는 온 제어 신호의 인가 시에 채널이 열리면서 턴 온(Turn On)되고 아울러 오프 제어 신호의 인가 시에 채널이 닫히면서 턴 오프(Turn Off)되는데, 이러한 스캔 드라이브 집적회로부(670)의 스캔 탑 스위치부(S9)와 스캔 바텀 스위치부(S10)는 걸리는 전압의 크기에 따라 채널이 열리거나 닫히는데 걸리는 시간이 다르게 됨으로써, 턴 온 또는 턴 오프되는데 걸리는 시간이 다르게 된다.
예를 들어, 스캔 드라이브 집적회로부(670)의 스캔 탑 스위치부(S9)와 스캔 바텀 스위치부(S10)는 걸리는 전압의 크기가 상대적으로 큰 경우에 턴 오프 또는 턴 온 되는데 걸리는 시간이 상대적으로 길어진다.
따라서 앞선 도 8c에서와 같은 상태 이후에 임계 기간이 없이 바로 도 8d와 같이 스캔 드라이브 집적회로부(670)의 스캔 탑 스위치부(S9)가 오프 되고, 바텀 스위치부(S10)가 온 되어 스캔 전극(Y)에 그라운드 레벨(GND)의 전압이 인가되게 되면 스캔 탑 스위치부(S9)가 미처 턴 오프 되지 않은 상태에서 스캔 바텀 스위치부(S10)가 턴 온 되고, 이에 따라 스캔 탑 스위치부(S9)와 스캔 바텀 스위치부(S10)가 온 되는 상태가 된다. 즉 스캔 탑 스위치부(S9)와 스캔 바텀 스위치부(S10)가 전기적으로 단락되고, 결국, 스캔 탑 스위치부(S9)와 스캔 바텀 스위치부(S10)에 상대적으로 큰 단락 전류가 흐르게 된다.
이에 따라, 스캔 탑 스위치부(S9)와 스캔 바텀 스위치부(S10)가 전기적 손상을 입게 되는 것이다.
반면에, 앞선 도 8c에서와 같은 상태 이후에 20ns(나노초) 이상의 임계 기간을 두고 이후에 도 8d와 같이 스캔 드라이브 집적회로부(670)의 스캔 탑 스위치부(S9)를 오프 하고 스캔 바텀 스위치부(S10)를 온 시키게 되면, 스캔 바텀 스위치부(S10)가 턴 온 되기 이전에 스캔 탑 스위치부(S9)를 턴 오프 시킬 수 있는 충분한 시간을 확보할 수 있게 된다.
이에 따라, 스캔 탑 스위치부(S9)와 스캔 바텀 스위치부(S10)의 전기적 손상을 유발하는 전기적 단락을 방지할 수 있는 것이다.
아울러, 스캔 탑 스위치부(S9) 또는 스캔 바텀 스위치부(S10)에 상대적으로 큰 전압이 걸림으로써 스캔 탑 스위치부(S9) 또는 스캔 바텀 스위치부(S10)가 턴 온 또는 턴 오프되는데 걸리는 시간이 상대적으로 긴 경우에도 스캔 탑 스위치부(S9)와 스캔 바텀 스위치부(S10)의 전기적 손상을 유발하는 전기적 단락을 방지할 수 있게 된다.
여기서, 구동부의 전기적 단락을 방지하며 아울러 구동 시간의 과도한 증가를 방지하기 위해 임계 기간의 길이는 20ns(나노초)이상 3000ns(나노초)이하로 설정되는 것이 바람직하다.
여기서, 임계 기간을 설정하는 경우와 임계 기간을 설정하지 않는 경우를 비교하여 살펴보면 다음과 같다.
도 9a 내지 도 9b는 임계 기간을 설정하는 경우와 임계 기간을 설정하지 않는 경우를 비교 설명하기 위한 도면이다.
여기서, R[V]은 저항부(680)에 걸리는 전압이고, S9[V]은 스캔 탑 스위치부(S9)에 걸리는 전압이고, S10[V]은 스캔 바텀 스위치부(S10)에 걸리는 전압이다.
먼저, 도 9a를 살펴보면 임계 기간을 설정하지 않은 경우가 나타나 있다.
즉, 초기화를 위한 리셋 기간에서 스캔 전극(Y)에 제 1 전압(V1)부터 제 2 전압(V2)까지 제 1 기울기로 상승하고, 제 2 전압(V2)부터 제 3 전압(V3)까지 제 2 기울기로 상승하고, 제 3 전압(V3)부터 제 4 전압(V4)까지 하강한 이후에 임계 기 간 없이 바로 제 4 전압(V4)부터 제 5 전압(V5)까지 하강하는 신호를 인가하는 경우인 것이다.
다르게 표현하면, 앞선 도 8c와 같은 상태에서 이후에 임계 기간 없이 바로 도 8d와 같은 상태로 설정되는 경우이다.
이러한 경우에, 앞선 도 8c와 같이 제 3 전압(V3)부터 제 4 전압(V4)까지 하강한 이후에는 스캔 탑 스위치부(S9)가 턴 오프 될 충분한 시간이 확보되지 않았기 때문에 스캔 탑 스위치부(S9)와 스캔 바텀 스위치부(S10)가 전기적으로 단락되고, 이에 따라 상대적으로 큰 전류가 흐르게 됨으로써 저항부(680)에는 상대적으로 큰 전압(ΔV1)이 걸리게 된다.
이와 같이, 저항부(680)에 상대적으로 큰 전압이 걸림에 따라 스캔 바텀 스위치부(S10)가 턴 온 되는데 걸리는 시간(d1)도 증가하게 되고, 이에 따라 스캔 탑 스위치부(S9) 또는 스캔 바텀 스위치부(S10)가 전기적 손상을 입을 가능성이 더욱 증가하게 된다.
반면에, 도 9와 같이 임계 기간을 설정하게 되면 앞선 도 8c와 같이 제 3 전압(V3)부터 제 4 전압(V4)까지 하강한 이후에 스캔 탑 스위치부(S9)가 턴 오프 될 충분한 시간을 확보할 수 있다.
이에 따라, 전기적 단락을 방지할 수 있게 되고, 이에 따라 저항부(680)에는 앞선 도 9a와 비교하여 걸리는 전압의 크기가 작아지게 된다.
이와 같이, 저항부(680)에 상대적으로 작은 전압이 걸림에 따라 스캔 바텀 스위치부(S10)가 턴 온 되는데 걸리는 시간(d2)도 감소하게 되고, 이에 따라 스캔 탑 스위치부(S9) 또는 스캔 바텀 스위치부(S10)가 전기적 손상을 입을 가능성을 더욱 줄이게 된다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 바와 같이, 본 발명의 플라즈마 디스플레이 장치는 리셋 기간에서 임계 기간을 설정함으로써 구동부의 전기적 단락을 방지할 수 있는 효과가 있다.

Claims (8)

  1. 서로 나란한 스캔 전극과 서스테인 전극이 형성된 플라즈마 디스플레이 패널과,
    초기화를 위한 리셋 기간에서 상기 스캔 전극에 제 1 전압부터 제 2 전압까지 제 1 기울기로 상승하고, 제 2 전압부터 제 3 전압까지 제 2 기울기로 상승하고, 상기 제 3 전압부터 제 4 전압까지 하강하고, 상기 제 4 전압을 20ns(나노초)이상의 임계 기간 동안 유지하는 신호를 인가하는 구동부
    를 포함하는 플라즈마 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 제 4 전압은 제 2 전압과 실질적으로 동일한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 제 2 기울기는 제 1 기울기보다 더 완만한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 제 2 전압의 크기는 상기 리셋 기간 이후의 어드레스 기간에서 스캔 전 극으로 인가되는 스캔 바이어스 신호의 전압의 크기와 실질적으로 동일한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 제 3 전압의 크기는
    상기 리셋 기간 이후의 어드레스 기간에서 스캔 전극으로 인가되는 스캔 바이어스 신호의 전압의 크기와 상기 어드레스 기간 이후의 서스테인 기간에서 상기 스캔 전극 및/또는 상기 서스테인 전극으로 인가되는 서스테인 신호의 전압의 크기의 합과 실질적으로 동일한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 구동부는
    상기 제 4 전압부터 제 5 전압까지 하강하는 신호를 더 인가하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 제 4 전압부터 제 5 전압까지 하강하는 신호는 전압이 점진적으로 하강하는 부분을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제 1 항에 있어서,
    상기 임계 기간은 20ns(나노초)이상 3000ns(나노초)이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
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