KR20070101412A - Clock input circuit - Google Patents

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Abstract

A clock input circuit is provided to minimize delay time between an external clock signal and an internal clock signal and duty cycle variation width of the internal clock signal. A first clock buffer part(10) generates a first clock signal by amplifying an external clock signal and a first reference voltage signal differentially. A second clock buffer part(20) generates a second clock signal by amplifying the external clock signal and a second reference voltage signal differentially. A driver part(40) generates an internal clock signal in response to the first clock signal and the second clock signal. The first reference voltage signal is an external reference voltage signal set in the outside. The second reference voltage signal is generated from a bandgap reference voltage generator(30).

Description

클럭 입력회로{Clock input circuit}Clock input circuit

도 1은 종래의 클럭 입력회로의 회로도이다.1 is a circuit diagram of a conventional clock input circuit.

도 2는 본 발명의 실시예에 따른 클럭 입력회로의 회로도이다.2 is a circuit diagram of a clock input circuit according to an embodiment of the present invention.

도 3은 외부 클럭신호에 대한 내부 클럭신호의 지연시간 및 듀티 사이클을 보여주는 도면이다.3 is a diagram illustrating a delay time and a duty cycle of an internal clock signal with respect to an external clock signal.

도 4는 본 발명과 종래의 클럭 입력회로에 있어서, 외부 기준전압 신호에 대한 내부 클럭신호의 지연시간을 보여주는 도면이다.4 is a diagram illustrating a delay time of an internal clock signal with respect to an external reference voltage signal in the present invention and the conventional clock input circuit.

도 5는 본 발명과 종래의 클럭 입력회로에 있어서, 외부 기준전압 신호에 대한 내부 클럭신호의 듀티 사이클을 보여주는 도면이다.5 is a diagram illustrating a duty cycle of an internal clock signal with respect to an external reference voltage signal in the present invention and the conventional clock input circuit.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 제1클럭 버퍼부 20 : 제2클럭 버퍼부10: first clock buffer unit 20: second clock buffer unit

30 : 기준전압 발생부 40 : 푸쉬-풀 드라이버부30: reference voltage generator 40: push-pull driver

P1 - P6 : PMOS 트랜지스터 N1 - N6 : NMOS 트랜지스터P1-P6: PMOS transistor N1-N6: NMOS transistor

I1 - I3 : 인버터I1-I3: Inverter

본 발명은 클럭 입력회로에 관한 것으로, 더욱 구체적으로는 외부 클럭신호와 내부 클럭신호 간의 지연시간 및 내부 클럭신호의 듀티 사이클 변동폭을 최소화할 수 있도록 한 클럭 입력회로에 관한 것이다.The present invention relates to a clock input circuit, and more particularly, to a clock input circuit for minimizing a delay time between an external clock signal and an internal clock signal and a duty cycle variation of the internal clock signal.

도 1은 종래의 반도체 소자의 클럭 입력회로의 회로도를 도시한 것이다. 도 1을 참조하면, 종래의 클럭 입력회로는 전류미러로 동작하는 PMOS 트랜지스터(P1, P2)와, 게이트에 각각 제공되는 외부 기준전압 신호(VREF)과 외부 클럭신호(CLK)를 차동입력신호로 하여 클럭신호(CLKN)를 발생하는 NMOS 트랜지스터(N1, N2)와, 인에이블신호(EN)에 응답하여 상기 NMOS 트랜지스터(N1, N2)를 인에이블시켜 주는 NMOS 트랜지스터(N3)와, 상기 클럭신호(CLKN)를 반전시켜 내부 클럭신호(iCLK)를 발생하는 인버터(I1)를 구비한다.1 is a circuit diagram of a clock input circuit of a conventional semiconductor device. Referring to FIG. 1, a conventional clock input circuit uses PMOS transistors P1 and P2 that operate as current mirrors, and external reference voltage signals VREF and external clock signals CLK provided to gates as differential input signals. NMOS transistors N1 and N2 for generating a clock signal CLKN, an NMOS transistor N3 for enabling the NMOS transistors N1 and N2 in response to an enable signal EN, and the clock signal. An inverter I1 for inverting CLKN to generate the internal clock signal iCLK is provided.

상기 인에이블신호(EN)에 의해 상기 NMOS 트랜지스터(N3)가 턴-온되면, NMOS 트랜지스터(N1, N2)는 각각 게이트에 제공되는 기준전압 신호(Vref)의 전압레벨과 외부 클럭신호(CLK)의 전압레벨의 차를 증폭하여 클럭신호(CLKN)를 발생한다. 상기 클럭신호(CLKN)는 인버터(I1)를 통해 반전되어 디지털 전압레벨의 내부 클럭신호(iCLK)를 발생한다.When the NMOS transistor N3 is turned on by the enable signal EN, the NMOS transistors N1 and N2 respectively have the voltage level of the reference voltage signal Vref provided to the gate and the external clock signal CLK. The clock signal CLKN is generated by amplifying the difference in voltage levels. The clock signal CLKN is inverted through the inverter I1 to generate an internal clock signal iCLK having a digital voltage level.

그러나, 종래의 클럭 입력회로는 NMOS 트랜지스터로 구성된 차동증폭소자만 으로 구성되므로, 도 4에 도시된 바와 같이 외부 기준전압 신호(VREF)의 전압레벨이 증가함에 따라 외부 클럭신호(CLK)와 내부 클럭신호(iCLK) 간의 지연시간(td)이 증가되는 문제가 있었다. 또한, 도 5에 도시된 바와 같이 외부 기준전압 신호(VREF)의 전압레벨이 증가함에 따라 내부 클럭신호(iCLK)의 듀티 사이클이 감소되고, 듀티 사이클의 감소량도 커지는 문제도 있었다. 이와 같은 문제들은 반도체 칩 내부에서 클럭신호와 관련된 테이타 셋업 타임과 홀드타임이 기준전압 신호(VREF)의 노이즈에 민감하게 반응하여 상기 클럭신호와 반도체칩 내부의 여러 가지 제어신호들과의 타이밍 마진이 감소되어 야기된 것이다.However, since the conventional clock input circuit includes only a differential amplifier composed of NMOS transistors, as shown in FIG. 4, the external clock signal CLK and the internal clock are increased as the voltage level of the external reference voltage signal VREF increases. There is a problem that the delay time td between the signals iCLK is increased. In addition, as shown in FIG. 5, as the voltage level of the external reference voltage signal VREF increases, the duty cycle of the internal clock signal iCLK decreases, and the decrease in the duty cycle also increases. These problems are caused by the data set-up time and hold time related to the clock signal in the semiconductor chip sensitively reacting to the noise of the reference voltage signal VREF, resulting in a timing margin between the clock signal and various control signals in the semiconductor chip. It is caused by a decrease.

따라서, 본 발명이 이루고자 하는 기술적 과제는 외부 클럭신호와 내부 클럭신호 간의 지연시간 및 내부 클럭신호의 듀티 사이클 변동폭을 최소화할 수 있도록 한 클럭 입력회로를 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a clock input circuit capable of minimizing a delay time between an external clock signal and an internal clock signal and a duty cycle variation of the internal clock signal.

상기 기술적 과제를 달성하기 위하여, 본 발명은 외부 클럭신호와 제 1 기준전압 신호를 차동증폭하여 제 1 클럭신호를 발생하는 제 1 클럭 버퍼부; 상기 외부 클럭신호와 제 2 기준전압 신호를 차동증폭하여 제 2 클럭신호를 발생하는 제 2 클럭 버퍼부; 및 상기 제 1 클럭신호 및 상기 제 2 클럭신호에 응답하여 내부 클럭신호를 발생하는 드라이버부를 포함하는 클럭 입력회로를 제공한다.In order to achieve the above technical problem, the present invention includes a first clock buffer unit for generating an first clock signal by differentially amplifying the external clock signal and the first reference voltage signal; A second clock buffer unit configured to differentially amplify the external clock signal and the second reference voltage signal to generate a second clock signal; And a driver unit generating an internal clock signal in response to the first clock signal and the second clock signal.

본 발명에 있어서, 상기 제 1 기준전압 신호는 외부에서 설정되는 외부 기준전압 신호인 것을 특징으로 하는 것이 바람직하다.In the present invention, it is preferable that the first reference voltage signal is an external reference voltage signal set externally.

본 발명에 있어서, 상기 제 2 기준전압 신호는 밴드갭 기준전압 발생기로부터 생성되는 것을 특징으로 하는 것이 바람직하다.In the present invention, the second reference voltage signal is preferably generated from a bandgap reference voltage generator.

본 발명에 있어서, 상기 제2기준전압 신호의 전압레벨에 따라서 상기 제 1 클럭신호 및 상기 제 2 클럭신호의 상승시간 및 하강시간이 결정되는 것을 특징으로 하는 것이 바람직하다.In the present invention, it is preferable that the rise time and fall time of the first clock signal and the second clock signal are determined according to the voltage level of the second reference voltage signal.

본 발명에 있어서, 상기 제 1 클럭 버퍼부는 접지전압과 제 1 노드 사이에 연결되고, 인에이블 신호에 응답하여 상기 제 1 노드를 풀-다운 구동하는 풀-다운소자와; 상기 제 1 노드와 제 2 노드 사이에 연결되고, 상기 제 1 기준전압 신호에 응답하여 턴-온되는 제 1 트랜지스터와; 상기 제 1 노드와 상기 제 1 클럭신호의 출력노드 사이에 연결되고, 상기 외부 클럭신호에 응답하여 턴-온되는 제 2 트랜지스터와; 상기 제 2 노드에 게이트를 공유하는 제 3 트랜지스터 및 제 4 트랜지스터를 포함하되, 상기 제 3 트랜지스터는 전원전압과 상기 제 2 노드 사이에 연결되고, 상기 제 4 트랜지스터는 전원전압과 상기 제 1 클럭신호의 출력노드 사이에 연결되는 것을 특징으로 하는 것이 바람직하다.In an embodiment, the first clock buffer unit may include a pull-down device connected between a ground voltage and a first node and pull-down driving the first node in response to an enable signal; A first transistor coupled between the first node and a second node and turned on in response to the first reference voltage signal; A second transistor connected between the first node and an output node of the first clock signal and turned on in response to the external clock signal; And a third transistor and a fourth transistor sharing a gate at the second node, wherein the third transistor is connected between a power supply voltage and the second node, and the fourth transistor is a power supply voltage and the first clock signal. It is preferable to be connected between the output nodes of.

본 발명에 있어서, 상기 풀-다운 소자와 제 1 트랜지스터 및 제 2 트랜지스터는 NMOS 트랜지스터이고, 상기 제 3 트랜지스터 및 제 4 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 것이 바람직하다.In the present invention, it is preferable that the pull-down element, the first transistor, and the second transistor are NMOS transistors, and the third and fourth transistors are PMOS transistors.

본 발명에 있어서, 상기 제 2 클럭 버퍼부는 전원전압과 제 1 노드 사이에 연결되고, 인에이블 신호를 버퍼링한 신호에 응답하여 상기 제 1 노드를 풀-업 구동하는 풀-업소자와; 상기 제 1 노드와 제 2 노드 사이에 연결되고, 상기 제 2 기준전압 신호에 응답하여 턴-온되는 제 1 트랜지스터와; 상기 제 1 노드와 상기 제 2 클럭신호의 출력노드 사이에 연결되고, 상기 외부 클럭신호에 응답하여 턴-온되는 제 2 트랜지스터와; 상기 제 2 노드에 게이트를 공유하는 제 3 트랜지스터 및 제 4 트랜지스터를 포함하되, 상기 제 3 트랜지스터는 접지전압과 상기 제 2 노드 사이에 연결되고, 상기 제 4 트랜지스터는 접지전압과 상기 제 2 클럭신호의 출력노드 사이에 연결되는 것을 특징으로 하는 것이 바람직하다.In an embodiment, the second clock buffer unit may include a pull-up device connected between a power supply voltage and a first node and configured to pull-up the first node in response to a signal buffering an enable signal; A first transistor coupled between the first node and a second node and turned on in response to the second reference voltage signal; A second transistor connected between the first node and an output node of the second clock signal and turned on in response to the external clock signal; And a third transistor and a fourth transistor sharing a gate at the second node, wherein the third transistor is connected between a ground voltage and the second node, and the fourth transistor is connected to a ground voltage and the second clock signal. It is preferable to be connected between the output nodes of.

본 발명에 있어서, 상기 풀-업소자와 상기 제 1 및 제 2 트랜지스터는 PMOS 트랜지스터이고, 상기 제 3 및 제 4 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 것이 바람직하다.In the present invention, it is preferable that the pull-up element and the first and second transistors are PMOS transistors, and the third and fourth transistors are NMOS transistors.

본 발명에 있어서, 상기 드라이버부는 상기 제 1 클럭신호에 응답하여 상기 내부 클럭신호 출력단을 풀-다운 구동하는 풀-다운 소자 및; 상기 제 2 클럭신호에 응답하여 상기 내부 클럭신호 출력단을 풀-업 구동하는 풀-업 소자를 포함하여 구성되는 것이 바람직하다.The driver device may further include: a pull-down device configured to pull-down the internal clock signal output terminal in response to the first clock signal; And a pull-up device configured to pull-up the internal clock signal output terminal in response to the second clock signal.

본 발명에 있어서, 상기 드라이버부는 상기 내부 클럭신호 출력단에 연결되어, 상기 내부 클럭신호를 래치하는 래치부를 더 포함하는 것이 바람직하다.In an embodiment of the present invention, the driver unit may further include a latch unit connected to the internal clock signal output terminal to latch the internal clock signal.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실 시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are merely for illustrating the present invention, and the scope of protection of the present invention is not limited to these embodiments.

도 2는 본 발명의 실시예에 따른 클럭 입력회로를 도시한 것이다. 2 illustrates a clock input circuit according to an embodiment of the present invention.

도 2에서 도시한 바와 같이, 본 발명의 실시예에 따른 클럭 입력회로는 외부 클럭신호(CLK)와 제 1 기준전압 신호(VREF)를 차동증폭하여 제 1 클럭신호(CLKN)를 발생하는 제 1 클럭 버퍼부(10)와; 상기 외부 클럭신호(CLK)와 제 2 기준전압 신호(VREFi)를 차동증폭하여 제 2 클럭신호(CLKP)를 발생하는 제 2 클럭 버퍼부(20)와; 상기 제 2 기준전압 신호(VREFi)를 생성하여 출력하는 밴드갭 기준전압 발생기(30) 및; 상기 제 1 클럭신호(CLKN) 및 상기 제 2 클럭신호(CLKP)에 응답하여 내부 클럭신호(iCLK)를 발생하는 드라이버부(40)를 포함한다.As illustrated in FIG. 2, a clock input circuit according to an embodiment of the present invention may generate a first clock signal CLKN by differentially amplifying an external clock signal CLK and a first reference voltage signal VREF. A clock buffer unit 10; A second clock buffer unit 20 for differentially amplifying the external clock signal CLK and the second reference voltage signal VREFi to generate a second clock signal CLKP; A bandgap reference voltage generator 30 generating and outputting the second reference voltage signal VREFi; The driver unit 40 generates an internal clock signal iCLK in response to the first clock signal CLKN and the second clock signal CLKP.

여기서, 상기 제 1 기준전압 신호(VREF)는 외부에서 설정되는 외부 기준전압 신호이고, 상기 제 2 기준전압 신호(VREFi)를 생성하는 밴드갭(Bandgap) 기준전압 발생기는 온도계수를 극소화시킨 기준전압을 생성하는 회로로서 반도체 장치에서 일반적으로 사용되는 회로이다.Here, the first reference voltage signal VREF is an external reference voltage signal that is set externally, and the bandgap reference voltage generator that generates the second reference voltage signal VREFi has a reference voltage of which the temperature coefficient is minimized. It is a circuit which is generally used in a semiconductor device as a circuit for generating a.

상기 제 1 클럭 버퍼부(10)는 접지전압(VSS)과 노드(a) 사이에 연결되고, 인에이블 신호(EN)에 응답하여 노드(a)를 풀-다운 구동하는 제 1 NMOS 트랜지스터(N1)와, 상기 노드(a)와 노드(b) 사이에 연결되고, 상기 제 1 기준전압 신호(VREF)에 응답하여 턴-온되는 제 2 NMOS 트랜지스터(N2)와; 상기 노드(a)와 상기 제 1 클럭신호(CLKN)이 출력되는 노드(c) 사이에 연결되고, 상기 외부 클럭신호(CLK)에 응답하여 턴-온되는 제 3 NMOS 트랜지스터(N3)와, 상기 노드(b)에 게이트를 공유하는 제 1 PMOS 트랜지스터(P1) 및 제 2 PMOS 트랜지스터(P2)를 포함하여 구성되되, 상기 제 1 PMOS 트랜지스터(P1)는 전원전압(VDD)과 상기 노드(b) 사이에 연결되고, 상기 제 2 PMOS 트랜지스터(P2)는 전원전압(VDD)과 상기 노드(c) 사이에 연결된다.The first clock buffer unit 10 is connected between the ground voltage VSS and the node a, and the first NMOS transistor N1 pull-down-drives the node a in response to the enable signal EN. A second NMOS transistor (N2) connected between the node (a) and the node (b) and turned on in response to the first reference voltage signal (VREF); A third NMOS transistor N3 connected between the node a and a node c outputting the first clock signal CLKN and turned on in response to the external clock signal CLK; A first PMOS transistor P1 and a second PMOS transistor P2 sharing a gate at node b, wherein the first PMOS transistor P1 includes a power supply voltage VDD and the node b. The second PMOS transistor P2 is connected between the power supply voltage VDD and the node c.

상기 제 2 클럭 버퍼부(20)는 전원전압(VDD)과 노드(d) 사이에 연결되고, 인에이블 신호(EN)가 인버터(I1)를 통해 버퍼링된 신호에 응답하여 노드(d)를 풀-업 구동하는 제 3 PMOS 트랜지스터(P3)와, 상기 노드(d)와 노드(e) 사이에 연결되고, 상기 제 2 기준전압 신호(VREFi)에 응답하여 턴-온되는 제 4 PMOS 트랜지스터(P4)와; 상기 노드(d)와 상기 제 2 클럭신호(CLKP)이 출력되는 노드(f) 사이에 연결되고, 상기 외부 클럭신호(CLK)에 응답하여 턴-온되는 제 5 PMOS 트랜지스터(P5)와, 상기 노드(e)에 게이트를 공유하는 제 4 NMOS 트랜지스터(N4) 및 제 5 NMOS 트랜지스터(N5)를 포함하여 구성되되, 상기 제 4 NMOS 트랜지스터(N4)는 상기 노드(e)와 접지전압(VSS) 사이에 연결되고, 상기 제 5 NMOS 트랜지스터(N5)는 접지전압(VSS)과 상기 노드(f) 사이에 연결된다.The second clock buffer unit 20 is connected between the power supply voltage VDD and the node d, and the enable signal EN pulls the node d in response to the signal buffered through the inverter I1. A third PMOS transistor P3 driving up-up, and a fourth PMOS transistor P4 connected between the node d and the node e and turned on in response to the second reference voltage signal VREFi. )Wow; A fifth PMOS transistor P5 connected between the node d and the node f at which the second clock signal CLKP is output and turned on in response to the external clock signal CLK, And a fourth NMOS transistor N4 and a fifth NMOS transistor N5 that share a gate at node e, wherein the fourth NMOS transistor N4 is connected to the node e and a ground voltage VSS. The fifth NMOS transistor N5 is connected between the ground voltage VSS and the node f.

상기 드라이버부(40)는 상기 제 1 클럭신호(CLKN)에 응답하여 상기 내부 클럭신호(iCLK)가 출력되는 노드(g)를 풀-다운 구동하는 제 6 NMOS 트랜지스터(N6)와, 상기 제 2 클럭신호(CLKP)에 응답하여 상기 노드(g)를 풀-업 구동하는 제 6 PMOS 트랜지스터(P6) 및, 상기 노드(g)에 연결되어, 상기 내부 클럭신호(iCLK)를 래치하는 복수의 인버터(I2, I3)로 구성된 래치부(42)를 포함하여 구성된다. The driver unit 40 may include a sixth NMOS transistor N6 for pull-down driving the node g from which the internal clock signal iCLK is output in response to the first clock signal CLKN, and the second A sixth PMOS transistor P6 for pull-up driving the node g in response to a clock signal CLKP, and a plurality of inverters connected to the node g to latch the internal clock signal iCLK And a latch portion 42 composed of (I2, I3).

이와 같은 구성을 갖는 본 발명의 클럭 입력회로의 동작을 도 3을 참조하여 설명하면 다음과 같다.The operation of the clock input circuit of the present invention having such a configuration will be described below with reference to FIG.

먼저, 외부 기준전압 신호(VREF)와 내부 기준전압 신호(VREFi)의 전압레벨이 동일하다고 가정한다. 상기 제 1 클럭 버퍼부(10)는 상기 인에이블신호(EN)에 제 1 NMOS 트랜지스터(N1)가 턴-온되면, 제 2 및 제 3 NMOS 트랜지스터(N3, N4)가 구동되어 각각의 게이트에 인가되는 외부 기준전압 신호(VREF)와 외부 클럭신호(CLK)를 차동증폭한다. 이때, 상기 외부 클럭신호(CLK)가 상기 외부 기준전압 신호(VREF)보다 전압레벨이 큰 경우에는, 상기 제 1 클럭 버퍼부(10)는 로우레벨의 제 1 클럭신호(CLKN)를 발생한다.First, it is assumed that the voltage levels of the external reference voltage signal VREF and the internal reference voltage signal VREFi are the same. When the first NMOS transistor N1 is turned on with the enable signal EN, the first clock buffer unit 10 drives the second and third NMOS transistors N3 and N4 to each gate. The external reference voltage signal VREF and the external clock signal CLK that are applied are differentially amplified. At this time, when the external clock signal CLK has a higher voltage level than the external reference voltage signal VREF, the first clock buffer unit 10 generates the first clock signal CLKN having a low level.

또한, 상기 제2클럭 버퍼부(20)는 반전 인에이블신호(ENB)에 의해 제 3 PMOS 트랜지스터(P3)가 턴-온되면 제 4 및 제 5 PMOS 트랜지스터(P4, P5)가 동작하여 각각 게이트에 제공되는 내부 기준전압 신호(VREFi)와 외부 클럭신호(CLK)를 차동증폭한다. 이때, 상기 외부 클럭신호(CLK)가 상기 내부 기준전압 신호(VREFi)보다 전압레벨이 큰 경우에는, 로우레벨의 제 2 클럭신호(CLKP)를 발생한다. In addition, when the third PMOS transistor P3 is turned on by the inverted enable signal ENB, the second clock buffer unit 20 operates the fourth and fifth PMOS transistors P4 and P5 to operate. The internal reference voltage signal VREFi and the external clock signal CLK are differentially amplified. At this time, when the external clock signal CLK has a higher voltage level than the internal reference voltage signal VREFi, the second clock signal CLKP having a low level is generated.

그리고, 상기 드라이버부(40)는 상기 제 1 클럭 버퍼부(10)로부터 제공되는 로우레벨의 제 1 클럭신호(CLKN)와 상기 제 2 클럭 버퍼부(20)로부터 제공되는 로우레벨의 제 2 클럭신호(CLKP)에 의해 제 6 NMOS 트랜지스터(N6)는 턴-오프되고, 제 6 PMOS 트랜지스터(P6)는 턴-온된다. 그 결과, 상기 드라이버부(40)는 노드(g)를 통해 하이레벨의 내부 클럭신호(iCLK)를 발생한다.In addition, the driver 40 may have a low level first clock signal CLKN provided from the first clock buffer unit 10 and a low level second clock provided from the second clock buffer unit 20. The sixth NMOS transistor N6 is turned off by the signal CLKP, and the sixth PMOS transistor P6 is turned on. As a result, the driver unit 40 generates a high level internal clock signal iCLK through the node g.

한편, 상기 외부 클럭신호(CLK)가 상기 외부 기준전압 신호(VREF)보다 전압 레벨이 작은 경우에는, 상기 제 1 클럭 버퍼부(10)는 하이레벨의 제 1 클럭신호(CLKN)를 발생하고, 상기 제 2 클럭 버퍼부(20)는 하이레벨의 제 2 클럭신호(CLKP)를 발생한다. 따라서, 상기 드라이버부(40)의 제 6 PMOS 트랜지스터(P6)는 턴-오프되고, 제 6 NMOS 트랜지스터(N6)는 턴-온된다. 따라서, 노드(g)를 통해 로우레벨의 내부 클럭신호(iCLK)를 발생한다.On the other hand, when the external clock signal CLK has a lower voltage level than the external reference voltage signal VREF, the first clock buffer unit 10 generates the first clock signal CLKN having a high level. The second clock buffer unit 20 generates a high level second clock signal CLKP. Thus, the sixth PMOS transistor P6 of the driver unit 40 is turned off and the sixth NMOS transistor N6 is turned on. Accordingly, the low level internal clock signal iCLK is generated through the node g.

앞서 살펴본 바와 같이, 제 2 클럭 버퍼부(20)에서 기준전압신호로서 내부 기준전압 신호(VREFi)를 사용하는데, 이때, 상기 내부 기준전압 신호(VREFi)는 밴드갭 기준전압 발생기(30)를 통해 반도체 내부에서 생성되므로, 외부에서 제공되는 기준전압 신호(VREF)에 비해 노이즈가 작다. 그 결과, 제 2 클럭 버퍼부(20)에서 발생되는 제2클럭신호(CLKP)는 외부 기준전압신호(VREF)의 전압레벨의 변동과 무관하게 동작하고, 드라이버부(40)의 제 6 PMOS 트랜지스터(P6)의 턴-온시간은 일정하게 유지되므로 발생되는 내부 클럭신호(iCLK)의 지연시간(td) 변동폭은 매우 작아지게 된다.As described above, the second clock buffer unit 20 uses an internal reference voltage signal VREFi as a reference voltage signal, wherein the internal reference voltage signal VREFi is provided through a bandgap reference voltage generator 30. Since it is generated inside the semiconductor, the noise is smaller than that of the reference voltage signal VREF provided from the outside. As a result, the second clock signal CLKP generated by the second clock buffer unit 20 operates irrespective of the change in the voltage level of the external reference voltage signal VREF, and the sixth PMOS transistor of the driver unit 40 is operated. Since the turn-on time of P6 is kept constant, the variation in delay time td of the generated internal clock signal iCLK becomes very small.

한편, 드라이버부(40)의 제 6 NMOS 트랜지스터(N6)의 턴-온시간은 제 1 클럭 버퍼부(10)에서 발생되는 제1클럭신호(CLKN)의 상승시간과 하강시간에 의존하게 되며, 제1클럭신호(CLKN)의 상승시간과 하강시간은 외부 기준전압 신호(VREF)의 전압레벨에 의존하게 된다. 또한, 상기 제 6 NMOS 트랜지스터(N6)의 턴-온시간은 제 6 PMOS 트랜지스터(P6)와 제 6 NMOS 트랜지스터(N6)가 접속되어 있는 노드(g)를 통해제 2 클럭신호(CLKP)의 상승시간과 하강시간에도 의존하게 된다.Meanwhile, the turn-on time of the sixth NMOS transistor N6 of the driver 40 depends on the rise time and the fall time of the first clock signal CLKN generated by the first clock buffer 10. The rise time and fall time of the first clock signal CLKN depend on the voltage level of the external reference voltage signal VREF. In addition, the turn-on time of the sixth NMOS transistor N6 is increased by the second clock signal CLKP through the node g to which the sixth PMOS transistor P6 and the sixth NMOS transistor N6 are connected. It also depends on time and fall time.

도 3은 내부 클럭신호(iCLK)의 지연시간 및 듀티사이클을 보여주는 도면으로서, 외부 클럭신호(CLK)에 대한 내부 클럭신호(iCLK)의 위상차가 내부 클럭신호(iCLK)의 지연시간(td)으로 된다. 내부 클럭신호(iCLK)의 듀티 사이클(duty cycle)은 PW/T x 100 [%] 로 표현된다. 이때, T 는 내부 클럭신호(iCLK)의 1주기를 나타내고, PW 는 내부 클럭신호(iCLK)의 하이레벨구간을 나타낸다.3 is a diagram illustrating a delay time and a duty cycle of an internal clock signal iCLK. The phase difference of the internal clock signal iCLK with respect to the external clock signal CLK is a delay time td of the internal clock signal iCLK. do. The duty cycle of the internal clock signal iCLK is expressed as PW / T x 100 [%]. At this time, T represents one period of the internal clock signal iCLK, and PW represents a high level section of the internal clock signal iCLK.

상기 내부 클럭신호(iCLK)의 지연시간 변동폭이나 듀티 사이클의 변동 폭을 최소화하기 위해서는 회로 시뮬레이션이나 반도체 칩 테스트를 통해 내부 기준전압 신호(VREFi)의 전압레벨을 최적으로 설계하는 것이 바람직하다. 드라이버부(40)의 제 6 PMOS 트랜지스터(P6)의 턴-온시간을 빠르게 하고, 상기 듀티 사이클의 변동폭을 최소화하기 위해서는 상기 내부 기준전압 신호(VREFi)의 전압레벨을 상기 외부 기준전압 신호(VREF)의 전압레벨보다 약간 작게 되도록 설계하는 것이 바람직하다. In order to minimize the variation in the delay time and the variation in the duty cycle of the internal clock signal iCLK, it is desirable to optimally design the voltage level of the internal reference voltage signal VREFi through circuit simulation or semiconductor chip test. In order to increase the turn-on time of the sixth PMOS transistor P6 of the driver unit 40 and to minimize the variation in the duty cycle, the voltage level of the internal reference voltage signal VREFi is changed to the external reference voltage signal VREF. It is preferable to design so that it is slightly smaller than the voltage level of ().

상기 노드(g)에 인버터(I2, I3)로 구성된 래치가 연결되어 있으므로, 노드(g)가 플로팅되지 않고 로우레벨 또는 하이레벨의 상기 내부 클럭신호(iCLK)를 유지하게 된다. Since a latch composed of inverters I2 and I3 is connected to the node g, the node g does not float and maintains the internal clock signal iCLK at a low level or a high level.

도 4는 외부 기준전압 신호(VREF)에 대한 내부 클럭신호(iCLK)의 지연시간(delay time)을 도시한 것이다. 도 4를 참조하면, 종래의 클럭 입력회로에서는 외부 기준전압신호(VREF)의 전압레벨이 증가함에 따라 지연시간이 증가하는 반면에, 본 발명에서는 외부 기준전압 신호(VREF)의 전압레벨이 증가함에 따라 내부 클럭신호(iCLK)의 지연시간이 크게 변화하지 않음을 알 수 있다. 따라서, 본 발명의 클럭 입력회로는 외부 기준전압 신호(VREF)의 변동량에 거의 관계없는 지연시간을 갖는 내부 클럭신호(iCLK)를 발생함을 알 수 있다.4 illustrates a delay time of the internal clock signal iCLK with respect to the external reference voltage signal VREF. Referring to FIG. 4, in the conventional clock input circuit, the delay time increases as the voltage level of the external reference voltage signal VREF increases, whereas in the present invention, the voltage level of the external reference voltage signal VREF increases. Accordingly, it can be seen that the delay time of the internal clock signal iCLK does not change significantly. Accordingly, it can be seen that the clock input circuit of the present invention generates the internal clock signal iCLK having a delay time that is substantially independent of the variation amount of the external reference voltage signal VREF.

도 5는 외부 기준전압 신호(VREF)에 대한 내부 클럭신호(iCLK)의 듀티 사이클을 도시한 것이다. 도 5를 참조하면, 외부 기준전압 신호(VREF)의 전압레벨이 변화함에 따라 듀티 사이클이 변화함을 알 수 있다. 그러나, 본 발명의 클럭 입력회로는 외부 기준전압 신호(VREF)의 전압레벨이 변화함에 따라 듀티 사이클의 변동량이 작음에 비하여, 종래에는 외부 기준전압 신호(VREF)의 전압레벨에 따라 듀티 사이클이 상당히 크게 변화함을 알 수 있다.5 illustrates a duty cycle of the internal clock signal iCLK with respect to the external reference voltage signal VREF. Referring to FIG. 5, it can be seen that the duty cycle changes as the voltage level of the external reference voltage signal VREF changes. However, in the clock input circuit of the present invention, the duty cycle varies considerably according to the voltage level of the external reference voltage signal VREF as compared with a small variation in the duty cycle as the voltage level of the external reference voltage signal VREF changes. It can be seen that the change greatly.

이상 설명한 바와 같이, 본 발명에 따른 클럭 입력회로는 반도체 소자 내부의 밴드갭에 의해 안정적으로 발생된 기준전압 신호를 이용하여 외부 기준전압 신호에 포함된 노이즈가 내부 클럭신호에 미치는 영향을 감소시킴으로써, 외부 클럭신호와 내부 클럭신호 간의 지연시간 및 내부 클럭신호의 듀티 사이클 변동폭을 최소화할 수 있는 효과를 가진다.As described above, the clock input circuit according to the present invention reduces the influence of noise included in the external reference voltage signal on the internal clock signal by using the reference voltage signal stably generated by the band gap inside the semiconductor device. The delay time between the external clock signal and the internal clock signal and the duty cycle variation of the internal clock signal can be minimized.

또한, 본 발명의 클럭입력회로에 의하면 반도체 칩 내부의 데이터 셋업타임이나 홀드타임 등을 개선하여 타이밍 마진을 개선할 수 있는 이점도 가진다.In addition, according to the clock input circuit of the present invention, the timing margin can be improved by improving data setup time, hold time, and the like in the semiconductor chip.

Claims (10)

외부 클럭신호와 제 1 기준전압 신호를 차동증폭하여 제 1 클럭신호를 발생하는 제 1 클럭 버퍼부;A first clock buffer unit for differentially amplifying an external clock signal and a first reference voltage signal to generate a first clock signal; 상기 외부 클럭신호와 제 2 기준전압 신호를 차동증폭하여 제 2 클럭신호를 발생하는 제 2 클럭 버퍼부; 및A second clock buffer unit configured to differentially amplify the external clock signal and the second reference voltage signal to generate a second clock signal; And 상기 제 1 클럭신호 및 상기 제 2 클럭신호에 응답하여 내부 클럭신호를 발생하는 드라이버부를 포함하는 클럭 입력회로.And a driver unit generating an internal clock signal in response to the first clock signal and the second clock signal. 제 1 항에 있어서, The method of claim 1, 상기 제 1 기준전압 신호는 외부에서 설정되는 외부 기준전압 신호인 것을 특징으로 하는 클럭 입력회로.And the first reference voltage signal is an external reference voltage signal set externally. 제 1 항에 있어서, The method of claim 1, 상기 제 2 기준전압 신호는 밴드갭 기준전압 발생기로부터 생성되는 것을 특징으로 하는 클럭 입력회로.And the second reference voltage signal is generated from a bandgap reference voltage generator. 제 1 항에 있어서, The method of claim 1, 상기 제2기준전압 신호의 전압레벨에 따라서 상기 제 1 클럭신호 및 상기 제 2 클럭신호의 상승시간 및 하강시간이 결정되는 것을 특징으로 하는 클럭 입력회로.And a rise time and a fall time of the first clock signal and the second clock signal are determined according to the voltage level of the second reference voltage signal. 제 1 항에 있어서,  The method of claim 1, 상기 제 1 클럭 버퍼부는 접지전압과 제 1 노드 사이에 연결되고, 인에이블 신호에 응답하여 상기 제 1 노드를 풀-다운 구동하는 풀-다운소자와;A pull-down device connected between a ground voltage and a first node and pull-down driving the first node in response to an enable signal; 상기 제 1 노드와 제 2 노드 사이에 연결되고, 상기 제 1 기준전압 신호에 응답하여 턴-온되는 제 1 트랜지스터와;A first transistor coupled between the first node and a second node and turned on in response to the first reference voltage signal; 상기 제 1 노드와 상기 제 1 클럭신호의 출력노드 사이에 연결되고, 상기 외부 클럭신호에 응답하여 턴-온되는 제 2 트랜지스터와; A second transistor connected between the first node and an output node of the first clock signal and turned on in response to the external clock signal; 상기 제 2 노드에 게이트를 공유하는 제 3 트랜지스터 및 제 4 트랜지스터를 포함하되,A third transistor and a fourth transistor sharing a gate to the second node, 상기 제 3 트랜지스터는 전원전압과 상기 제 2 노드 사이에 연결되고, 상기 The third transistor is connected between a power supply voltage and the second node; 제 4트랜지스터는 전원전압과 상기 제 1 클럭신호의 출력노드 사이에 연결되는 것을 특징으로 하는 클럭 입력회로.And a fourth transistor is connected between a power supply voltage and an output node of the first clock signal. 제 5항에 있어서, The method of claim 5, 상기 풀-다운 소자와 제 1 트랜지스터 및 제 2 트랜지스터는 NMOS 트랜지스터이고, 상기 제 3 트랜지스터 및 제 4 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 클럭 입력회로.And the pull-down element, the first transistor, and the second transistor are NMOS transistors, and the third and fourth transistors are PMOS transistors. 제 1 항에 있어서,  The method of claim 1, 상기 제 2 클럭 버퍼부는 전원전압과 제 1 노드 사이에 연결되고, 인에이블 신호를 버퍼링한 신호에 응답하여 상기 제 1 노드를 풀-업 구동하는 풀-업소자와;A pull-up element connected between a power supply voltage and a first node and configured to pull-up the first node in response to a signal buffering an enable signal; 상기 제 1 노드와 제 2 노드 사이에 연결되고, 상기 제 2 기준전압 신호에 응답하여 턴-온되는 제 1 트랜지스터와;A first transistor coupled between the first node and a second node and turned on in response to the second reference voltage signal; 상기 제 1 노드와 상기 제 2 클럭신호의 출력노드 사이에 연결되고, 상기 외부 클럭신호에 응답하여 턴-온되는 제 2 트랜지스터와; A second transistor connected between the first node and an output node of the second clock signal and turned on in response to the external clock signal; 상기 제 2 노드에 게이트를 공유하는 제 3 트랜지스터 및 제 4 트랜지스터를 포함하되,A third transistor and a fourth transistor sharing a gate to the second node, 상기 제 3 트랜지스터는 접지전압과 상기 제 2 노드 사이에 연결되고, 상기 The third transistor is connected between a ground voltage and the second node; 제 4트랜지스터는 접지전압과 상기 제 2 클럭신호의 출력노드 사이에 연결되는 것을 특징으로 하는 클럭 입력회로.And the fourth transistor is connected between the ground voltage and the output node of the second clock signal. 제 7항에 있어서, The method of claim 7, wherein 상기 풀-업소자와 상기 제 1 및 제 2 트랜지스터는 PMOS 트랜지스터이고, 상기 제 3 및 제 4 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 클럭 입력회로.And the pull-up element and the first and second transistors are PMOS transistors, and the third and fourth transistors are NMOS transistors. 제 1항에 있어서, The method of claim 1, 상기 드라이버부는 상기 제 1 클럭신호에 응답하여 상기 내부 클럭신호 출력단을 풀-다운 구동하는 풀-다운 소자 및;A pull-down device configured to pull-down drive the internal clock signal output terminal in response to the first clock signal; 상기 제 2 클럭신호에 응답하여 상기 내부 클럭신호 출력단을 풀-업 구동하는 풀-업 소자를 포함하여 구성되는 클럭 입력회로.And a pull-up device configured to pull-up the internal clock signal output terminal in response to the second clock signal. 제 9항에 있어서, The method of claim 9, 상기 드라이버부는 상기 내부 클럭신호 출력단에 연결되어, 상기 내부 클럭신호를 래치하는 래치부를 더 포함하는 클럭 입력회로.The driver unit further comprises a latch unit connected to the internal clock signal output terminal to latch the internal clock signal.
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