KR20070101060A - Display panel - Google Patents
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Abstract
Description
도 1은 본 발명의 제1 실시예에 따른 표시패널의 단위화소를 도시한 평면도이다.1 is a plan view illustrating unit pixels of a display panel according to a first exemplary embodiment of the present invention.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.
도 3은 도 1의 단위화소를 나타낸 회로도이다.3 is a circuit diagram illustrating a unit pixel of FIG. 1.
도 4는 본 발명의 제2 실시예에 따른 표시패널의 단위화소를 도시한 평면도이다.4 is a plan view illustrating unit pixels of a display panel according to a second exemplary embodiment of the present invention.
도 5는 도 4의 단위화소를 나타낸 회로도이다.5 is a circuit diagram illustrating a unit pixel of FIG. 4.
도 6은 도 5의 회로도 내의 신호들을 나타낸 파형도이다.6 is a waveform diagram illustrating signals in the circuit diagram of FIG. 5.
<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for main parts of the drawings>
100 : 제1 기판 TFT : 박막 트랜지스터100: first substrate TFT: thin film transistor
DE : 콘택전극 FE : 플로팅전극DE: contact electrode FE: floating electrode
150 : 화소전극 152 : 제1 화소부150
152-a : 제1 외곽전극 152-b : 제1 중심전극152-a: first outer electrode 152-b: first center electrode
154 : 제2 화소부 154-a : 제2 외곽전극154: second pixel portion 154-a: second outer electrode
154-b : 제2 중심전극 200 : 제2 기판 154-b: second center electrode 200: second substrate
240 : 공통전극 242 : 제1 도메인 분할부240: common electrode 242: first domain divider
244 : 제2 도메인 분할부 244: second domain divider
본 발명은 표시패널에 관한 것으로, 보다 상세하게는 영상의 표시품질을 향상시킨 표시패널에 관한 것이다.The present invention relates to a display panel, and more particularly, to a display panel with improved display quality of an image.
일반적으로 액정 표시장치(liquid crystal display)는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시패널(liquid crystal display panel) 및 상기 액정 표시패널의 하부에 배치되어 상기 액정 표시패널로 광을 제공하는 백라이트 어셈블리(back-light assembly)를 포함한다.In general, a liquid crystal display includes a liquid crystal display panel for displaying an image using light transmittance of liquid crystal and a light crystal display panel disposed under the liquid crystal display panel to provide light to the liquid crystal display panel. And a back-light assembly.
상기 액정 표시패널은 박막 트랜지스터(thin film transistor) 및 화소전극을 갖는 제1 기판과, 컬러필터 및 공통전극을 갖는 제2 기판과, 상기 제1 및 제2 기판 사이에 개재된 액정들로 이루어진 액정층을 포함한다.The liquid crystal display panel includes a first substrate having a thin film transistor and a pixel electrode, a second substrate having a color filter and a common electrode, and a liquid crystal interposed between the first and second substrates. Layer.
상기 박막 트랜지스터는 상기 화소전극과 전기적으로 연결되어 상기 화소전극에 전하를 충전시킨다. 상기 충전된 화소전극은 상기 공통전극과의 사이에서 전기장을 발생시키고, 이렇게 발생된 전기장은 상기 액정들의 배열을 변화시켜 광투과율을 변화시킨다.The thin film transistor is electrically connected to the pixel electrode to charge the pixel electrode. The charged pixel electrode generates an electric field between the common electrode, and the generated electric field changes the light transmittance by changing the arrangement of the liquid crystals.
한편 최근에는 상기 액정 표시패널의 측면 시야각을 향상시키기 위해 상기 화소전극을 두 개의 서브 전극으로 분리시키고, 분리된 각 서브 전극에 서로 다른 전압을 인가한다. 즉, 상기 화소전극은 서로 다른 전압이 인가되는 제1 화소부 및 제2 화소부를 포함한다. 여기서, 상기 화소전극은 상기 제1 및 제2 화소부를 포함함에 따라, 상기 화소전극은 서로 비대칭 형상을 갖는다.In recent years, the pixel electrode is divided into two sub-electrodes in order to improve the side viewing angle of the liquid crystal display panel, and different voltages are applied to the separated sub-electrodes. That is, the pixel electrode includes a first pixel portion and a second pixel portion to which different voltages are applied. Here, the pixel electrode includes the first and second pixel units, and thus the pixel electrodes have an asymmetric shape.
그러나, 상기 화소전극을 형성할 때 공정상의 얼라인 미스(align miss)가 발생할 수 있는데, 이러한 얼라인 미스가 발생될 경우, 상기 화소전극이 비대칭 형상을 가짐에 따라 상기 제1 및 제2 화소부간의 광투과율의 차이가 발생될 수 있다. 이와 같이 상기 제1 및 제2 화소부간의 광투과율의 차이가 발생되면, 상기 액정 표시패널 상에 얼룩이 발생되어 표시품질을 저하시킨다.However, when the pixel electrode is formed, an alignment miss may occur in a process. When the misalignment occurs, the first and second pixel parts may be formed as the pixel electrode has an asymmetric shape. Differences in light transmittance may occur. As such, when a difference in light transmittance between the first and second pixel units occurs, unevenness is generated on the liquid crystal display panel, thereby degrading display quality.
따라서, 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 얼라인 미스에 따른 광투과율의 차이를 방지하여 영상의 표시품질을 향상시킨 표시패널을 제공하는 것이다.Accordingly, the technical problem of the present invention is to solve such a conventional problem, and an object of the present invention is to provide a display panel which improves the display quality of an image by preventing a difference in light transmittance due to alignment miss.
상기한 본 발명의 목적을 달성하기 위한 일 실시예에 따른 표시패널은 제1 기판, 제2 기판 및 액정층을 포함한다.According to an exemplary embodiment of the present invention, a display panel includes a first substrate, a second substrate, and a liquid crystal layer.
상기 제1 기판은 제1 방향으로 형성된 게이트 배선들, 상기 제1 방향과 수직한 제2 방향으로 형성하여 단위화소들을 정의하는 데이터 배선들, 상기 단위화소들 내에 형성된 화소전극들 및 상기 화소전극들을 제어하는 박막 트랜지스터들을 포함한다. 여기서, 상기 화소전극들 각각은 제1 화소부 및 상기 제1 화소부로부터 상기 제1 방향으로 이격되어 상기 제1 화소부와 동일한 형상을 갖는 제2 화소부를 포함한다.The first substrate may include gate wires formed in a first direction, data wires formed in a second direction perpendicular to the first direction to define unit pixels, pixel electrodes formed in the unit pixels, and the pixel electrodes. And controlling thin film transistors. Each of the pixel electrodes includes a first pixel portion and a second pixel portion spaced apart from the first pixel portion in the first direction and having the same shape as the first pixel portion.
한편, 상기 제2 기판은 상기 제1 기판과 마주보도록 전면에 형성되어 상기 화소전극들과의 사이에서 전기장을 형성시키는 공통전극을 포함하고, 상기 액정층은 상기 제1 및 제2 기판 사이에 개재된 액정들로 이루어진다.On the other hand, the second substrate includes a common electrode formed on the front surface facing the first substrate to form an electric field between the pixel electrodes, the liquid crystal layer is interposed between the first and second substrate Consisting of liquid crystals.
선택적으로, 상기 제1 화소부와 대응되는 위치에는 콘택전극이 형성되고, 상기 제2 화소부와 대응되는 위치에는 플로팅 전극이 형성될 수 있다. 구체적으로, 상기 콘택전극은 상기 박막 트랜지스터의 드레인 전극과 전기적으로 연결되고, 콘택홀을 통해 상기 제1 화소부와 전기적으로 연결되며, 상기 플로팅 전극은 상기 콘택전극과 전기적으로 연결되고, 상기 제2 화소부와 소정거리 이격된다. 여기서, 상기 제1 화소부는 상기 콘택전극으로부터 제1 전압을 인가받고, 상기 제2 화소부는 상기 플로팅 전극과 소정거리 이격되어 상기 제1 전압보다 낮은 제2 전압을 인가받는다.In some embodiments, a contact electrode may be formed at a position corresponding to the first pixel portion, and a floating electrode may be formed at a position corresponding to the second pixel portion. In detail, the contact electrode is electrically connected to the drain electrode of the thin film transistor, is electrically connected to the first pixel portion through a contact hole, and the floating electrode is electrically connected to the contact electrode. The pixel unit is spaced apart from the predetermined distance. The first pixel portion receives a first voltage from the contact electrode, and the second pixel portion receives a second voltage lower than the first voltage by being spaced apart from the floating electrode by a predetermined distance.
이와 다르게, 상기 박막 트랜지스터는 상기 제1 화소부와 전기적으로 연결되어 상기 제1 전압을 인가하는 제1 스위칭부 및 상기 제2 화소부와 전기적으로 연결되어 상기 제2 전압을 인가하는 제2 스위칭부를 포함할 수 있다. 여기서, 상기 표시패널은 상기 제1 화소부를 가로지르도록 상기 제2 방향으로 형성된 제1 스토리지부 및 상기 제2 화소부를 가로지르도록 상기 제2 방향으로 형성된 제2 스토리지부를 갖는 스토리지 배선을 더 포함하는 것이 바람직하다. 이때, 상기 제1 스토리지부에는 소정의 주파수로 스위칭하는 제1 스위칭전압이 인가되고, 상기 제2 스토리지부에는 상기 제1 스위칭전압과 반대 위상을 갖도록 스위칭하는 제2 스위칭전압이 인가된다.Alternatively, the thin film transistor may include a first switching unit electrically connected to the first pixel unit and applying the first voltage, and a second switching unit electrically connected to the second pixel unit and applying the second voltage. It may include. The display panel may further include a storage line including a first storage unit formed in the second direction to cross the first pixel unit and a second storage unit formed in the second direction to cross the second pixel unit. It is desirable to. In this case, a first switching voltage for switching at a predetermined frequency is applied to the first storage unit, and a second switching voltage for switching to have a phase opposite to the first switching voltage is applied to the second storage unit.
이러한 본 발명에 따르면, 화소전극을 구성하는 제1 및 제2 화소부가 게이트 배선을 따라 서로 이격되도록 형성되고 서로 다른 전압이 인가되며 서로 동일한 형상을 가짐에 따라, 화소전극 형성시 얼라인 미스가 발생하더라도 제1 및 제2 화소부 간에 광투과율의 차이가 발생되는 것을 방지할 수 있고, 그 결과 영상의 표시품질을 보다 향상시킬 수 있다. According to the present invention, since the first and second pixel portions constituting the pixel electrode are formed to be spaced apart from each other along the gate wiring, different voltages are applied, and have the same shape, alignment misalignment occurs when forming the pixel electrode. Even if it is possible to prevent the difference in the light transmittance between the first and second pixel portion, it is possible to further improve the display quality of the image.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
<표시패널의 제1 실시예><First Embodiment of Display Panel>
도 1은 본 발명의 제1 실시예에 따른 표시패널의 단위화소를 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.1 is a plan view illustrating unit pixels of a display panel according to a first exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.
도 1 및 도 2를 참조하면, 본 실시예에 의한 표시패널은 제1 기판(100), 제2 기판(200) 및 액정층(300)을 포함한다.1 and 2, the display panel according to the present exemplary embodiment includes a
제1 기판(100)은 제1 투명기판(110), 게이트 배선(GL), 데이터 배선(DL), 스토리지 배선(SL), 게이트 절연막(120), 박막 트랜지스터(TFT), 보호막(130), 유기절연막(140), 화소전극(150), 콘택전극(PE), 플로팅 전극(FE) 및 연결전극(CE)을 포함한다.The
제1 투명기판(110)은 플레이트 형상을 갖고, 투명한 물질로 이루어진다. 제1 투명기판(110)은 예를 들면, 유리(Glass), 석영(Quartz), 사파이어(Sapphire) 또는 투명한 합성 수지로 이루어진다.The first
게이트 배선(GL) 및 데이터 배선(DL)은 서로 수직하게 교차되도록 형성된다. 구체적으로, 게이트 배선(GL)은 제1 방향으로 길게 연장되어 형성되고, 제1 방향과 수직한 제2 방향을 따라 복수개가 병렬로 형성된다. 반면, 데이터 배선(DL)은 게이트 배선(GL)과 교차되도록 제2 방향으로 길게 연장되어 형성되고, 제1 방향을 따라 복수개가 병렬로 형성된다. 이와 같이, 게이트 배선(GL)들 및 데이터 배선(DL)들이 서로 교차되도록 형성됨에 따라, 복수의 단위화소들이 정의되고, 이러한 상기 각 단위화소 내에는 박막 트랜지스터(TFT) 및 화소전극(150)이 형성된다. 여기서, 상기 각 단위화소는 평면적으로 보았을 때 실질적으로 정사각형 형상을 갖는 것이 바람직하다.The gate line GL and the data line DL are formed to cross each other perpendicularly. In detail, the gate lines GL are formed to extend in the first direction, and a plurality of gate lines GL are formed in parallel along the second direction perpendicular to the first direction. On the other hand, the data lines DL are formed to extend in the second direction so as to cross the gate lines GL, and a plurality of data lines DL are formed in parallel in the first direction. As such, as the gate lines GL and the data lines DL are formed to cross each other, a plurality of unit pixels are defined, and the thin film transistor TFT and the
게이트 배선(GL)은 제1 투명기판(110) 상에 형성된다. 또한 스토리지 배선(SL)도 제1 투명기판(110) 상에 형성된다. 스토리지 배선(SL)은 제1 방향으로 형성된 메인배선(SL-a) 및 메인배선(SL-a)으로부터 제2 방향을 따라 연장된 서브배선(SL-b)들을 포함한다. 이때, 서브배선(SL-b)들은 화소전극(150)의 일부와 겹치도록 형성된다.The gate line GL is formed on the first
게이트 절연막(120)은 게이트 배선(GL) 및 스토리지 배선(SL)을 덮도록 제1 투명기판(110) 상에 형성된다. 한편, 데이터 배선(DL)은 게이트 절연막(120) 상에 형성되어, 게이트 배선(GL)과 전기적으로 절연된다.The
박막 트랜지스터(TFT)는 게이트 전극(G), 소스 전극(S), 드레인 전극(D), 액티브층(A) 및 오믹콘택층(O)을 포함한다.The thin film transistor TFT includes a gate electrode G, a source electrode S, a drain electrode D, an active layer A, and an ohmic contact layer O.
게이트 전극(G)은 게이트 배선(GL)으로부터 제2 방향으로 연장되어 형성되고, 평면적으로 보았을 때 직사각형 형상을 갖는다. 게이트 전극(G)의 상부에는 액 티브층(A)이 형성된다. 액티브층(A)은 반도체 물질로 이루어지며, 일례로 아몰퍼스 실리콘(a-Si)으로 이루어진다.The gate electrode G extends in the second direction from the gate wiring GL and has a rectangular shape when viewed in plan view. The active layer A is formed on the gate electrode G. The active layer A is made of a semiconductor material. For example, the active layer A is made of amorphous silicon (a-Si).
소스 전극(S)은 데이터 배선(DL)으로부터 제1 방향으로 연장되어 액티브층(A)의 일부와 오버랩된다. 드레인 전극(D)은 소스 전극(S)으로부터 소정거리 이격되어 형성되며, 제1 방향으로 연장되어 콘택전극(PE)과 전기적으로 연결된다. 드레인 전극(D)의 일부는 액티브층(A)의 일부와 오버랩된다. 여기서, 소스 전극(S)은 드레인 전극(D)을 사이로 제1 방향으로 한 쌍이 연장되어 형성되는 것이 바람직하다.The source electrode S extends in the first direction from the data line DL and overlaps a part of the active layer A. FIG. The drain electrode D is formed to be spaced apart from the source electrode S by a predetermined distance, and extends in the first direction to be electrically connected to the contact electrode PE. A part of the drain electrode D overlaps with a part of the active layer A. FIG. Here, the source electrode S is preferably formed by extending a pair in the first direction between the drain electrode D.
한편, 액티브층(A)과 소스 전극(S) 사이 및 액티브층(A)과 드레인 전극(D) 사이에는 오믹콘택층(O)이 형성된다. 오믹콘택층(O)은 일례로, 고밀도 이온도핑 아몰퍼스 실리콘(n+ a-Si)으로 이루어지고, 액티브층(A)과 소스 전극(S) 사이 및 액티브층(A)과 드레인 전극(D) 사이의 접촉저항을 감소시킨다.On the other hand, an ohmic contact layer O is formed between the active layer A and the source electrode S, and between the active layer A and the drain electrode D. FIG. The ohmic contact layer O is made of, for example, high-density ion-doped amorphous silicon (n + a-Si), between the active layer A and the source electrode S, and between the active layer A and the drain electrode D. To reduce the contact resistance.
보호막(130)은 박막 트랜지스터(TFT)를 덮도록 게이트 절연막(120) 상에 형성된다. 그 결과, 보호막(130)은 박막 트랜지스터(TFT)를 외부의 물리적 또는 화학적 영향으로부터 보호한다. 유기절연막(140)은 보호막(130)의 전면에 형성되어 표면을 평탄화시킨다. 한편, 콘택전극(PE)의 상부에는 콘택홀(142)이 형성된다. 즉, 콘택홀(142)은 보호막(130) 및 유기절연막(140)의 일부가 식각되어 개구됨에 따라 형성된다.The
화소전극(150)은 상기 각 단위화소 내에 형성되고, 유기절연막(150) 상에 형성된다. 이러한 복수의 화소전극(150)들은 투명한 도전성 물질로 이루어지며, 일례 로 산화주석인듐(Indium Tin Oxide, ITO), 산화아연인듐(Indium Zinc Oxide, IZO), 아몰퍼스 산화주석인듐(amorphous Indium Tin Oxide, a-ITO) 등으로 이루어진다.The
화소전극(150)들 각각은 제1 전압이 인가되는 제1 화소부(152) 및 상기 제1 전압보다 낮은 제2 전압이 인가되는 제2 화소부(154)를 포함한다. 이때, 제2 화소부(154)는 제1 화소부(152)로부터 제1 방향으로 이격되어 형성되고, 제1 화소부(152)와 동일한 형상을 갖는다.Each of the
구체적으로 설명하면, 제1 화소부(152)는 서로 전기적으로 연결된 제1 외곽전극(152-a) 및 제1 중심전극(152-b)을 포함한다. 제1 외곽전극(152-a) 및 제1 중심전극(152-b)은 제2 방향을 따라 대칭형상을 갖고, 일례로 V-자 형상을 갖는다. 여기서, 제1 외곽전극(152-a)은 제1 중심전극(152-b)의 외곽에 형성된다. 한편, 제1 화소부(152)는 콘택홀(142)을 통해 드레인 전극(D)과 전기적으로 연결된다. In detail, the
제1 화소부(152)와 마찬가지로, 제2 화소부(154)는 서로 전기적으로 연결된 제2 외곽전극(154-a) 및 제2 중심전극(154-b)을 포함한다. 제2 외곽전극(154-a) 및 제2 중심전극(154-b)은 제1 외곽전극(152-a) 및 제1 중심전극(152-b)과 동일한 형상을 갖는다.Like the
여기서, 스토리지 배선(SL)의 서브배선(SL-b)들은 제1 화소부(152)의 일부 및 제2 화소부(154)의 일부와 겹치도록 형성된다. 구체적으로 예를 들면, 스토리지 배선(SL)의 서브배선(SL-b)들은 제1 화소부(152)의 제1 방향으로 양단부 및 제2 화소부(154)의 제1 방향으로 양단부와 겹치도록 형성되는 것이 바람직하다.Here, the sub wirings SL-b of the storage line SL overlap the portion of the
콘택전극(PE)은 제1 화소부(152)와 대응되는 위치에 형성되어, 박막 트랜지 스터(TFT)의 드레인 전극(D)과 전기적으로 연결된다. 콘택전극(PE)은 콘택홀(142)을 통해 제1 화소부(152)와 전기적으로 연결된다.The contact electrode PE is formed at a position corresponding to the
플로팅 전극(FE)은 제2 화소부(154)와 대응되는 위치에 형성되고, 콘택전극(PE)과 전기적으로 연결된다. 그 결과, 플로팅 전극(FE)은 박막 트랜지스터(TFT)의 드레인 전극(D)과 전기적으로 연결될 수 있다. 이때, 플로팅 전극(FE) 및 콘택전극(PE)의 전기적인 연결은 연결전극(CE)에 의해 이루어진다. 플로팅 전극(FE)은 제2 화소부(154)의 중심에 형성되는 것이 바람직하다.The floating electrode FE is formed at a position corresponding to the
여기서, 제1 화소부(152)는 드레인 전극(D)과 전기적으로 연결되어 드레인 전극(D)으로부터 상기 제1 전압을 인가받고, 제2 화소부(154)는 플로팅 전극(FE)과 소정거리 이격되어, 제2 전압을 인가받는다.Here, the
한편, 제1 기판(100)과 대향하는 제2 기판(200)은 제2 투명기판(210), 차광막(220), 컬러필터(230) 및 공통전극(240)을 포함한다.The
제2 투명기판(210)은 제1 투명기판(110)과 동일하게 플레이트 형상을 갖고, 투명한 물질로 이루어진다.The second
차광막(220)은 제1 투명기판(110)과 마주보도록 제2 투명기판(210)의 일부분 상에 형성되어 광의 이동을 차단한다. 여기서, 차광막(220)은 게이트 배선(GL), 데이터 배선(DL) 및 박막 트랜지스터(TFT)와 대응되는 위치에 형성되는 것이 바람직하다.The
컬러필터(230)는 차광막(220)을 덮도록 제2 투명기판(210) 상에 형성된다. 컬러필터(230)는 상기 단위화소들 내에 형성된 화소전극(250)들과 대응되는 위치에 형성된다. 컬러필터(230)는 일례로, 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터를 포함할 수 있고, 이와 다르게 흑색 컬러필터를 포함할 수 있다.The
공통전극(240)은 컬러필터(230) 상에 형성된다. 공통전극(240)은 화소전극(150)과 마찬가지로 투명한 도전성 물질로 이루어진다.The
한편, 제2 기판(200)은 제1 도메인 분할부(242) 및 제2 도메인 분할부(244)를 더 포함한다. 본 실시예에서의 제1 및 제2 도메인 분할부(242, 244)는 공통전극(240)의 일부가 식각되어 형성된 개구이다. 이와 다르게, 제1 및 제2 도메인 분할부(242, 244)는 공통전극(240)의 일부 상에 형성된 돌기일수 있다.Meanwhile, the
구체적으로 설명하면, 제1 도메인 분할부(242)는 제1 화소부(152)와 대응되는 위치에 형성되어 복수의 도메인들을 형성한다. 제1 도메인 분할부(242)는 제1 외곽 분할부(242-a) 및 제1 중심 분할부(242-b)를 포함한다. 바람직하게, 제1 외곽 분할부(242-a)는 제1 외곽전극(152-a)의 중심을 따라 형성되고, 제1 중심 분할부(242-b)는 제1 중심전극(152-b)의 중심을 따라 형성된다.In detail, the
한편, 제2 도메인 분할부(244)는 제2 화소부(154)와 대응되는 위치에 형성되어 복수의 도메인들을 형성한다. 제2 도메인 분할부(244)는 제2 외곽 분할부(244-a) 및 제2 중심 분할부(244-b)를 포함한다. 바람직하게, 제2 외곽 분할부(244-a)는 제2 외곽전극(154-a)의 중심을 따라 형성되고, 제2 중심 분할부(244-b)는 제2 중심전극(154-b)의 중심을 따라 형성된다.Meanwhile, the
액정층(300)은 제1 기판(100) 및 제2 기판(200)의 사이에 개재된 액정들로 이루어진다. 액정층(300)의 액정들은 화소전극(150) 및 공통전극(240)의 사이에 형 성된 전기장에 의하여 재배열된다. 이와 같이 재배열된 액정층(300)은 외부에서 인가된 광의 광투과율을 조절하여 영상을 표시한다.The
한편, 본 실시예에서 상기 단위화소 내에 배치된 액정층(300)의 액정들은 서로 수직한 네 방향으로 정렬되는 것이 바람직하다. 이와 같은 방식으로 액정들을 정렬시키기 위해, 제1 및 제2 화소부(152, 154)는 제1 방향과 평행하게 상기 각 단위화소의 중심을 가로지르는 가상의 중심선을 기준으로 대칭 형상을 갖고, 상기 중심선을 기준으로 상측 도메인 분할부 및 하측 도메인 분할부의 두 부분으로 구분될 수 있다.Meanwhile, in the present exemplary embodiment, the liquid crystals of the
구체적으로, 상기 상측 도메인 분할부는 상기 중심선의 상측에 형성되어, 제1 방향에 대하여 예각으로 기울어진 제3 방향을 따라 액정들을 정렬시키는 역할을 수행하고, 상기 하측 도메인 분할부는 상기 중심선의 하측에 형성되어, 상기 제3 방향에 수직한 제4 방향을 따라 액정들을 정렬시키는 역할을 수행한다. 이와 같이, 상기 단위화소 내에 배치된 액정층(300)의 액정들이 서로 수직한 네 방향으로 정렬될 경우, 상기 표시패널의 시야각이 보다 향상될 수 있다.Specifically, the upper domain divider is formed above the centerline, and serves to align the liquid crystals along a third direction inclined at an acute angle with respect to a first direction, and the lower domain divider is formed below the centerline. The alignment of the liquid crystals is performed along the fourth direction perpendicular to the third direction. As such, when the liquid crystals of the
도 3은 도 1의 단위화소를 나타낸 회로도이다.3 is a circuit diagram illustrating a unit pixel of FIG. 1.
도 3을 참조하여 본 실시예에 의한 표시패널을 회로의 관점에서 설명하기로 한다.Referring to FIG. 3, the display panel according to the present exemplary embodiment will be described in terms of circuits.
게이트 배선(GL) 및 데이터 배선(DL)은 서로 교차되도록 수직하게 형성된다. 박막 트랜지스터(TFT)의 게이트 전극(G)은 게이트 배선(GL)과 전기적으로 연결되고, 소스 전극(S)은 데이터 배선(DL)과 전기적으로 연결되며, 드레인 전극(D)은 A- 화소(A-Pixel)와 전기적으로 연결된다. 여기서, A-화소(A-Pixel)는 제1 화소부(152)이다.The gate line GL and the data line DL are vertically formed to cross each other. The gate electrode G of the thin film transistor TFT is electrically connected to the gate line GL, the source electrode S is electrically connected to the data line DL, and the drain electrode D is an A-pixel ( Electrically connected to A-Pixel). Here, the A-pixel is the
박막 트랜지스터(TFT)의 드레인 전극(D)은 플로팅 전극(FE)과도 연결된다. 이때, 플로팅 전극(FE)은 B-화소(B-Pixel)의 하부에 배치됨에 따라 B-화소(B-Pixel)과의 사이에서 플로팅 커패시터(Ccp)를 형성시킨다. 여기서, B-화소(B-Pixel)는 제2 화소부(154)이다.The drain electrode D of the thin film transistor TFT is also connected to the floating electrode FE. In this case, the floating electrode FE is formed below the B-pixel B-Pixel to form the floating capacitor Ccp between the floating electrode FE and the B-pixel B-Pixel. Here, the B-pixel B-Pixel is the
한편, A-화소(A-Pixel)는 스토리지 배선(SL)과의 사이에서 제1 스토리지 커패시터(Cst-a)를 형성시키고, 공통전극(240)과의 사이에서 제1 액정 커패시터(Clc-a)를 형성시킨다. 이와 마찬가지로, B-화소(B-Pixel)는 스토리지 배선(SL)과의 사이에서 제2 스토리지 커패시터(Cst-b)를 형성시키고, 공통전극(240)과의 사이에서 제2 액정 커패시터(Clc-b)를 형성시킨다.Meanwhile, the A-Pixel forms the first storage capacitor Cst-a with the storage line SL, and the first liquid crystal capacitor Clc-a with the
따라서, A-화소(A-Pixel)는 드레인 전극(D)과 전기적으로 연결되어, 드레인 전극(D)으로부터 전하가 인가됨으로써, 상기 제1 전압으로 충전된다. B-화소(B-Pixel)는 플로팅 커패시터(Ccp)에 의해 상기 제1 전압보다 낮은 상기 제2 전압으로 충전된다.Accordingly, the A-pixel A-Pixel is electrically connected to the drain electrode D, and charge is applied to the first voltage by applying charge from the drain electrode D. FIG. The B-pixel B-Pixel is charged to the second voltage lower than the first voltage by the floating capacitor Ccp.
본 실시예에 따르면, 서로 다른 상기 제1 및 제2 전압을 각각 인가받는 제1 및 제2 화소부(152, 154)는 상기 제1 방향을 따라 서로 이격되도록 형성되고, 서로 동일한 형상을 갖는다. 제1 및 제2 화소부(152, 154)는 상기한 형상을 가질 경우, 마스크에 의해 포토공정을 통해 화소전극(150)을 형성할 때 얼라인 미스가 발생하더라도, 제1 및 제2 화소부(152, 154)에 서로 동일한 크기로 얼라인 미스가 발생하 고, 그로 인해 제1 화소부(152)의 광투과율 변화폭과 제2 화소부(154)의 광투과율 변화폭이 동일해진다. 이와 같이, 제1 및 제2 화소부(152, 154)의 광투과율 변화폭이 동일할 경우, 표시패널 상에 휘도 차이에 따른 얼룩의 발생을 방지할 수 있고, 그 결과 영상의 표시품질을 보다 향상시킬 수 있다.According to the present exemplary embodiment, the first and
<표시패널의 제2 실시예>Second Embodiment of Display Panel
도 4는 본 발명의 제2 실시예에 따른 표시패널의 단위화소를 도시한 평면도이다.4 is a plan view illustrating unit pixels of a display panel according to a second exemplary embodiment of the present invention.
도 4를 참조하면, 본 실시예에 의한 표시패널은 제1 기판, 제2 기판 및 액정층을 포함한다.Referring to FIG. 4, the display panel according to the present exemplary embodiment includes a first substrate, a second substrate, and a liquid crystal layer.
상기 제1 기판은 제1 투명기판, 게이트 배선(GL), 데이터 배선(DL), 스토리지 배선, 게이트 절연막, 박막 트랜지스터, 보호막, 유기절연막, 화소전극(150)을 포함한다.The first substrate includes a first transparent substrate, a gate wiring GL, a data wiring DL, a storage wiring, a gate insulating film, a thin film transistor, a protective film, an organic insulating film, and a
상기 제1 투명기판은 플레이트 형상을 갖고, 투명한 물질로 이루어진다. 게이트 배선(GL)은 상기 제1 투명기판 상에 형성된다. 상기 게이트 절연막은 게이트 배선(GL)을 덮도록 상기 제1 투명기판 상에 형성된다. 데이터 배선(DL) 및 상기 스토리지 배선은 상기 게이트 절연막 상에 형성된다.The first transparent substrate has a plate shape and is made of a transparent material. The gate line GL is formed on the first transparent substrate. The gate insulating layer is formed on the first transparent substrate to cover the gate line GL. The data line DL and the storage line are formed on the gate insulating layer.
게이트 배선(GL)은 제1 방향으로 길게 연장되어 형성되고, 제1 방향과 수직한 제2 방향을 따라 복수개가 병렬로 형성된다. 데이터 배선(DL)은 게이트 배선(GL)과 교차되도록 제2 방향으로 길게 연장되어 형성되고, 제1 방향을 따라 복수개가 병렬로 형성된다.The gate lines GL extend in the first direction and are formed in parallel in a second direction perpendicular to the first direction. The data lines DL are formed to extend in the second direction to cross the gate lines GL, and a plurality of data lines DL are formed in parallel in the first direction.
이와 같이, 게이트 배선(GL)들 및 데이터 배선(DL)들이 서로 교차되도록 형성됨에 따라, 복수의 단위화소들이 정의되고, 이러한 상기 각 단위화소 내에는 박막 트랜지스터(TFT) 및 화소전극(150)이 형성된다. 여기서, 상기 각 단위화소는 평면적으로 보았을 때 실질적으로 정사각형 형상을 갖는 것이 바람직하다.As such, as the gate lines GL and the data lines DL are formed to cross each other, a plurality of unit pixels are defined, and the thin film transistor TFT and the
화소전극(150)은 상기 각 단위화소 내에 형성되고, 투명한 도전성 물질로 이루어진다. 이러한 화소전극(150)들 각각은 제1 전압이 인가되는 제1 화소부(152) 및 상기 제1 전압보다 낮은 제2 전압이 인가되는 제2 화소부(154)를 포함한다. 제1 화소부(152)는 데이터 배선(DL)을 중심으로 우측에 형성되고, 제2 화소부(154)는 데이터 배선(DL)을 중심으로 좌측에 형성된다. 제1 화소부(152) 및 제2 화소부(154)는 서로 동일한 형상을 갖는다. 여기서, 본 실시예에 의한 제1 화소부(152) 및 제2 화소부(154)는 제1 실시예에 의한 제1 화소부(152) 및 제2 화소부(154)와 동일한 형상을 가지므로, 구체적인 설명은 생략하기로 한다.The
상기 스토리지 배선은 데이터 배선(DL)과 평행하게 형성되고, 제1 스토리지부(SL1) 및 제2 스토리지부(SL2)를 포함한다. 제1 스토리지부(SL1)는 데이터 배선(DL)을 중심으로 우측에 형성되고, 제2 스토리지부(SL2)는 데이터 배선(DL)을 중심으로 좌측에 형성된다. 구체적으로, 제1 스토리지부(SL1)는 제1 화소부(152)를 가로지르도록 상기 제2 방향을 따라 형성되고, 제2 스토리지부(SL2)는 제2 화소부(154)를 가로지르도록 상기 제2 방향을 따라 형성된다.The storage line is formed in parallel with the data line DL and includes a first storage unit SL1 and a second storage unit SL2. The first storage unit SL1 is formed on the right side around the data line DL, and the second storage unit SL2 is formed on the left side around the data line DL. In detail, the first storage unit SL1 is formed along the second direction to cross the
상기 박막 트랜지스터는 제1 화소부(152)와 전기적으로 연결된 제1 트랜지스터(TFT1) 및 제2 화소부(154)와 전기적으로 연결된 제2 트랜지스터(TFT2)를 포함한 다. 제1 트랜지스터(TFT1) 및 제2 트랜지스터(TFT2)는 데이터 배선(DL)을 중심으로 대칭 형상을 갖는다.The thin film transistor includes a first transistor TFT1 electrically connected to the
구체적으로, 제1 트랜지스터(TFT1)는 제1 게이트 전극(G1), 제1 소스 전극(S1), 제1 드레인 전극(D1) 및 제1 액티브층(A1)을 포함한다. 제1 게이트 전극(G1)은 게이트 배선(GL)으로부터 제2 방향으로 연장되어 형성되고, 제1 액티브층(A1)은 제1 게이트 전극(G1) 상에 형성된다. 제1 소스 전극(S1)은 L-자 형상을 갖도록 데이터 배선(DL)으로부터 분기되어, 제1 액티브층(A1)의 일부와 겹치도록 형성되고, 제1 드레인 전극(D1)은 제1 소스 전극(S1)과 소정거리 이격되고 제1 액티브층(A1)의 일부와 겹치도록 형성되고, 상기 제2 방향을 따라 형성된다.In detail, the first transistor TFT1 includes a first gate electrode G1, a first source electrode S1, a first drain electrode D1, and a first active layer A1. The first gate electrode G1 extends in the second direction from the gate line GL, and the first active layer A1 is formed on the first gate electrode G1. The first source electrode S1 is branched from the data line DL to have an L-shape, and overlaps with a portion of the first active layer A1, and the first drain electrode D1 is formed of the first source electrode. It is formed to be spaced apart from the predetermined distance (S1) and overlap a part of the first active layer A1, and is formed along the second direction.
제2 트랜지스터(TFT2)는 제2 게이트 전극(G2), 제2 소스 전극(S2), 제2 드레인 전극(D2) 및 제2 액티브층(A2)을 포함한다. 제2 게이트 전극(G2), 제2 소스 전극(S2), 제2 드레인 전극(D2) 및 제2 액티브층(A2)의 구체적인 형상은 제1 게이트 전극(G1), 제1 소스 전극(S1), 제1 드레인 전극(D1) 및 제1 액티브층(A1)과 동일한다.The second transistor TFT2 includes a second gate electrode G2, a second source electrode S2, a second drain electrode D2, and a second active layer A2. Specific shapes of the second gate electrode G2, the second source electrode S2, the second drain electrode D2, and the second active layer A2 may include the first gate electrode G1 and the first source electrode S1. The first drain electrode D1 and the first active layer A1 are the same.
상기 보호막은 상기 박막 트랜지스터를 덮도록 상기 게이트 절연막 상에 형성된다. 상기 유기절연막은 상기 보호막의 전면에 형성되어 표면을 평탄화시킨다. 화소전극(150)은 상기 유기절연막 상에 형성된다.The passivation layer is formed on the gate insulating layer to cover the thin film transistor. The organic insulating film is formed on the entire surface of the protective film to planarize the surface. The
상기 보호막 및 상기 유기절연막에는 제1 콘택홀(142) 및 제2 콘택홀(144)이 형성된다. 제1 콘택홀(142)은 제1 드레인 전극(D1)의 상부에 형성되어, 제1 드레인 전극(D1)과 제1 화소부(152)를 전기적으로 연결시킨다. 제2 콘택홀(144)은 제2 드 레인 전극(D2)의 상부에 형성되어, 제2 드레인 전극(D2)과 제2 화소부(154)를 전기적으로 연결시킨다.A
상기 제1 기판과 대향하는 제2 기판은 제2 투명기판, 차광막, 컬러필터 및 공통전극(240)을 포함한다. 본 실시예에 의한 제2 기판은 제1 실시예에 의한 제2 기판(200)과 동일하므로, 그 구체적인 설명은 생략하기로 한다.The second substrate facing the first substrate includes a second transparent substrate, a light blocking film, a color filter, and a
상기 액정층은 상기 제1 기판 및 상기 제2 기판의 사이에 개재된 액정들로 이루어진다. 상기 액정층의 액정들은 화소전극(150) 및 공통전극(240)의 사이에 형성된 전기장에 의하여 재배열된다.The liquid crystal layer is composed of liquid crystals interposed between the first substrate and the second substrate. The liquid crystals of the liquid crystal layer are rearranged by an electric field formed between the
한편, 본 실시예에서 상기 단위화소 내에 배치된 액정층의 액정들을 서로 수직한 네 방향으로 정렬시키기 위해, 제1 및 제2 화소부(152, 154)는 제1 실시예에서와 같이 상측 도메인 분할부 및 하측 도메인 분할부의 두 부분으로 구분될 수 있다.Meanwhile, in the present embodiment, in order to align the liquid crystals of the liquid crystal layer disposed in the unit pixel in four directions perpendicular to each other, the first and
도 5는 도 4의 단위화소를 나타낸 회로도이다.5 is a circuit diagram illustrating a unit pixel of FIG. 4.
도 5를 참조하여 본 실시예에 의한 표시패널을 회로의 관점에서 설명하기로 한다.Referring to FIG. 5, the display panel according to the present embodiment will be described in terms of circuits.
게이트 배선(GL) 및 데이터 배선(DL)은 서로 교차되도록 수직하게 형성된다. 제1 스토리지부(SL1)는 데이터 배선(DL)의 우측에 데이터 배선(DL)과 평행하게 형성되고, 제2 스토리지부(SL2)는 데이터 배선(DL)의 좌측에 데이터 배선(DL)과 평행하게 형성된다. 제1 트랜지스터(TFT1)는 데이터 배선(DL)의 우측에 형성되고, 제2 트랜지스터(TFT2)는 데이터 배선(DL)의 좌측에 형성된다. The gate line GL and the data line DL are vertically formed to cross each other. The first storage unit SL1 is formed parallel to the data line DL on the right side of the data line DL, and the second storage unit SL2 is parallel to the data line DL on the left side of the data line DL. Is formed. The first transistor TFT1 is formed on the right side of the data line DL, and the second transistor TFT2 is formed on the left side of the data line DL.
구체적으로, 제1 트랜지스터(TFT1)의 제1 게이트 전극(G1)은 게이트 배선(GL)과 전기적으로 연결되고, 제1 소스 전극(S1)은 데이터 배선(DL)과 전기적으로 연결되며, 제1 드레인 전극(D1)은 A-화소(A-Pixel)와 전기적으로 연결된다. 여기서, A-화소(A-Pixel)는 제1 화소부(152)이다.In detail, the first gate electrode G1 of the first transistor TFT1 is electrically connected to the gate line GL, and the first source electrode S1 is electrically connected to the data line DL. The drain electrode D1 is electrically connected to the A-pixel. Here, the A-pixel is the
이와 마찬가지로, 제2 트랜지스터(TFT2)의 제2 게이트 전극(G2)은 게이트 배선(GL)과 전기적으로 연결되고, 제2 소스 전극(S2)은 데이터 배선(DL)과 전기적으로 연결되며, 제2 드레인 전극(D2)은 B-화소(B-Pixel)와 전기적으로 연결된다. 여기서, B-화소(B-Pixel)는 제2 화소부(154)이다.Similarly, the second gate electrode G2 of the second transistor TFT2 is electrically connected to the gate line GL, and the second source electrode S2 is electrically connected to the data line DL. The drain electrode D2 is electrically connected to the B-pixel B-Pixel. Here, the B-pixel B-Pixel is the
한편, A-화소(A-Pixel)는 제1 스토리지부(SL1)과의 사이에서 제1 스토리지 커패시터(Cst-a)를 형성시키고, 공통전극(240)과의 사이에서 제1 액정 커패시터(Clc-a)를 형성시킨다. 이와 마찬가지로, B-화소(B-Pixel)는 제2 스토리지부(SL2)과의 사이에서 제2 스토리지 커패시터(Cst-b)를 형성시키고, 공통전극(240)과의 사이에서 제2 액정 커패시터(Clc-b)를 형성시킨다.The A-Pixel forms a first storage capacitor Cst-a between the first storage unit SL1 and the first liquid crystal capacitor Clc between the
도 6은 도 5의 회로도 내의 신호들을 나타낸 파형도이다.6 is a waveform diagram illustrating signals in the circuit diagram of FIG. 5.
도 6을 참조하며, 제1 스토리지부(SL1)에는 소정의 주파수로 스위칭하는 제1 스위칭전압이 인가된다. 이때, 상기 제1 스위칭 전압은 1H로 진동하는 구형파의 전압을 갖는다. 제2 스토리지부(SL2)에는 상기 제1 스위칭전압과 반대 위상을 갖도록 스위칭하는 제2 스위칭전압이 인가된다.Referring to FIG. 6, a first switching voltage for switching at a predetermined frequency is applied to the first storage unit SL1. In this case, the first switching voltage has a voltage of a square wave oscillating at 1H. A second switching voltage is applied to the second storage unit SL2 so as to have a phase opposite to that of the first switching voltage.
한편, 게이트 배선(GL)으로 게이트 온 신호가 인가되면, 데이터 배선(DL)으로 인가된 데이터 신호가 제1 및 제2 트랜지스터(TFT1, TFT2)를 통해 A-화소(A- Pixel) 및 B-화소(B-Pixel)로 인가되어 충전시킨다. 이때, A-화소(A-Pixel)와 대응하는 제1 스토리지부(SL1)가 상기 제1 스위칭전압을 전압을 갖고, B-화소(B-Pixel)와 대응하는 제2 스토리지부(SL2)가 상기 제1 스위칭전압과 위상이 반대인 상기 제2 스위칭전압을 전압을 가짐에 따라, A-화소(A-Pixel) 및 B-화소(B-Pixel)도 서로 진동하는 서로 진동하는 전압을 갖는다.On the other hand, when the gate-on signal is applied to the gate line GL, the data signals applied to the data line DL are A-pixels and B- through the first and second transistors TFT1 and TFT2. It is applied to the pixel B-Pixel to charge it. In this case, the first storage unit SL1 corresponding to the A-pixel A-Pixel has the voltage of the first switching voltage, and the second storage unit SL2 corresponding to the B-pixel B-Pixel As the second switching voltage having a phase opposite to the first switching voltage has a voltage, the A-pixel and the B-pixel also have oscillating voltages that vibrate with each other.
일례로, A-화소(A-Pixel)는 기준전압(V)보다 높게 진동하는 제1 전압을 갖고, B-화소(B-Pixel)는 기준전압(V)보다 낮게 진동하는 제2 전압을 갖는다. 이때, 상기 제1 전압의 평균치는 기준전압(V)보다 큰 값을 갖고, 상기 제2 전압의 평균치는 기준전압(V)보다 낮은 값을 가지므로, A-화소(A-Pixel)는 B-화소(B-Pixel)보다 상대적으로 높은 전압을 갖는다.In one example, A-Pixel has a first voltage oscillating higher than the reference voltage V, and B-Pixel has a second voltage oscillating lower than the reference voltage V. . In this case, since the average value of the first voltage has a value greater than the reference voltage V, and the average value of the second voltage has a value less than the reference voltage V, the A-pixel A-Pixel has a value B-. It has a voltage relatively higher than that of the pixel B-Pixel.
본 실시예에 따르면, 서로 다른 전압을 각각 인가받는 제1 및 제2 화소부(152, 154)가 데이터 배선(DL)을 중심으로 대칭이 되도록 서로 동일한 형상을 갖는다. 그로 인해 화소전극(150)을 형성할 때 얼라인 미스가 발생하더라도, 제1 및 제2 화소부(152, 154)에 서로 동일한 크기로 얼라인 미스가 발생함에 따라, 표시패널 상에 휘도 차이에 따른 얼룩의 발생을 방지할 수 있다.According to the present exemplary embodiment, the first and
이와 같은 본 발명에 의하면, 서로 다른 제1 및 제2 전압을 각각 인가받는 제1 및 제2 화소부가 제1 방향을 따라 서로 이격되도록 형성되고, 서로 동일한 형상을 가짐에 따라, 화소전극을 형성할 때 얼라인 미스가 발생하더라도, 제1 및 제2 화소부에 서로 동일한 크기로 얼라인 미스가 발생한다.According to the present invention, the first and second pixel portions receiving different first and second voltages, respectively, are formed to be spaced apart from each other in the first direction, and have the same shape to form pixel electrodes. Even when an alignment miss occurs, an alignment miss occurs with the same size as each other in the first and second pixel units.
따라서, 제1 화소부의 광투과율 변화폭과 제2 화소부의 광투과율 변화폭이 동일해지고, 그로 인해 표시패널 상에 휘도 차이에 따른 얼룩의 발생을 방지하여 영상의 표시품질을 보다 향상시킬 수 있다.Therefore, the light transmittance change width of the first pixel portion and the light transmittance change width of the second pixel portion are the same, thereby preventing the occurrence of unevenness due to the luminance difference on the display panel, thereby improving the display quality of the image.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the preferred embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary skill in the art will be described in the claims to be described later It will be understood that various modifications and variations can be made in the present invention without departing from the scope of the present invention.
Claims (12)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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KR1020060032361A KR20070101060A (en) | 2006-04-10 | 2006-04-10 | Display panel |
Applications Claiming Priority (1)
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KR20070101060A true KR20070101060A (en) | 2007-10-16 |
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Family Applications (1)
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KR1020060032361A KR20070101060A (en) | 2006-04-10 | 2006-04-10 | Display panel |
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-
2006
- 2006-04-10 KR KR1020060032361A patent/KR20070101060A/en not_active Application Discontinuation
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