KR20070099834A - Bus traffic decrease actuator and its method for amba ahb - Google Patents

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KR20070099834A KR1020060031116A KR20060031116A KR20070099834A KR 20070099834 A KR20070099834 A KR 20070099834A KR 1020060031116 A KR1020060031116 A KR 1020060031116A KR 20060031116 A KR20060031116 A KR 20060031116A KR 20070099834 A KR20070099834 A KR 20070099834A
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Abstract

A device and a method for decreasing bus traffic of an AMBA AHB are provided to decrease the bus traffic generated when the same master transmits the same data to a plurality of slaves by enabling one master to write the data to the plurality of slaves simultaneously in the AMBA AHB. A plurality of masters(100-104) are an object of a signal and an arbiter(110) controls a bus use right. A multiplex circuit block(112,114,116) controls the signal between the masters and the slaves(120-126). A decoder(118) controls a response signal transmitted to the master from the slave. The multiplexer circuit block transmits an address signal, a control signal, and data. The decoder selects the slave to perform a command of the master and transmits the signal transmitted from an original slave among the response signals transmitted to the master.

Description

ＡＭＢＡ ＡＨＢ의 버스 트래픽 감소 장치 및 감소 방법{Bus Traffic decrease actuator and its method for AMBA AHB }Bus traffic decrease actuator and its method for AMBA AHB}

도 1 은 본 발명의 일 실시예에 따른 암바의 AHB의 구조를 나타낸 도면1 is a view showing the structure of AHB of the arm bar according to an embodiment of the present invention

도 2 는 본 발명의 일 실시예에 따른 암바의 AHB의 타이밍 다이어그램2 is a timing diagram of an AHB of a bar according to an embodiment of the present invention;

도 3 은 본 발명의 일 실시예에 따른 마스터에서 슬레이브로 향하는 신호를 나타낸 도면3 is a diagram illustrating a signal from a master to a slave according to an embodiment of the present invention;

도 4 는 본 발명의 일 실시예에 따른 AMBA AHB 버스 타이밍 다이어그램4 is an AMBA AHB bus timing diagram in accordance with an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100, 102, 104 : 마스터 106 : 마스터들100, 102, 104: Master 106: Masters

110 : 아비터 112, 114, 116 : 먹스 회로 블록110: Arbiter 112, 114, 116: mux circuit block

118 : 디코더 120, 122, 124, 126 : 슬레이브118: decoder 120, 122, 124, 126: slave

128 : 슬레이브들128: slaves

본 발명은 AMBA AHB의 버스 트래픽 감소 장치 및 감소 방법에 관한 것으로, AHB가 가지고 있는 하나의 마스터가 하나의 슬레이브를 접근하는 방식을 개선하여 하나의 마스터가 복수 개의 슬레이브에 동일한 데이터를 적을 수 있는 구조에 관한 것이다.The present invention relates to a bus traffic reduction apparatus and a reduction method of AMBA AHB, and improves the manner in which one master has access to one slave, so that one master can write the same data to a plurality of slaves. It is about.

반도체 제조 공정의 발전으로 SoC(System On a Chip) 설계의 용량적 범위를 빠르게 증가하고 있다. 효과적인 시스템 온 칩의 설계를 위해 가장 중요한 것은 하나의 칩 상에 구현되는 복수의 아이피 코어들간의 상호 통신을 위한 버스 시스템의 구현이다. Advances in semiconductor manufacturing processes are rapidly increasing the capacitive range of system on a chip (SoC) designs. The most important for the design of effective system-on-chip is the implementation of a bus system for intercommunication between a plurality of IP cores implemented on one chip.

최근까지 가장 널리 사용되고 있는 SoC 버스 시스템은 ARM(Advanced RISC Machine)사의 AMBA 프로토콜을 기반으로 하는 AHB(Advanced High-performarker Bus) 버스 시스템이다.The most widely used SoC bus system until recently is the Advanced High-performarker Bus (AHB) bus system based on the AMBA protocol from ARM (Advanced RISC Machine).

AHB 버스 시스템은 슬레이브에 전송 관련 명령을 부여하는 마스터(Mater)와 상기 마스터로부터 전송된 명령을 수행하는 슬레이브(Slave), 복수개의 마스터가 있을 경우 이들의 버스 사용권을 제어하는 아비터(Arbiter)로 구성된다.The AHB bus system consists of a master that gives commands to the slave, a slave that performs commands sent from the master, and an arbiter that controls the bus usage rights when there are a plurality of masters. do.

그리고 상기 마스터에서 나온 신호(Address)를 바탕으로 동작할 상기 슬레이브를 선택해 주는 디코더(Decodsr)와 버스 라인을 여러 개의 마스터와 슬레이브가 공유하는 분배된 버스의 형태로 채널은 먹스(Mux) 형태로 구성된다. The channel is configured in the form of a mux in the form of a decodsr that selects the slave to operate based on the signal from the master and a distributed bus in which bus lines are shared by multiple masters and slaves. do.

그리나 이러한 방식의 연결 구조는 한번에 하나의 마스터가 하나의 슬레이브에만 접근할 수 있는 문제점이 있다.However, this type of connection structure has a problem that one master can access only one slave at a time.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 AMBA AHB에서 하나의 마스터가 복수 개의 슬레이브에 데이터를 동시에 적을 수 있게 하여 동일한 마스터가 동일한 데이터를 복수 개의 슬레이브에 전송할 때 발생하는 버스 트래픽을 감소시키는 AMBA AHB의 버스 트래픽 감소 장치 및 방법을 제공하는 데에 있다.An object of the present invention is to solve the problems of the prior art as described above, so that one master can simultaneously write data to a plurality of slaves in an AMBA AHB so that the same master transmits the same data to a plurality of slaves. To provide an apparatus and method for reducing bus traffic of AMBA AHB.

상기의 목적을 달성하기 위하여 본 발명의 AMBA AHB의 버스 트래픽 감소 장치 및 감소 방법에 있어서, AMBA AHB에서 하나의 마스터가 복수 개의 슬레이브에 데이터를 동시에 적을 수 있게 하여 동일한 마스터가 동일한 데이터를 복수 개의 슬레이브에 전송할 때 발생하는 버스 트래픽을 감소시킨다.In the AMBA AHB bus traffic reduction apparatus and method for reducing the above object, in the AMBA AHB, a single master writes data to a plurality of slaves simultaneously so that the same master can write the same data to a plurality of slaves. Reduces bus traffic generated when sending to

본 발명에서, 신호의 주체인 마스터를 포함하고, 상기 마스터의 버스 사용권을 제어하는 아비터를 포함하며, 상기 마스터에서 전송되는 명령을 수행하는 슬레이브를 포함한다. 그리고, 상기 마스터와 상기 슬레이브 사이의 신호를 제어하는 먹스 회로 블록을 포함하며, 상기 슬레이브에서 상기 마스터로 보내는 응답신호를 제어하는 디코더를 포함하는 것이 바람직하다.In the present invention, it includes a master that is the subject of the signal, and includes an arbiter for controlling the bus usage rights of the master, and a slave for performing a command transmitted from the master. And a mux circuit block for controlling a signal between the master and the slave, and a decoder for controlling a response signal sent from the slave to the master.

본 발명에서, 상기 먹스 회로 블록은 어드레스 신호와 제어신호를 전송하는 것이 바람직하다.In the present invention, the mux circuit block preferably transmits an address signal and a control signal.

본 발명에서, 상기 먹스 회로 블록은 데이터를 전송하는 것이 바람직하다.In the present invention, the mux circuit block preferably transmits data.

본 발명에서, 상기 디코더는 상기 마스터의 명령을 수행할 슬레이브를 선택하는 것이 바람직하다.In the present invention, the decoder preferably selects a slave to perform the command of the master.

본 발명에서, 상기 디코더는 상기 마스터로 보내는 응답신호 중에 원본 슬레이브에서 전송하는 신호만 전달하는 것이 바람직하다.In the present invention, the decoder preferably transmits only the signal transmitted from the original slave in the response signal sent to the master.

본 발명에서, 마스터가 아비터에게 버스 사용 요청을 하는 단계를 포함하고,상기 마스터가 상기 버스에 데이터를 실어 전송하는 단계를 포함하며, 디코더에 의해 지정된 각각의 슬레이브에서 상기 데이터를 전송받는 단계를 포함한다. 그리고, 상기 각각의 슬레이브에서 마스터에게 응답신호를 보내는 단계를 포함하고, 상기 응답신호중에 원본 슬레이브에서 보내는 신호만 상기 마스터에게 전달하는 단계를 포함하는 것이 바람직하다.In the present invention, the master comprises a request to use the bus to the arbiter, the master includes the step of transmitting data on the bus, and the step of receiving the data from each slave designated by the decoder do. And transmitting a response signal to the master at each slave, and transmitting only a signal sent from the original slave to the master among the response signals.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 하기의 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하며, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. In adding reference numerals to components of the following drawings, it is determined that the same components have the same reference numerals as much as possible even if displayed on different drawings, and it is determined that they may unnecessarily obscure the subject matter of the present invention. Detailed descriptions of well-known functions and configurations will be omitted.

도 1 은 본 발명의 일 실시예에 따른 암바의 AHB의 구조를 나타낸 도면이다.1 is a view showing the structure of AHB of the arm bar according to an embodiment of the present invention.

도 1 을 참조하면, AHB 버스 시스템에서 마스터들(106)이 버스에 연결된 슬레이브들(128)에 접속하여 데이터를 읽거나 쓰기 위해서는 먼저 상기 마스터들(106)이 아비터(110)에게 HBUSREQx라는 신호를 보내어 사용 요청을 한다.Referring to FIG. 1, in order to read or write data by connecting the masters 106 to the slaves 128 connected to the bus in the AHB bus system, the masters 106 first transmit a signal of HBUSREQx to the arbiter 110. Send and request to use.

그러면 상기 아비터(110)는 상기 마스터들(106)의 사용 요청에 응답하여 현재 버스를 사용하고 있는 다른 마스터가 존재하는지 여부를 확인한 후, HGANTx 신호와 HREADY 신호를 1로 해서 상기 마스터에게 전송한다. 즉, 상기 아비터(110)에 의해서 상기 마스터들(106)이 제어된다.Then, the arbiter 110 checks whether there is another master currently using the bus in response to the use request of the masters 106, and transmits the HGANTx signal and the HREADY signal to 1 to the master. That is, the masters 106 are controlled by the arbiter 110.

상기 아비터(110)는 먹스 회로 블록(112, 114, 116)을 제어하여 상기 마스터들(106)로부터의 데이터(HWDATA)를 상기 슬레이브들(128)로 전송한다. The arbiter 110 controls the mux circuit blocks 112, 114, and 116 to transmit data HWDATA from the masters 106 to the slaves 128.

상기 먹스 회로 블록(112, 114, 116)은 상기 마스터들(106)의 신호들을 상기 슬레이브들(128)로 출력하고, 선택되는 슬레이브들(128)로부터 상기 슬레이브의 신호들(HRDATA, HREADY, HRESP)을 수신하여 상기 버스 점유 허가를 받은 마스터로만 출력한다. The mux circuit block 112, 114, 116 outputs signals of the masters 106 to the slaves 128, and signals of the slaves HRDATA, HREADY, HRESP from the selected slaves 128. ) And output only to the master who has received the bus occupancy permission.

이때, 제 1 먹스 회로 블록(112)은 상기 마스터들(106)로부터 상기 슬레이브들(128)로의 어드레스 신호(HADDR)와 제어신호의 전송을 위한 먹스 회로 블록이고, 제 2 먹스 회로 블록(114)은 상기 마스터들(126)로부터 상기 슬레이브들(128)로의 데이터(HWDATA)의 전송을 위한 먹스 회로 블록이다.In this case, the first mux circuit block 112 is a mux circuit block for transmitting an address signal HADDR and a control signal from the masters 106 to the slaves 128, and the second mux circuit block 114. Is a mux circuit block for the transfer of data HWDATA from the masters 126 to the slaves 128.

한편, 상기 마스터들(126)에 의한 데이터 전송이 완료되면 상기 슬레이브들(128)은 상기 마스터로 데이터 전송이 완료되었음을 알리는 신호를 인가한다. Meanwhile, when data transmission by the masters 126 is completed, the slaves 128 apply a signal indicating that data transmission is completed to the master.

이때, 상기 슬레이브들(128)로부터 상기 마스터들(126)에게 인가되는 데이터 전송상태 신호(HREADY)는 디코더(118)에 의해 제어되는 제 3 먹스 회로 블록(116)을 통해서 상기 마스터들(106)로 전송된다.At this time, the data transfer status signal HREADY applied from the slaves 128 to the masters 126 is transmitted through the third mux circuit block 116 controlled by the decoder 118. Is sent to.

본 발명에서는 동일한 데이터를 다른 주소를 가지는 상기 슬레이브들(128)에 전달할 경우에 전송을 두 번에 걸쳐서 실행한다.In the present invention, when the same data is delivered to the slaves 128 having different addresses, the transmission is executed twice.

실시예로 하나의 마스터(100)에서 발생하는 신호를 한 개 이상의 슬레이브(120, 122, 124, 126)에 전송하기 위해서 상기 슬레이브(120, 122, 124, 126)에 들어가는 슬레이브 Enable 신호는 디코더(118) 신호인 HSEL을 각각의 슬레이브(120, 122, 124, 126)에 맞게 바꾸어 준다. 또한, 각각의 슬레이브(120, 122, 124, 126)에 전송되는 HADDR 신호 역시 각각의 슬레이브(120, 122, 124, 126)에 맞게 바꾸어 준다.In an embodiment, the slave enable signal entering the slaves 120, 122, 124, and 126 to transmit a signal generated by one master 100 to one or more slaves 120, 122, 124, and 126 may be a decoder ( 118) The signal HSEL is changed to match the slaves 120, 122, 124, and 126. In addition, the HADDR signal transmitted to each slave (120, 122, 124, 126) is also changed for each slave (120, 122, 124, 126).

이러한 전송이 발생할 경우에는 상기 슬레이브들(128)에서도 상기 마스터(100)로 전달되는 신호를 발생하게 된다. 이때, 원본 슬레이브(120)가 아닌 슬레이브들(122, 124, 126)은 원본 슬레이브(120)에서 들어오는 응답신호를 바탕으로 상기 마스터(100)에서 들어오는 데이터를 처리한다. 그럼으로써, 버스 트래픽을 감소시킨다.When such transmission occurs, the slaves 128 also generate a signal transmitted to the master 100. At this time, the slaves 122, 124, and 126, not the original slave 120, process the data coming from the master 100 based on the response signal from the original slave 120. Thereby reducing bus traffic.

도 2 는 본 발명의 일 실시예에 따른 암바의 AHB의 타이밍 다이어그램을 나타낸 도면이다.2 is a timing diagram of an AHB of an arm bar according to an embodiment of the present invention.

마스터에서 아비터로부터 버스에 대한 사용권을 얻은 후 슬레이브에 전달되는 신호로, 한번에 하나의 데이터가 HWDATA 와 HRDATA Bus를 통해 상기 마스터와 상기 슬레이브간에 연결한다. This signal is transmitted from the master to the slave after obtaining a license from the arbiter, and one data at a time is connected between the master and the slave through the HWDATA and HRDATA buses.

도 2 를 참조하면, 이때 전송의 방향이 적는 것이라 가정할 경우에는 동일한 데이터를 다른 주소를 가지는 슬레이브에 전달하여야할 겨우 전송을 두 번에 걸쳐서 실행하여야 한다. 이때 상기 마스터에서 상기 슬레이브로 가는 신호 중 변화하는 것은 주소를 전송하는 HADDR 뿐이다. Referring to FIG. 2, when it is assumed that the direction of the transmission is small, the transmission should be performed twice only if the same data should be delivered to the slave having a different address. At this time, the only change of the signal from the master to the slave is the HADDR transmitting the address.

따라서 주소(A)가 전송되는 시점에 주소(B)를 슬레이브에 전송할 수 있다면 하나의 전송으로 두 개의 슬래이브에 값을 적을 수 있게 될 것이다. 하나의 마스터에서 발생하는 신호를 두 개의 슬레이브에 전송하기 위해서 슬레이브에 들어가는 슬레이브 Enable 신호는 각각의 슬레이브에 High로 해준다. Therefore, if the address A can be transmitted to the slave at the time when the address A is transmitted, it will be possible to write a value to two slaves in one transmission. In order to transmit the signal generated from one master to two slaves, the slave enable signal entering the slave goes high to each slave.

또한, 각각의 슬레이브에 전송되는 HADDR 신호를 각각의 슬레이브에 맞게 바꿔준다. 이와 같은 처리를 하게 되면 마스터에서 발생 된 신호를 각각의 슬레이브에 전달할 수 있다. In addition, the HADDR signal transmitted to each slave is changed for each slave. In this way, the signal from the master can be delivered to each slave.

이러한 전송이 발생할 경우 상기 슬레이브에서도 상기 마스터로 전달되는 신호를 발생한다. HREADY 신호와 HRESP 신호, HSPLIT 신호가 그것이다. When such a transmission occurs, the slave generates a signal transmitted to the master. HREADY signal, HRESP signal and HSPLIT signal.

하나의 마스터에서 복수 개의 슬레이브를 동작하게 한다면, 슬레이브에서 발생하는 신호들 역시 복수 개가 될 것이다. 이때 상기 마스터가 원래 지정한 슬레이브 신호만 마스터에게 전달시켜준다. 상기 마스터는 복수 개의 슬레이브 응답 신호를 처리할 수 없다.If a plurality of slaves are operated by one master, there may be a plurality of signals generated by the slaves. At this time, only the slave signal originally designated by the master is transmitted to the master. The master cannot process a plurality of slave response signals.

상기 원래 지정한 슬레이브가 아닌 슬레이브 들은 상기 원래 지정한 슬레이브에서 들어오는 응답 신호를 바탕으로 마스터에서 들어오는 데이터를 처리한다.Slaves other than the originally designated slave process data coming from the master based on a response signal from the originally designated slave.

이러한 처리를 바탕으로 하나의 마스터에서 발생하는 테이터를 복수의 슬레이브에 전달할 수 있다면, 첫째 마스터의 버스 응답 시간이 감소할 것이며, 또한 데이터 전송에 필요한 타이밍도 역시 같은 비율로 감소할 것이다.Based on this process, if data from one master can be delivered to multiple slaves, the bus response time of the first master will be reduced, and the timing required for data transmission will also be reduced at the same rate.

도 3 은 본 발명의 일 실시예에 따른 마스터에서 슬레이브로 향하는 신호를 나타낸 도면이고, 도 4 는 본 발명의 일 실시예에 따른 AMBA AHB 버스 타이밍 다이어그램이다.3 is a diagram illustrating a signal from a master to a slave according to an embodiment of the present invention, and FIG. 4 is an AMBA AHB bus timing diagram according to an embodiment of the present invention.

도 3 을 참조하면, 일반적으로 디코더는 마스터에서 발생하는 HADDR 신호를 디코딩하여 슬레이브의 ENABLE 신호인 HSEL 신호를 발생시킨다. 하나의 메모리 영역에 하나의 HSEL을 High로 만들지만, 복수의 슬레이브를 동작시키기 위해서는 다른 슬레이브의 Extra HSEL 신호인 Exter_ext를 함께 High 로 만든다.Referring to FIG. 3, in general, a decoder decodes an HADDR signal generated from a master to generate an HSEL signal, which is an ENABLE signal of a slave. One HSEL is made high in one memory area, but to operate multiple slaves, the Exter_ext, Extra HSEL signal of another slave, is also made high.

만일 슬레이브1의 메모리 영역이 0x40000000~0x4FFFFFFF이며, 이 영역에 작성하는 데이터를 슬레이브2에 동시에 작성하고 싶다면 디코더에서 발생하는 신호 HSEL1_org와 HSEL2_ext는 다음과 같이 동작한다.If the memory area of slave1 is 0x40000000 ~ 0x4FFFFFFF, and you want to write data in this area to slave2 at the same time, the signals HSEL1_org and HSEL2_ext generated from the decoder operate as follows.

if( HADDR[31:28] = 0x4 ) then HSEL1_org <= '1' ; HSEL2_ext <= '1' ;if (HADDR [31:28] = 0x4) then HSEL1_org <= '1'; HSEL2_ext <= '1';

HSELX_ext가 High로 들어올 경우에는 해당 슬레이브는 마스터에게 Response 신호를 보낼 수가 없다. 따라서, 원본 슬레이브가 발생시키는 Slave response 신호를 바탕으로 전송을 한다. If HSELX_ext is high, the slave cannot send a response signal to the master. Therefore, it transmits based on the slave response signal generated by the original slave.

Extra Slave는 마스터에서 들어오는 신호와 상기 원본 슬레이브에서 발생하는 HREADY, HRESP, HSPLIT 신호를 참조하여야 한다.The extra slave should refer to the signal coming from the master and the HREADY, HRESP, and HSPLIT signals generated from the original slave.

도 4 를 참조하면, 데이터(A)의 전송이 이뤄질 경우에는 Extra Slave 역시 데이터(A)를 획득해야 한다.Referring to FIG. 4, when data A is transmitted, the extra slave also needs to acquire data A. FIG.

상기와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, it has been described with reference to the preferred embodiment of the present invention, but those skilled in the art various modifications and changes of the present invention without departing from the spirit and scope of the present invention described in the claims below I can understand that you can.

상술한 바와 같이 본 발명에 의하면, Bus Traffic을 감소시키는 효과가 있다.As described above, according to the present invention, there is an effect of reducing Bus Traffic.

그리고, 버스의 효율성을 증가시키므로 동작 속도를 감소시키는 효과가 있다.In addition, since the efficiency of the bus is increased, the operation speed is reduced.

또한, SoC 칩의 전력소모를 감소시키는 효과가 있다.In addition, there is an effect of reducing the power consumption of the SoC chip.

Claims (6)

신호의 주체인 마스터;Master, which is the subject of the signal; 상기 마스터의 버스 사용권을 제어하는 아비터;An arbiter controlling a bus right of the master; 상기 마스터에서 전송되는 명령을 수행하는 슬레이브;A slave executing a command transmitted from the master; 상기 마스터와 상기 슬레이브 사이의 신호를 제어하는 먹스 회로 블록; 및A mux circuit block for controlling a signal between the master and the slave; And 상기 슬레이브에서 상기 마스터로 보내는 응답신호를 제어하는 디코더를 포함하는 AMBA AHB의 버스 트래픽 감소 장치.And a decoder for controlling a response signal sent from the slave to the master. 제 1 항에 있어서, 상기 먹스 회로 블록은 어드레스 신호와 제어신호를 전송하는 것을 특징으로 하는 AMBA AHB의 버스 트래픽 감소 장치.2. The apparatus of claim 1, wherein the mux circuit block transmits an address signal and a control signal. 제 1 항에 있어서, 상기 먹스 회로 블록은 데이터를 전송하는 것을 특징으로 하는 AMBA AHB의 버스 트래픽 감소 장치.2. The apparatus of claim 1, wherein said mux circuit block transmits data. 제 1 항에 있어서, 상기 디코더는 상기 마스터의 명령을 수행할 슬레이브를 선택하는 것을 특징으로 하는 AMBA AHB의 버스 트래픽 감소 장치.2. The apparatus of claim 1, wherein the decoder selects a slave to perform a command of the master. 제 1 항에 있어서, 상기 디코더는 상기 마스터로 보내는 응답신호 중에 원본 슬레이브에서 전송하는 신호만 전달하는 것을 특징으로 하는 AMBA AHB의 버스 트래 픽 감소 장치.2. The apparatus of claim 1, wherein the decoder transmits only a signal transmitted from an original slave in a response signal sent to the master. 마스터가 아비터에게 버스 사용 요청을 하는 단계;The master making a request to use the bus to the arbiter; 상기 마스터가 상기 버스에 데이터를 실어 전송하는 단계;Sending, by the master, data on the bus; 디코더에 의해 지정된 각각의 슬레이브에서 상기 데이터를 전송받는 단계;Receiving the data at each slave designated by a decoder; 상기 각각의 슬레이브에서 마스터에게 응답신호를 보내는 단계; 및Sending a response signal to a master at each slave; And 상기 응답신호중에 원본 슬레이브에서 보내는 신호만 상기 마스터에게 전달하는 단계를 포함하는 AMBA AHB의 버스 트래픽 감소 방법.And transmitting only a signal from an original slave to the master among the response signals.
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