KR20070099293A - Voltage controlled oscillator - Google Patents

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KR20070099293A
KR20070099293A KR1020060030560A KR20060030560A KR20070099293A KR 20070099293 A KR20070099293 A KR 20070099293A KR 1020060030560 A KR1020060030560 A KR 1020060030560A KR 20060030560 A KR20060030560 A KR 20060030560A KR 20070099293 A KR20070099293 A KR 20070099293A
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Abstract

A voltage controlled oscillator is provided to reduce a jitter noise by separating current nodes of odd-numbered delay units from those of even-numbered delay units. A control signal converter(600) converts a voltage control signal to a current control signal. A pulsewidth control signal generator(610) generates a pulsewidth control signal according to the current control signal from the control signal converter. Plural delay units(620-1,620-2) are connected to each other in a ring-like configuration. The delay units generate oscillation signals with frequencies corresponding to a voltage level of the current control signal and different pulse width corresponding to the pulsewidth control signal. Currents nodes of even-numbered delay units are separated from current nodes of the odd-numbered delay units.

Description

전압제어 발진기{Voltage Controlled Oscillator}Voltage Controlled Oscillator

도 1은 일반적인 차동형 전압제어 발진기의 구성을 보인 도면,1 is a view showing the configuration of a general differential voltage controlled oscillator,

도 2는 도 1의 단위 지연기의 구성을 보인 회로도,2 is a circuit diagram illustrating a configuration of a unit delay unit of FIG. 1;

도 3은 도 2의 정전류 노드(N)에서의 전압 변화를 설명하기 위한 도면,3 is a view for explaining a voltage change at the constant current node N of FIG.

도 4는 전원전압의 레벨에 따른 전압제어 발진기의 동작을 설명하기 위한 도면,4 is a view for explaining the operation of the voltage controlled oscillator according to the level of the power supply voltage;

도 5는 J. G. Maneatis의 차동형 전압제어 발진기의 구성을 보인 도면,5 is a view showing the configuration of a differential voltage controlled oscillator of J. G. Maneatis,

도 6은 본 발명의 전압제어 발진기의 구성을 보인 도면,6 is a view showing the configuration of a voltage controlled oscillator of the present invention;

도 7은 도 6의 진폭 제어신호 발생부의 상세 구성을 보인 회로도,7 is a circuit diagram illustrating a detailed configuration of an amplitude control signal generator of FIG. 6;

도 8a 내지 도 8c는 도 1 및 도 5의 전압제어 발진기와, 본 발명의 전압제어 발진기에서 정전류 노드의 전압 변화를 측정하여 보인 그래프이다.8A to 8C are graphs illustrating voltage changes of the constant current node in the voltage controlled oscillator of FIGS. 1 and 5 and the voltage controlled oscillator of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

600 : 제어신호 변환부 610 : 진폭 제어신호 발생부600: control signal converter 610: amplitude control signal generator

620 : 복수의 단위 지연기 PM71, PM72 : 피모스 트랜지스터620: a plurality of unit delays PM71, PM72: PMOS transistor

NM71, NM72 : 엔모스 트랜지스터 VCTL : 전압 제어신호NM71, NM72: NMOS transistor VCTL: voltage control signal

ICTL : 전류 제어신호 RCTL : 진폭 제어신호ICTL: Current Control Signal RCTL: Amplitude Control Signal

N1, N2 : 정전류 노드N1, N2: constant current node

본 발명은 전압제어 발진기(Voltage Controlled Oscillator)에 관한 것이다.The present invention relates to a voltage controlled oscillator.

보다 상세하게는 공급되는 전원전압의 변화에 둔감한 주파수의 클럭신호를 발생하여 지터(jitter) 특성을 개선할 수 있는 전압제어 발진기에 관한 것이다More particularly, the present invention relates to a voltage controlled oscillator capable of generating jitter characteristics by generating a clock signal having a frequency insensitive to a change in a supplied power supply voltage.

일반적으로 디지털 신호를 처리하는 각종 디지털 시스템에서는 PLL(Phase Locked Loop) 회로를 사용하고 있다.In general, various digital systems that process digital signals use phase locked loop (PLL) circuits.

상기 PLL 회로는 위상에 대한 부궤환 루프를 사용하여 입력신호와 출력신호의 위상 차이를 줄이거나 또는 위상 차가 0으로 되게 하는 아날로그 소자로서 주파수 합성 및 위상 동조 등을 위하여 필수적으로 요구되는 구성들 중의 하나이다.The PLL circuit is an analog element that uses a negative feedback loop for phase to reduce the phase difference between the input signal and the output signal, or makes the phase difference zero, which is one of the components required for frequency synthesis and phase tuning. .

상기 PLL 회로는 통상적으로 위상 검출기, 루프 필터 및 전압제어 발진기로 구성된다. 상기 위상 검출기는 아날로그 곱셈기 등과 같은 아날로그 회로를 사용하거나 또는 배타적(exclusive) 오아 게이트 및 플립플롭 등과 같은 디지털 회로를 사용한다.The PLL circuit typically consists of a phase detector, a loop filter and a voltage controlled oscillator. The phase detector uses analog circuitry such as an analog multiplier or the like or digital circuitry such as exclusive oar gates and flip-flops or the like.

상기 루프 필터는 통상적으로 저역통과필터나 적분기 등을 사용한다.The loop filter typically uses a low pass filter or an integrator.

그리고 상기 전압제어 발진기는 입력되는 전압 제어신호의 값에 따라 선형적으로 가변되는 주파수의 클럭신호를 생성하는 역할을 수행한다.The voltage controlled oscillator serves to generate a clock signal having a frequency that varies linearly according to the value of the input voltage control signal.

이러한 PLL 회로의 구성요소들 중에서 전압제어 발진기는 입력되는 전압에 정확히 비례하는 주파수의 클럭신호를 생성해야 되는 것으로서 잡음의 발생이 적 고, 지터(jitter)의 발생이 없도록 구성하는 것이 바람직하다.Among the components of the PLL circuit, the voltage controlled oscillator should generate a clock signal having a frequency that is exactly proportional to the input voltage. Therefore, it is preferable to configure the voltage-controlled oscillator so that there is little noise and no jitter.

그러므로 본 발명의 목적은 별도의 추가되는 부품이 없이 전원전압의 잡음에 둔감한 주파수의 클럭신호를 발생하여 지터(jitter) 특성을 개선할 수 있는 전압제어 발진기를 제공하는데 있다.It is therefore an object of the present invention to provide a voltage controlled oscillator capable of improving the jitter characteristic by generating a clock signal having a frequency insensitive to noise of the power supply voltage without any additional components.

이러한 목적을 가지는 본 발명의 전압제어 발진기에 따르면, 링 형태로 연결되는 복수의 단위 지연기들을 홀수 번째 단위 지연기 및 짝수 번째 단위 지연기들로 구분하고, 구분한 홀수 번째 단위 지연기 및 짝수 번째 단위 지연기들의 정전류원 노드들을 공통으로 연결한다.According to the voltage controlled oscillator of the present invention having the above object, a plurality of unit delays connected in a ring form are divided into an odd unit delay unit and an even unit unit delay unit, and the divided odd unit unit delay unit and the even unit unit The constant current source nodes of the retarders are commonly connected.

그러므로 본 발명의 전압제어 발진기는 전압 제어신호를 전류 제어신호로 변환하는 제어신호 변환부와; 상기 제어신호 변환부가 변환한 전류 제어신호에 따라 진폭 제어신호를 발생하는 진폭 제어신호 발생부와; 상호간에 링 형태로 연결되고, 상기 제어신호 변환부가 변환한 전류 제어신호의 전압 레벨에 따른 주파수와 상기 진폭 제어신호 발생부가 발생한 진폭 제어신호에 따른 진폭의 발진신호를 발생하는 복수의 단위 지연기들로 구성되고, 상기 복수의 단위 지연기들은 홀수 번째 단위 지연기들과, 짝수 번째 단위 지연기들로 구분되고, 구분된 홀수 번째 단위 지연기들과 짝수 번째 단위 지연기들의 전류원 노드를 각기 분리하여 공통으로 접속되는 것을 특징으로 한다.Therefore, the voltage controlled oscillator of the present invention comprises: a control signal converter for converting a voltage control signal into a current control signal; An amplitude control signal generator for generating an amplitude control signal according to the current control signal converted by the control signal converter; A plurality of unit delayers connected to each other in a ring form and generating an oscillation signal having an amplitude according to a voltage level of the current control signal converted by the control signal converter and an amplitude control signal generated by the amplitude control signal generator The plurality of unit delayers are divided into odd-numbered unit delayers and even-numbered unit delayers, and are connected in common by separating current source nodes of the divided odd-numbered unit delayers and even-numbered unit delayers, respectively. It is characterized by.

상기 제어신호 변환부는; 상기 전압 제어신호에 비례 또는 반비례하는 전압 레벨의 전류 제어신호를 발생하는 것을 특징으로 한다.The control signal converter; And generating a current control signal having a voltage level proportional to or inversely proportional to the voltage control signal.

또한 상기 진폭 제어신호 발생부는; 상기 전류 제어신호와 동일한 전압 레벨을 가지는 진폭 제어신호를 발생하는 것을 특징으로 한다.In addition, the amplitude control signal generator; And generating an amplitude control signal having the same voltage level as the current control signal.

상기 진폭 제어신호 발생부는; 전류 제어신호에 따라 정전류를 출력하는 제 1 피모스 트랜지스터와; 게이트가 접지되고, 상기 제 1 피모스 트랜지스터와 직렬 연결되어 상기 정전류를 진폭 제어신호로 출력하는 제 2 피모스 트랜지스터와; 상기 제 2 피모스 트랜지스터가 출력하는 진폭 제어신호의 전압 레벨을 제한하는 제 1 및 제 2 엔모스 트랜지스터로 구성됨을 특징으로 한다.The amplitude control signal generator; A first PMOS transistor for outputting a constant current according to the current control signal; A second PMOS transistor having a gate grounded and connected in series with the first PMOS transistor to output the constant current as an amplitude control signal; And first and second NMOS transistors for limiting a voltage level of an amplitude control signal output by the second PMOS transistor.

상기 진폭 제어신호 발생부 및 복수의 단위 지연기들을 구성하는 트랜지스터들은; 동일한 크기를 갖는 것을 특징으로 한다.Transistors constituting the amplitude control signal generator and a plurality of unit delayers; It is characterized by having the same size.

이하, 첨부된 도면을 참조하여 본 발명의 전압제어 발진기를 상세히 설명한다.Hereinafter, the voltage controlled oscillator of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 일반적인 차동 구조를 가지는 전압제어 발진기의 구성을 보인 블록도이다. 여기서, 부호 100은 복수의 단위 지연부이다. 상기 복수의 단위 지연부(100)들은 링(ring) 형태로 연결되고, 입력되는 신호를 각기 지연시켜 출력한다.1 is a block diagram showing a configuration of a voltage controlled oscillator having a general differential structure. Here, reference numeral 100 denotes a plurality of unit delay units. The plurality of unit delay units 100 are connected in a ring form and delay the output signals.

여기서, 상기 차동 구조를 가지는 전압제어 발진기가 3개의 단위 지연부(100)들을 링 형태로 연결한 것을 예로 들어 도시한 것으로서 3개 이상 복수의 단위 지연부(100)들이 링 형태로 연결하여 전압제어 발진기를 구성할 수도 있다.Here, the voltage controlled oscillator having the differential structure is an example in which three unit delay units 100 are connected in a ring form, and three or more unit delay units 100 are connected in a ring form to control voltage. An oscillator can also be configured.

부호 ICTL은 전류 제어신호이다. 상기 전류 제어신호(ICTL)는 상기 복수의 단위 지연부(120)들에 입력되어 복수의 단위 지연부(100)들이 출력하는 발진신호의 주파수를 제어한다.The symbol ICTL is a current control signal. The current control signal ICTL is input to the plurality of unit delay units 120 to control the frequency of the oscillation signal output from the plurality of unit delay units 100.

부호 RCTL은 진폭 제한신호이다. 상기 진폭 제한신호(RCTL)는 상기 복수의 단위 지연부(100)들에 입력되어 복수의 단위 지연부(100)들이 출력하는 발진신호의 진폭을 제한한다.Code RCTL is an amplitude limit signal. The amplitude limit signal RCTL is input to the plurality of unit delay units 100 to limit the amplitude of the oscillation signal output by the plurality of unit delay units 100.

상기 복수의 단위 지연부(100)들 각각은 도 2에 도시된 바와 같이 피모스 트랜지스터(PM1)의 드레인이 전원단자(VDD)에 접속되고, 피모스 트랜지스터(PM1)의 게이트에는 전류 제어신호(ICTL)가 입력된다. 그리고 상기 피모스 트랜지스터(PM1)의 소스는 피모스 트랜지스터(PM2)(PM3)의 드레인에 공통 접속되어 피모스 트랜지스터(PM2)(PM3)의 게이트에 입력단자(IN+)(IN-)가 각기 접속된다.As shown in FIG. 2, each of the plurality of unit delay units 100 has a drain of the PMOS transistor PM1 connected to a power supply terminal V DD , and a current control signal at a gate of the PMOS transistor PM1. (ICTL) is entered. The source of the PMOS transistor PM1 is commonly connected to the drains of the PMOS transistors PM2 and PM3, and the input terminals IN + and IN- are respectively connected to the gates of the PMOS transistors PM2 and PM3. do.

상기 피모스 트랜지스터(PM2)(PM3)의 소스는 출력단자(OUT-)(OUT+)에 각기 접속됨과 아울러 엔모스 트랜지스터(NM1, NM2)(NM3, NM4)의 드레인에 각기 공통 접속되어 엔모스 트랜지스터(NM2)(NM3)의 게이트는 피모스 트랜지스터(PM2)(PM3)와 엔모스 트랜지스터(NM1, NM2)(NM3, NM4)의 드레인의 접속점에 접속되고, 엔모스 트랜지스터(NM1)(NM4)의 게이트에는 진폭 제한신호(RCTL)가 입력되며, 엔모스 트랜지스터(NM1, NM2)(NM3, NM4)의 소스는 접지된다.Sources of the PMOS transistors PM2 and PM3 are respectively connected to the output terminals OUT− and OUT +, and are commonly connected to the drains of the NMOS transistors NM1 and NM2 (NM3 and NM4). The gates of the NM2 and NM3 are connected to the connection points of the drains of the PMOS transistors PM2 and PM3 and the NMOS transistors NM1 and NM2 NM3 and NM4, and the gates of the NMOS transistors NM1 and NM4. The amplitude limit signal RCTL is input to the gate, and the sources of the NMOS transistors NM1 and NM2 NM3 and NM4 are grounded.

이러한 구성을 가지는 단위 지연부(100)들 각각에서 피모스 트랜지스터(PM1)는 소정의 전압 레벨을 가지는 전류 제어신호(ICTL)에 의해 제어되는 전류원으로서 전압제어 발진기의 발진 주파수는 피모스 트랜지스터(PM1)가 정전류 노드(N)로 출력하는 전류에 비례하여 증가한다.In each of the unit delay units 100 having such a configuration, the PMOS transistor PM1 is a current source controlled by the current control signal ICTL having a predetermined voltage level, and the oscillation frequency of the voltage controlled oscillator is PMOS transistor PM1. ) Increases in proportion to the current output to the constant current node (N).

여기서, 상기 피모스 트랜지스터(PM1)가 출력하는 정전류의 레벨은 전류 제어신호(ICTL)의 전압 레벨에 따라 결정되는 것으로서 전압제어 발진기의 발진 주파수는 전류 제어신호(ICTL)의 전압 레벨에 따라 결정된다.Here, the level of the constant current output by the PMOS transistor PM1 is determined according to the voltage level of the current control signal ICTL, and the oscillation frequency of the voltage controlled oscillator is determined according to the voltage level of the current control signal ICTL. .

상기 피모스 트랜지스터(PM1)가 출력하는 정전류는 피모스 트랜지스터(PM2)(PM3)의 드레인으로 공급되는 것으로서 피모스 트랜지스터(PM2)(PM3)의 입력단자(IN+)(IN-)로 입력되는 차동신호에 따라 교대로 동작하면서 출력단자(OUT-)(OUT+)로 발진신호를 출력한다.The constant current output by the PMOS transistor PM1 is supplied to the drains of the PMOS transistors PM2 and PM3, and is differentially input to the input terminals IN + and IN- of the PMOS transistors PM2 and PM3. The oscillation signal is output to the output terminal OUT- (OUT +) while operating alternately according to the signal.

그리고 소정의 전압 레벨을 가지는 진폭 제어신호(RCTL)가 엔모스 트랜지스터(NM1)(NM4)의 게이트에 인가되고, 엔모스 트랜지스터(NM2)(NM3)의 게이트는 그의 드레인에 각기 접속되어 있다.An amplitude control signal RCTL having a predetermined voltage level is applied to the gates of the NMOS transistors NM1 and NM4, and the gates of the NMOS transistors NM2 and NM3 are connected to their drains, respectively.

그러므로 출력단자(OUT-)(OUT+)로 출력되는 발진신호의 진폭은 진폭 제어신호(RCTL)의 전압 레벨에 따라 결정된다.Therefore, the amplitude of the oscillation signal output to the output terminal OUT- (OUT +) is determined according to the voltage level of the amplitude control signal RCTL.

이러한 전압제어 발진기에서 피모스 트랜지스터(PM1)가 정전류를 출력하는 정전류 노드(N)의 전압은 도 3에 도시된 바와 같이 이상적으로 항상 일정한 전압(VREF)을 유지해야 된다.In such a voltage controlled oscillator, the voltage of the constant current node N to which the PMOS transistor PM1 outputs a constant current should ideally maintain a constant voltage V REF at all times.

그러나 전압제어 발진기가 발진하여 발진신호를 발생함에 따라 정전류 노드(N)의 전압은 일정한 전압(VREF)을 유지하지 못하고, 도 3에 도시된 바와 같이 전압제어 발진기의 스위칭 잡음으로 인하여 계속 흔들리게 된다.However, as the voltage controlled oscillator oscillates to generate the oscillation signal, the voltage of the constant current node N does not maintain a constant voltage V REF , and is continuously shaken due to the switching noise of the voltage controlled oscillator as shown in FIG. 3. do.

상기 정전류 노드(N)의 전압 변동은 전류원으로 동작하는 피모스 트랜지스 터(PM1)의 드레인이 흔들리는 것이므로 채널 길이 변조(channel length modulation)에 의해 피모스 트랜지스터(PM1)를 통해 공급되는 전류 값의 변화를 가져오고, 이러한 잡음은 전압제어 발진기가 출력하는 클럭신호에 지터 성분으로 나타난다.The voltage fluctuation of the constant current node N is because the drain of the PMOS transistor PM1 operating as a current source is shaken, so that the value of the current value supplied through the PMOS transistor PM1 by channel length modulation is changed. This noise causes a change in jitter in the clock signal output by the voltage-controlled oscillator.

또한 전원단자(VDD)에 공급되는 전원전압의 레벨에 따라 채널 길이 변조에 의한 잡음 정도가 달라지게 되어 전원전압의 잡음에도 매우 민감하게 동작한다.In addition, the noise level due to channel length modulation varies depending on the level of the power supply voltage supplied to the power supply terminal (V DD ), and therefore operates very sensitively to the noise of the power supply voltage.

즉, 도 4에 도시된 바와 같이 피모스 트랜지스터(PM1)의 드레인과 소스 사이의 전압(VDS)에 따라 피모스 트랜지스터(PM1)의 드레인 전류(ID)는 전원단자(VDD)에 공급되는 전원전압의 레벨 VDD1 및 VDD2에 따라 가변된다.That is, as shown in FIG. 4, the drain current I D of the PMOS transistor PM1 is supplied to the power terminal V DD according to the voltage V DS between the drain and the source of the PMOS transistor PM1. It varies depending on the levels V DD1 and V DD2 of the power supply voltage.

전원단자(VDD)에 공급되는 전원전압의 레벨이 VDD1로 높을 경우에 VDS-ID의 곡선에서 알 수 있는 바와 같이 기울기가 완만하므로 드레인과 소스 사이의 전압(VDS)의 변화(△VDS)에 대한 드레인 전류의 변화(△ID1)가 작다. 그러나 전원단자(VDD)에 공급되는 전원전압의 레벨이 VDD2로 높을 경우에 기울기가 급격하므로 드레인과 소스 사이의 전압(VDS)의 변화(△VDS)에 대한 드레인 전류의 변화(△ID2)가 크다.When the level of the power supply voltage supplied to the power supply terminal (V DD ) is high as V DD1 , the slope is gentle as shown in the curve of V DS -I D , so that the change of the voltage (V DS ) between the drain and the source ( The change in drain current DELTA I D1 relative to DELTA V DS is small. However, when the level of the power supply voltage supplied to the power supply terminal V DD is high as V DD2 , the slope is abrupt, so the change of the drain current with respect to the change of the voltage V DS between the drain and the source (ΔV DS ) I D2 ) is large.

따라서, 도 1 및 도 2에 도시된 전압제어 발진기는 전원단자(VDD)에 공급되는 전원전압의 잡음에 의하여 전압제어 발진기가 매우 민감하게 변동됨을 알 수 있다.Accordingly, it can be seen that the voltage controlled oscillator shown in FIGS. 1 and 2 is very sensitively changed by the noise of the power supply voltage supplied to the power supply terminal V DD .

그러므로 J. G. Maneatis는 그의 논문(IEEE Journal of Solid-State Circuits, VOL. 38, No. 11. Nov. 2003, pp.1795~1803)에서 단위 지연부(100, 102, 104)들의 정전류 노드(N)를 상호간에 연결하였다.Therefore, JG Maneatis, in his paper (IEEE Journal of Solid-State Circuits, VOL. 38, No. 11. Nov. 2003, pp. 1795-1803), shows the constant current nodes (N) of the unit delays (100, 102, 104) Are mutually connected.

J. G. Maneatis의 논문에 따르면, 도 5에 도시된 바와 같이 복수의 단위 지연부(500)들을 링 형태로 연결하고, 복수의 단위 지연부(500)들 각각에서 전류 제어신호(ICTL)에 따라 엔모스 트랜지스터(NM10)들이 정전류를 출력하는 정전류 노드(N)들을 상호간에 연결하였다.According to the paper by JG Maneatis, as shown in FIG. 5, the plurality of unit delay units 500 are connected in a ring shape, and each of the plurality of unit delay units 500 is enMOSed according to the current control signal ICTL. The transistors NM10 connect the constant current nodes N, which output a constant current, to each other.

그리고 단위 지연부(500)들 사이의 접속점(OUT-, IN+)(OUT+, IN-)과 상기 정전류 노드(N)의 사이에 각기 엔모스 트랜지스터(NM11)(NM12)를 접속하고, 엔모스 트랜지스터(NM11)(NM12)의 게이트에 상기 단위 지연부(500)들 사이의 접속점(OUT-, IN+)(OUT+, IN-)을 각기 접속하였다.NMOS transistors NM11 and NM12 are connected between the connection points OUT- and IN + OUT + and IN- between the unit delay units 500 and the constant current node N, respectively. Connection points OUT- and IN + (OUT + and IN-) between the unit delay units 500 are respectively connected to the gates of the NN11 and NM12.

이와 같이 복수의 단위 지연부(500)들의 정전류 노드(N)들을 상호간에 연결하게 되면, 클럭신호가 증식(propagation)되면서 각각의 단위 지연부(500)들의 정전류 노드(N)들에서 발생하는 교류 잡음은 그 크기가 같고, 위상이 상이하므로 이들 교류 잡음들 각각을 모두 합하여 직류 전압으로 평균화되는 것이다.As such, when the constant current nodes N of the plurality of unit delay units 500 are connected to each other, an AC generated at the constant current nodes N of the unit delay units 500 may be propagated. Since the noises are equal in magnitude and different in phase, each of these alternating current noises is summed and averaged by a DC voltage.

상기 복수의 단위 지연부(500)들의 정전류 노드(N)를 상호간에 연결함에 따라 정전류 노드(N)의 교류 전압은 0V이고, 직류전압만 존재하므로 도 5의 전압제어 발진기는 차동형으로 동작하지 않고, 싱글 엔디드(single-ended)형의 전압제어 발진기의 구조가 된다.As the constant current nodes N of the plurality of unit delay units 500 are connected to each other, the AC voltage of the constant current node N is 0V, and since only DC voltage exists, the voltage controlled oscillator of FIG. 5 does not operate differentially. This results in a structure of a single-ended voltage controlled oscillator.

이러한 경우에 전압제어 발진기가 출력하는 2 개의 클럭신호들은 정확하게 180°의 위상차를 가지지 못하고, 상호간에 독립적으로 동작하게 된다(차동형의 전압제어 발진기는 2 개의 클럭신호들이 정확하게 180°의 위상차를 갖는다).In this case, the two clock signals output by the voltage controlled oscillator do not have a phase difference of exactly 180 degrees, and operate independently of each other (a differential voltage controlled oscillator has a phase difference of exactly 180 degrees). .

그러므로 J. G. Maneatis는 싱글 엔디드(single-ended)형의 구조를 피하기 위하여 2개의 엔모스 트랜지스터(NM11, NM12)를 사용하여 단위 지연부(500)의 두 출력단자(OUT-)(OUT+)와 정전류 노드(N)의 사이에 전류가 흐르도록 하는 통로를 형성함으로써 의사(pseudo) 차동형의 구조를 취하도록 하고 있다.Therefore, JG Maneatis uses two NMOS transistors NM11 and NM12 to avoid the single-ended structure, so that the two output terminals OUT- and OUT + of the unit delay unit 500 are constant. A pseudo differential structure is formed by forming a passage through which current flows between (N).

그러나 전압제어 발진기가 의사 차동형의 구조를 취할 경우에 엔모스 트랜지스터(NM11, NM12)의 폭과 길이의 비인 애스팩트 비(aspect ratio)를 매우 작게 해야 하므로 엔모스 트랜지스터(NM11, NM12)의 크기가 증가하고, 또한 엔모스 트랜지스터(NM11, NM12)의 추가로 인한 잡음이 발생하여 jitter 특성이 나빠질 우려가 있다.However, when the voltage controlled oscillator has a pseudo-differential structure, the aspect ratio, which is the ratio of the width and length of the NMOS transistors NM11 and NM12, must be made very small, so the size of the NMOS transistors NM11 and NM12 is large. In addition, noise may be generated due to the addition of the NMOS transistors NM11 and NM12, thereby deteriorating jitter characteristics.

도 6은 본 발명의 전압제어 발진기의 구성을 보인 블록도이다. 여기서, 부호 600은 제어신호 변환부이다. 상기 제어신호 변환부(600)는 입력되는 전압 제어신호(VCTL)를 전압에 비례 또는 반비례하는 전압 레벨의 전류 제어신호(ICTL)로 변환한다.6 is a block diagram showing the configuration of the voltage controlled oscillator of the present invention. Here, reference numeral 600 denotes a control signal converter. The control signal converter 600 converts the input voltage control signal VCTL into a current control signal ICTL having a voltage level proportional to or inversely proportional to the voltage.

부호 610은 진폭 제어신호 발생부이다. 상기 진폭 제어신호 발생부(610)는 상기 제어신호 변환부(600)가 변환한 전류 제어신호(ICTL)의 레벨에 따른 진폭 제어신호(RCTL)를 발생한다.Reference numeral 610 denotes an amplitude control signal generator. The amplitude control signal generator 610 generates an amplitude control signal RCTL corresponding to the level of the current control signal ICTL converted by the control signal converter 600.

부호 620(620-1, 620-2)은 차동 구조를 가지는 복수의 단위 지연기이다. 상기 복수의 단위 지연기(620)들은 링 형태로 연결된다. 그리고 복수의 단위 지연 기(620)들은 상기 제어신호 변환기(600)가 변환한 전류 제어신호(ICTL)의 전압 레벨에 비례하는 주파수를 가지고, 상기 진폭 제어신호 발생부(610)가 발생하는 진폭 제어신호(RCTL)의 전압 레벨에 따른 진폭을 가지는 클럭신호를 발생한다.Reference numerals 620 (620-1 and 620-2) denote a plurality of unit delays having a differential structure. The plurality of unit delay units 620 are connected in a ring shape. The plurality of unit delayers 620 have a frequency proportional to the voltage level of the current control signal ICTL converted by the control signal converter 600, and the amplitude control signal generator 610 generates amplitude control. A clock signal having an amplitude corresponding to the voltage level of the signal RCTL is generated.

또한 상기 복수의 단위 지연기(620)들은 홀수 번째 단위 지연기(620-1)들과 짝수 번째 단위 지연기(620-2)들로 구분되고, 홀수 번째 단위 지연기(620-1)들의 정전류 노드(N1)를 상호간에 공통으로 연결하며, 짝수 번째 단위 지연기(620-2)들의 정전류 노드(N2)도 상호간에 공통으로 연결한다.In addition, the plurality of unit delayers 620 are divided into odd-numbered unit delayers 620-1 and even-numbered unit delayers 620-2, and constant currents of odd-numbered unit delayers 620-1. The nodes N1 are commonly connected to each other, and the constant current nodes N2 of the even-numbered unit delayers 620-2 are also commonly connected to each other.

도 7은 진폭 제어신호 발생부(610)의 구성을 보인 상세 회로도이다. 도 7을 참조하면, 진폭 제어신호 발생부(610)는 전원단자(VDD)에 피모스 트랜지스터(PM71, PM72)가 직렬 접속되어 피모스 트랜지스터(PM71)의 게이트에는 전류 제어신호(ICTL)가 인가되고, 피모스 트랜지스터(PM72)의 게이트는 접지된다.7 is a detailed circuit diagram illustrating the configuration of the amplitude control signal generator 610. Referring to FIG. 7, in the amplitude control signal generator 610, the PMOS transistors PM71 and PM72 are connected in series to the power supply terminal V DD , and the current control signal ICTL is applied to the gate of the PMOS transistor PM71. Is applied, and the gate of the PMOS transistor PM72 is grounded.

상기 피모스 트랜지스터(PM72)의 소스는 엔모스 트랜지스터(NM71, NM72)의 게이트 및 드레인에 공통 접속되고, 엔모스 트랜지스터(NM71, NM72)의 소스는 접지에 접속되어 피모스 트랜지스터(PM72)의 소스와 엔모스 트랜지스터(NM71, NM72)의 게이트 및 드레인의 접속점에서 진폭 제어신호(RCTL)가 출력되게 구성된다.The source of the PMOS transistor PM72 is commonly connected to the gates and the drains of the NMOS transistors NM71 and NM72, and the sources of the NMOS transistors NM71 and NM72 are connected to ground to supply the source of the PMOS transistor PM72. And the amplitude control signal RCTL is output at the connection point of the gate and the drain of the NMOS transistors NM71 and NM72.

그리고 복수의 단위 지연기(620)들 각각은 상기 도 2에 도시된 단위 지연기와 동일한 구성을 갖는 것으로서 구체적인 구성은 생략한다.Each of the plurality of unit delayers 620 has the same configuration as that of the unit delay shown in FIG. 2, and thus a detailed configuration thereof is omitted.

이와 같이 구성된 본 발명의 전압제어 발진기는 전원단자(VDD)에 동작전원이 인가된 상태에서 제어신호 변환부(600)는 입력되는 전압 제어신호(VCTL)에 비례하 거나 또는 반비례하는 전압 레벨의 전류 제어신호(ICTL)로 변환한다.The voltage controlled oscillator of the present invention configured as described above has a voltage level that is proportional to or inversely proportional to the input voltage control signal VCTL while the operating power is applied to the power supply terminal V DD . Convert to current control signal ICTL.

상기 제어신호 변환부(600)가 변환한 전류 제어신호(ICTL)는 진폭 제어신호 발생부(610)에 공급됨과 아울러 복수의 단위 지연기(620)들 각각에 공급된다.The current control signal ICTL converted by the control signal converter 600 is supplied to the amplitude control signal generator 610 and is supplied to each of the plurality of unit delayers 620.

그러면, 진폭 제어신호 발생부(610)의 피모스 트랜지스터(PM71)는 정전류원으로 동작하여 전류 제어신호(ICTL)의 전압 레벨에 비례하는 정전류를 출력하게 된다.Then, the PMOS transistor PM71 of the amplitude control signal generator 610 operates as a constant current source to output a constant current proportional to the voltage level of the current control signal ICTL.

그리고 진폭 제어신호 발생부(610)의 피모스 트랜지스터(PM72)의 게이트는 접지에 연결되어 있고, 엔모스 트랜지스터(NM71, NM72)들은 게이트가 드레인에 접속되어 부하 트랜지스터로 동작한다.The gate of the PMOS transistor PM72 of the amplitude control signal generator 610 is connected to ground, and the NMOS transistors NM71 and NM72 operate as load transistors with their gates connected to drains.

그러므로 진폭 제어신호 발생부(610)는 피모스 트랜지스터(PM71)의 드레인 전류로 결정되는 진폭 제어신호(RCTL)의 진폭은 엔모스 트랜지스터(NM71, NM72)들의 드레인과 소스 사이의 전압으로 결정되는 진폭을 갖는다.Therefore, the amplitude control signal generator 610 has the amplitude of the amplitude control signal RCTL determined by the drain current of the PMOS transistor PM71 and the amplitude determined by the voltage between the drain and the source of the NMOS transistors NM71 and NM72. Has

여기서, 본 발명은 진폭 제어신호 발생부(610)를 구성하는 피모스 트랜지스터(PM71, PM72)들과 엔모스 트랜지스터(NM71, NM72)들의 크기와 복수의 단위 지연기(620)들을 각기 구성하는 피모스 트랜지스터 및 엔모스 트랜지스터의 크기는 동일한 것으로 구성하여 복수의 단위 지연기(620)들이 각기 출력하는 발진신호들의 진폭이 진폭 제어신호(RCTL)의 진폭과 동일하게 되도록 한다.Here, in the present invention, the size of the PMOS transistors PM71 and PM72 and the NMOS transistors NM71 and NM72 and the plurality of unit delayers 620 constituting the amplitude control signal generation unit 610 are configured. The MOS transistor and the NMOS transistor have the same size so that the amplitudes of the oscillation signals respectively output by the plurality of unit delayers 620 are equal to the amplitude of the amplitude control signal RCTL.

상기 진폭 제어신호 발생부(610)가 발생하는 진폭 제어신호(RCTL)는 복수의 단위 지연기(620)들 각각에 입력된다.The amplitude control signal RCTL generated by the amplitude control signal generator 610 is input to each of the plurality of unit delayers 620.

그러면, 복수의 단위 지연기(620; 620-1, 620-2)들은 상기 전류 제어신 호(ICTL)의 전압 레벨에 비례하는 정전류를 각각의 전류원 노드(N1, N2)로 출력하여 진폭 제어신호(RCTL)의 전압 레벨을 가지는 발진신호를 발생하고, 발생한 발진신호는 클럭신호로 공급된다.Then, the plurality of unit delayers 620, 620-1, and 620-2 output a constant current proportional to the voltage level of the current control signal ICTL to each of the current source nodes N1 and N2 to output an amplitude control signal. An oscillation signal having a voltage level of RCTL is generated, and the generated oscillation signal is supplied as a clock signal.

여기서, 본 발명은 홀수 번째 단위 지연기(620-1)들의 전류원 노드(N1)들을 상호간에 공통으로 연결함과 아울러 짝수 번째 단위 지연기(620-2)들의 전류원 노드(N2)들도 상호간에 공통으로 연결함으로써 완전한 차동(fully differential)구조를 유지하게 된다.Here, the present invention connects the current source nodes N1 of the odd-numbered unit delayers 620-1 to each other in common, and also the current source nodes N2 of the even-numbered unit delayers 620-2 to each other. The common connection maintains a fully differential structure.

즉, 상술한 J. G. Maneatis의 차동형 전압제어 발진기는 모든 단위 지연기(500)들의 전류원 노드(N)들을 모두 상호간에 공통으로 연결함으로써 전류원 노드(N)들은 교류 접지 상태가 된다.That is, the above-described differential voltage controlled oscillator of J. G. Maneatis connects the current source nodes N of all the unit delayers 500 to each other in common, thereby bringing the current source nodes N into an AC ground state.

그러나 본 발명에서와 같이 홀수 번째 단위 지연기(620-1)들의 전류원 노드(N1)들과, 짝수 번째 단위 지연기(620-2)들의 전류원 노드(N2)들을 구분하여 각기 공통으로 연결하게 되면, 전류원 노드(N1)(N2)는 상호간에 정확히 180°의 위상 차를 가지게 된다.However, as in the present invention, when the current source nodes N1 of the odd-numbered unit delayers 620-1 and the current source nodes N2 of the even-numbered unit delayers 620-2 are divided and connected in common, respectively. The current source nodes N1 and N2 have phase differences of exactly 180 degrees with each other.

그러므로 전류원 노드(N1)(N2)는 어느 정도 직류 전압의 레벨을 가지면서 상호간에 위상 차가 180°이므로 완전한 차동 구조를 가지는 것이다.Therefore, the current source nodes N1 and N2 have a level of DC voltage to some extent and have a completely differential structure since the phase difference between them is 180 °.

도 8a 내지 도 8c는 도 1 및 도 5에 도시된 전압제어 발진기와 도 6에 도시된 본 발명의 전압제어 발진기의 전류원 노드의 전압을 측정하여 보인 그래프이다.8A to 8C are graphs of voltages measured by the voltage controlled oscillator shown in FIGS. 1 and 5 and the current source node of the voltage controlled oscillator of the present invention shown in FIG. 6.

도 1에 도시된 전압제어 발진기는 도 8a에 도시된 바와 같이 전류원 노드(N)의 전압은 1.020∼1.114㎷로서 진폭이 약 94㎷인 잡음 리플이 발생함을 알 수 있 다.As shown in FIG. 8A, the voltage controlled oscillator illustrated in FIG. 1 shows that the voltage of the current source node N is 1.020∼1.114 Hz and a noise ripple having an amplitude of about 94 Hz is generated.

도 5에 도시된 전압제어 발진기는 도 8b에 도시된 바와 같이 전류원 노드(N)의 전압은 1.0609∼1.06156㎷로서 약 0.66㎷인 잡음 리플이 발생하는 것으로서 도 1에 도시된 전압제어 발진기에 비하여 잡음 리플이 매우 적게 발생함을 알 수 있다.In the voltage controlled oscillator shown in FIG. 5, the voltage of the current source node N is 1.0609 to 1.06156 kHz, which is about 0.66 kHz, resulting in noise ripple, which is higher than that of the voltage controlled oscillator shown in FIG. 1. It can be seen that very little ripple occurs.

그리고 도 6에 도시된 본 발명의 전압제어 발진기는 도 8c에 도시된 바와 같이 전류원 노드(N1, N2)의 전압이 1.059∼1.065㎷로서 약 6㎷인 잡음 리플이 발생하는 것으로 본 발명의 전압제어 발진기는 도 5에 도시된 전압제어 발진기에 비하여 잡음 리플이 약 1/9 정도 떨어짐을 알 수 있다.In the voltage controlled oscillator of the present invention shown in FIG. 6, the voltage control of the present invention generates a noise ripple of about 6 Hz, with the voltage of the current source nodes N1 and N2 being 1.059 to 1.065 Hz, as shown in FIG. 8C. The oscillator can be seen that the noise ripple is about 1/9 drop compared to the voltage controlled oscillator shown in FIG.

그러나 본 발명의 전압제어 발진기는 별도로 추가되는 소자가 없으므로 최대 주파수가 도 6에 도시된 본 발명의 전압제어 발진기에 비하여 넓다(J. G. Maneatis의 차동형 전압제어 발진기는 추가되는 엔모스 트랜지스터(NM11, NM12)가 부하로 작용하여 동작 주파수의 범위가 좁아짐).However, since the voltage controlled oscillator of the present invention has no additional element, the maximum frequency is wider than that of the voltage controlled oscillator of the present invention shown in FIG. Acts as a load, narrowing the operating frequency range).

또한 본 발명의 전압제어 발진기는 별도로 추가되는 소자가 없으므로 전압제어 발진기를 구성하는 면적이 증가하지 않고, 잡음의 감소가 가능하며, 소자의 잡음으로 인한 지터 특성이 매우 우수하다.In addition, since the voltage controlled oscillator of the present invention does not have an additional device, the area constituting the voltage controlled oscillator does not increase, noise can be reduced, and jitter characteristics due to noise of the device are excellent.

한편, 상기에서는 본 발명을 특정의 바람직한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.On the other hand, while the present invention has been shown and described with respect to specific preferred embodiments, various modifications and changes of the present invention without departing from the spirit or field of the invention provided by the claims below It can be easily understood by those skilled in the art.

이상에서 상세히 설명한 바와 같이 본 발명은 전압제어 발진기를 구성하는 복수의 단위 지연기들을 홀수 번째 단위 지연기들과, 짝수 번째 단위 지연기들로 구분하고, 구분한 홀수 번째 단위 지연기들과 짝수 번째 단위 지연기들의 전류원 노드를 각기 분리하여 공통으로 접속함으로써 전압제어 발진기에서 발생되는 잡음을 감소시킬 수 있고, 별도의 소자가 추가되지 않아 전압제어 발진기를 구성하는 면적이 증가하지 않으며, 또한 잡음의 발생으로 인한 지터를 줄일 수 있다.As described in detail above, the present invention divides the plurality of unit delays constituting the voltage controlled oscillator into odd-numbered unit delayers and even-numbered unit delayers, and divides the odd-numbered unit delayers and even-numbered unit delayers. By separating and connecting each current source node in common, the noise generated in the voltage controlled oscillator can be reduced, and since the separate element is not added, the area constituting the voltage controlled oscillator does not increase, and jitter due to the noise is generated. Can be reduced.

Claims (5)

전압 제어신호를 전류 제어신호로 변환하는 제어신호 변환부;A control signal converter converting the voltage control signal into a current control signal; 상기 제어신호 변환부가 변환한 전류 제어신호에 따라 진폭 제어신호를 발생하는 진폭 제어신호 발생부;An amplitude control signal generator for generating an amplitude control signal according to the current control signal converted by the control signal converter; 상호간에 링 형태로 연결되고, 상기 제어신호 변환부가 변환한 전류 제어신호의 전압 레벨에 따른 주파수와 상기 진폭 제어신호 발생부가 발생한 진폭 제어신호에 따른 진폭의 발진신호를 발생하는 복수의 단위 지연기들로 구성되고,A plurality of unit delayers connected to each other in a ring form and generating an oscillation signal having an amplitude according to a voltage level of the current control signal converted by the control signal converter and an amplitude control signal generated by the amplitude control signal generator Composed, 상기 복수의 단위 지연기들은 홀수 번째 단위 지연기들과, 짝수 번째 단위 지연기들로 구분되고, 구분된 홀수 번째 단위 지연기들과 짝수 번째 단위 지연기들의 전류원 노드를 각기 분리하여 공통으로 접속된 전압제어 발진기.The plurality of unit delayers are divided into odd-numbered unit delayers and even-numbered unit delayers, and a voltage-controlled oscillator connected in common by separating current source nodes of the divided odd-numbered unit delayers and even-numbered unit delayers, respectively. . 제 1 항에 있어서, 상기 제어신호 변환부는;The method of claim 1, wherein the control signal converter; 상기 전압 제어신호에 비례 또는 반비례하는 전압 레벨의 전류 제어신호를 발생하는 것을 특징으로 하는 전압제어 발진기.And a current control signal having a voltage level proportional to or inversely proportional to the voltage control signal. 제 1 항에 있어서, 상기 진폭 제어신호 발생부는;The method of claim 1, wherein the amplitude control signal generator; 상기 전류 제어신호와 동일한 전압 레벨을 가지는 진폭 제어신호를 발생하는 것을 특징으로 하는 전압제어 발진기.And an amplitude control signal having the same voltage level as the current control signal. 제 1 항에 있어서, 상기 진폭 제어신호 발생부는;The method of claim 1, wherein the amplitude control signal generator; 전류 제어신호에 따라 정전류를 출력하는 제 1 피모스 트랜지스터;A first PMOS transistor configured to output a constant current according to the current control signal; 게이트가 접지되고, 상기 제 1 피모스 트랜지스터와 직렬 연결되어 상기 정전류를 진폭 제어신호로 출력하는 제 2 피모스 트랜지스터; 및A second PMOS transistor having a gate grounded and connected in series with the first PMOS transistor to output the constant current as an amplitude control signal; And 상기 제 2 피모스 트랜지스터가 출력하는 진폭 제어신호의 전압 레벨을 제한하는 제 1 및 제 2 엔모스 트랜지스터로 구성됨을 특징으로 하는 전압제어 발진기.And a first and a second NMOS transistor for limiting a voltage level of an amplitude control signal output from the second PMOS transistor. 제 1 항에 있어서, 상기 진폭 제어신호 발생부 및 복수의 단위 지연기들을 구성하는 트랜지스터들은;2. The transistor of claim 1, wherein the transistors constituting the amplitude control signal generator and a plurality of unit delayers; 동일한 크기를 갖는 것을 특징으로 하는 전압제어 발진기.Voltage controlled oscillator, characterized in that having the same size.
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KR101239755B1 (en) * 2008-12-18 2013-03-12 한국과학기술원 Low voltage frequency synthesizer using the boosting method source voltage of charge pump

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