KR20070097764A

KR20070097764A - Method of forming a fuse structure for a semiconductor device

Info

Publication number: KR20070097764A
Application number: KR1020060028430A
Authority: KR
Inventors: 신상규; 김현창; 홍원철; 박규술; 마종완
Original assignee: 삼성전자주식회사
Priority date: 2006-03-29
Filing date: 2006-03-29
Publication date: 2007-10-05

Abstract

A method for forming a fuse structure of a semiconductor device is provided to improve reliability and productivity of the device by controlling a thickness of a fuse pattern by forming an etching stop film between a lower insulating film and an upper insulating film. A method for forming a fuse structure for a semiconductor device includes the steps of: forming a lower insulating film(110), an etching stop film(120), and an upper insulating film successively, on a substrate(100) having a cell region and a fuse region; forming an upper insulating film pattern having a first opening by patterning the upper insulating film of the fuse region using the etching stop film; and forming a conductive pattern for filling the first opening. The step of forming a conductive pattern includes the steps of: forming a conductive film on the resultant having the first opening; and forming a fuse pattern(157) with a plug structure burying the first opening, for exposing the upper side of the upper insulating film by planarizing the conductive film.

Description

Method of forming a fuse structure for a semiconductor device

도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈 구조물을 형성하기 위한 방법을 나타내는 단면도들이다.1 to 6 are cross-sectional views illustrating a method for forming a fuse structure of a semiconductor device according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 기판 110 : 하부 절연막100 substrate 110 lower insulating film

115 : 제1 개구 120 : 식각 저지막115: first opening 120: etch stop film

130 : 상부 절연막 140 : 제1 포토레지스트패턴130: upper insulating film 140: first photoresist pattern

150 : 제1 도전막 155 : 제1 도전막 패턴150: first conductive film 155: first conductive film pattern

157 : 퓨즈 패턴 170 : 플러그157: fuse pattern 170: plug

본 발명은 반도체 장치의 퓨즈 구조물의 형성 방법에 관한 것이다. 보다 상세하게는, 본 발명은 불량 셀을 리페어(repair)할 때 레이저 빔의 조사에 의해 용융 단전될 수 있는 반도체 장치의 퓨즈 구조물의 형성 방법에 관한 것이다.The present invention relates to a method of forming a fuse structure of a semiconductor device. More specifically, the present invention relates to a method of forming a fuse structure of a semiconductor device that can be melt-disconnected by irradiation of a laser beam when repairing a defective cell.

반도체 장치의 제조는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반 복적으로 형성하여 집적 회로를 갖는 셀(cell)들을 형성하는 패브리케이션(fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(electrical die sorting : EDS)을 수행한다.The fabrication of a semiconductor device mainly includes a fabrication (FAB) process in which cells formed with integrated circuits are formed by repeatedly forming a circuit pattern set on a substrate made of silicon, and a substrate on which the cells are formed An assembly process of packaging in chip units is included. In addition, a process for inspecting electrical characteristics of cells formed on the substrate is performed between the fabrication process and the assembly process.

상기 검사 공정은 상기 기판 상에 형성하는 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는 가를 판별하는 공정이다. 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로써 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감한다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어를 통하여 재생하는 것이다. 따라서, 상기 검사 공정은 상기 셀들을 검사하여 불량 셀을 선별하고, 그 데이터를 발생시키는 프레-레이저 검사(pre-laser test), 상기 데이터에 근거하여 리페어가 가능한 셀들을 리페어하는 리페어 공정 및 상기 리페어한 셀들을 재검사하는 포스트-레이저 검사(post-laser test)의 순서로 구성된다. 상기 검사 공정 중에서 상기 리페어 공정은 상기 불량 셀에 연결된 배선을 레이저 빔을 조사하여 컷팅하고, 칩 내에 내장된 리던던시 셀(redundancy cell)과 대체시키는 공정이다.The inspection step is a step of determining whether the cells formed on the substrate have an electrically good state or a bad state. By eliminating the cells having a bad state before performing the assembly process through the inspection process to reduce the effort and cost consumed in the assembly process. Then, the cells having the defective state are found early and reproduced through the repair. Accordingly, the inspection process may include a pre-laser test that inspects the cells to select defective cells, and generates the data, a repair process that repairs the repairable cells based on the data, and the repair process. It consists of a post-laser test that retests one cell. In the inspection process, the repair process is a process of cutting a wire connected to the defective cell by irradiating a laser beam and replacing the redundancy cell embedded in the chip.

종래에는 비트 라인 또는 커패시터 상부 전극을 형성하는 도전막을 패터닝하여 퓨즈 패턴을 형성하는 방법이 알려져 있다. 그러나, 비트 라인 또는 커패시터 상부 전극을 형성하는 도전막으로 퓨전 패턴을 형성할 경우, 레이저를 이용하여 퓨즈 영역을 오픈시키는 것이 용이하지 않다. 이는, 비트 라인 또는 커패시터 상부 전극 상에 다층 구조를 갖는 절연막 및 금속 배선 등이 형성되어 있기 때문이다.Conventionally, a method of forming a fuse pattern by patterning a conductive film forming a bit line or a capacitor upper electrode is known. However, when the fusion pattern is formed by the conductive film forming the bit line or the capacitor upper electrode, it is not easy to open the fuse region by using a laser. This is because an insulating film, a metal wiring, or the like having a multilayer structure is formed on the bit line or the capacitor upper electrode.

이에 따라 최근에는 콘택 플러그와 전기적으로 연결되는 금속 배선과 함께 퓨즈 패턴을 형성하고 있는 추세이다. 금속 배선은 주로 알루미늄 박막 및 티타늄 질화물 박막을 포함하는 이중막 구조를 갖는 도전막을 패터닝하여 형성될 경우, 퓨즈 패턴도 알루미늄 박막 및 티타늄 질화물 박막을 포함하는 이중막 구조를 가진다. 그러나, 티타늄 질화물 박막은 상대적으로 낮은 레이저 투과율을 가지므로, 티타늄 질화물 박막이 제거되어야 한다. 따라서, 티타늄 질화물 박막을 제거하기 위하여 추가적인 식각 공정이 요구된다. 티타늄 질화물 박막이 알루미늄 박막으로부터 제거될 때, 티타늄 질화물 박막이 완전히 제거되지 않아, 퓨즈 패턴이 불량한 프로파일을 가지는 문제를 갖는다. 또한, 금속 배선을 형성하기 위한 도전막으로부터 퓨즈 패턴이 형성됨으로 인하여, 퓨즈 패턴의 두께가 용이하게 조절되지 못하는 문제가 있다.Accordingly, in recent years, fuse patterns have been formed together with metal wires electrically connected to contact plugs. When the metal wiring is formed by patterning a conductive film having a double film structure mainly including an aluminum thin film and a titanium nitride thin film, the fuse pattern also has a double film structure including an aluminum thin film and a titanium nitride thin film. However, since the titanium nitride thin film has a relatively low laser transmittance, the titanium nitride thin film must be removed. Therefore, an additional etching process is required to remove the titanium nitride thin film. When the titanium nitride thin film is removed from the aluminum thin film, the titanium nitride thin film is not completely removed, which causes a problem that the fuse pattern has a poor profile. In addition, since the fuse pattern is formed from the conductive film for forming the metal wiring, there is a problem that the thickness of the fuse pattern is not easily adjusted.

본 발명의 목적은 양호한 프로파일 갖고 용이하게 두께를 조절할 수 있는 반도체 장치의 퓨즈 구조물 형성 방법을 제공하는데 있다.An object of the present invention is to provide a method for forming a fuse structure of a semiconductor device having a good profile and can easily adjust the thickness.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 퓨즈 구조물 형성 방법은, 셀 영역과 퓨즈 영역을 갖는 기판 상에 하부 절연막, 식각 저지막 및 상부 절연막을 순차적으로 형성한다. 이후, 상기 식각 저지막을 이용하여 상기 퓨즈 영역의 상부 절연막을 패터닝하여 제1 개구를 갖는 상부 절연막 패턴을 형성한다. 상기 제1 개구를 채우도록 도전성 패턴을 형성한다.In the method of forming a fuse structure of a semiconductor device of the present invention for achieving the above object, the lower insulating film, the etch stop film and the upper insulating film are sequentially formed on a substrate having a cell region and a fuse region. Thereafter, the upper insulating film of the fuse region is patterned using the etch stop layer to form an upper insulating film pattern having a first opening. A conductive pattern is formed to fill the first opening.

본 발명의 일 실시예에 있어서, 상기 도전성 패턴을 형성하는 단계는 상기 제1 개구를 매립하는 도전막을 형성한 후, 상기 도전막을 평탄화하여 퓨즈 패턴을 형성하는 단계를 포함한다.In an embodiment of the present disclosure, the forming of the conductive pattern may include forming a fuse pattern by forming a conductive film to fill the first opening and then planarizing the conductive film.

본 발명의 일 실시예에 있어서, 상기 도전막은 알루미늄, 구리, 텅스텐 또는 이들의 조합을 포함한다.In one embodiment of the present invention, the conductive film comprises aluminum, copper, tungsten or a combination thereof.

본 발명의 일 실시예에 있어서, 상기 상부 및 하부 절연막들은 TEOS(Tetra Ethyl Orthosiliane), PE-TEOS(Plasma Enhanced Tetra EthleOrthosilane), SOG(Spin-On Glass) 또는 FOX(Flowable Oxide)을 포함한다. 여기서, 상기 식각 저지막은 실리콘 질화물을 포함한다.In one embodiment of the present invention, the upper and lower insulating layers include Tetra Ethyl Orthosiliane (TEOS), Plasma Enhanced Tetra Ethle Orthosilane (PE-TEOS), Spin-On Glass (SOG) or Flexible Oxide (FOX). Here, the etch stop layer includes silicon nitride.

본 발명의 일 실시예에 있어서, 상기 도전성 패턴을 형성하기 전, 상기 제1 개구의 저면 및 측면 상에, 상기 도전성 패턴을 보호하는 보호막을 형성하는 단계를 더 포함한다.In one embodiment of the present invention, before forming the conductive pattern, a step of forming a protective film for protecting the conductive pattern on the bottom and side surfaces of the first opening.

본 발명의 일 실시예에 있어서, 상기 퓨즈 구조물을 형성한 후, 상기 상부 및 하부 절연막들 및 상기 식각 저지막을 패터닝하여, 상기 셀 영역에 형성된 하부 구조물의 상부를 노출시키는 제2 개구를 형성하고, 상기 제2 개구를 도전성 물질로 매립하여 플러그를 형성한다. 이후, 상기 플러그를 통하여 상기 하부 구조물과 전기적으로 연결된 배선을 형성한다.In some embodiments, after forming the fuse structure, the upper and lower insulating layers and the etch stop layer are patterned to form a second opening exposing an upper portion of the lower structure formed in the cell region. The second opening is filled with a conductive material to form a plug. Thereafter, a wire is electrically connected to the lower structure through the plug.

본 발명에 따르면, 상부 및 하부 절연막들 사이에 형성된 식각 저지막에 의하여 상부 절연막의 두께에 따라 퓨즈 패턴의 두께가 용이하게 조절될 수 있다. 또 한, 금속 배선을 형성하기 위한 도전막과 다른 물질을 포함하는 퓨즈 패턴이 형성됨에 따라 퓨즈 패턴이 리페어 공정에서 레이저를 용이하게 투과시킬 수 있는 물질로 형성될 수 있다.According to the present invention, the thickness of the fuse pattern may be easily adjusted according to the thickness of the upper insulating layer by the etch stop layer formed between the upper and lower insulating layers. In addition, as the fuse pattern including the conductive layer and another material for forming the metal wiring is formed, the fuse pattern may be formed of a material that can easily transmit the laser in the repair process.

이하, 본 발명의 바람직한 실시예들을 첨부하는 도면들을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.

도 1 내지 도 6은 본 발명의 일 실시예에 따른 퓨즈 구조물을 형성 방법을 설명하기 위한 단면도들이다.1 to 6 are cross-sectional views illustrating a method of forming a fuse structure according to an embodiment of the present invention.

도 1을 참조하면, 셀 영역과 퓨즈 영역이 정의된 기판(100) 상에 하부 절연막(110), 식각 저지막(120) 및 상부 절연막(130)이 형성된다. 여기서, 기판(100)의 셀 영역에는 하부 구조물(미도시)을 포함할 수 있다. 예를 들면, 하부 구조물은 트랜지스터 및 비트 라인 등을 포함한다. Referring to FIG. 1, a lower insulating layer 110, an etch stop layer 120, and an upper insulating layer 130 are formed on a substrate 100 on which a cell region and a fuse region are defined. Here, the cell region of the substrate 100 may include a lower structure (not shown). For example, the substructure includes transistors and bit lines.

하부 절연막(110)은 상기 하부 구조물을 후술하는 소자로부터 전기적으로 절연한다. 하부 절연막(110)은 실리콘 산화물을 포함한다. 그리고, 상기 실리콘 산화물을 포함하는 하부 절연막의 예로서는 TEOS(Tetraethyl Ortho silicate), PE-TEOS(Plasma enhanced Tetraethyl Ortho silicate), USG(Undoped Siicate Glass), FOX(Flowable Oxide), BPSG(borophosphor silicate glass) 등을 들 수 있다.The lower insulating layer 110 electrically insulates the lower structure from a device described later. The lower insulating layer 110 includes silicon oxide. In addition, examples of the lower insulating layer including silicon oxide include TEOS (Tetraethyl Ortho silicate), PE-TEOS (Plasma enhanced Tetraethyl Ortho silicate), USG (Undoped Siicate Glass), FOX (Flowable Oxide), BPSG (borophosphor silicate glass), and the like. Can be mentioned.

하부 절연막(110)은 약 18,000Å 내지 약 25,000Å의 두께를 가질 수 있다. 하부 절연막(110)은 화학적 기상 증착(Chemical Vapor Deposition ; CVD) 공정 또는 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PE-CVD) 공정으로 형성될 수 있다.The lower insulating film 110 may have a thickness of about 18,000 kPa to about 25,000 kPa. The lower insulating layer 110 may be formed by a chemical vapor deposition (CVD) process or a plasma enhanced chemical vapor deposition (PE-CVD) process.

이후, 식각 저지막(120)이 하부 절연막(110) 상에 형성된다. 후속하는 상부 절연막(130)을 식각할 때, 식각 저지막(120)은 상부 절연막(130)의 식각 두께를 조절할 수 있도록 한다. 따라서, 식각 저지막(120)은 상부 절연막(130)에 대하여 식각 선택비를 갖는 물질을 포함한다. 상부 절연막(130)이 산화물로 형성될 때, 식각 저지막(120)은 질화물을 포함할 수 있다. 예를 들면, 식각 저지막(120)은 실리콘 질화물, 실리콘 산질화물 등을 포함한다. 식각 저지막(120)은 약 700Å 내지 약 1,200Å의 두께를 가질 수 있다.Afterwards, the etch stop layer 120 is formed on the lower insulating layer 110. When the subsequent upper insulating layer 130 is etched, the etch stop layer 120 may adjust the etching thickness of the upper insulating layer 130. Therefore, the etch stop layer 120 may include a material having an etch selectivity with respect to the upper insulating layer 130. When the upper insulating layer 130 is formed of an oxide, the etch stop layer 120 may include nitride. For example, the etch stop layer 120 may include silicon nitride, silicon oxynitride, or the like. The etch stop layer 120 may have a thickness of about 700 kPa to about 1,200 kPa.

상부 절연막(130)이 식각 저지막(120) 상에 형성된다. 상부 절연막(130)은 식각 저지막(120)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 식각 저지막(120)이 질화물로 형성될 때, 상부 절연막(130)은 산화물로 형성될 수 있다. 예를 들면, 상부 절연막(130)은 TEOS, PE-TEOS, USG, FOX, BPSG 등으로 형성될 수 있다. 또한, 상부 절연막(130)은 하부 절연막(110)과 실질적으로 동일한 물질로 형성될 수 있다. 상부 절연막(130)은 원하는 퓨즈의 두께에 따라 그 두께를 조절할 수 있다. 예를 들면 상부 절연막(130)은 약 1,500Å 내지 약 2,500Å의 두께를 가질 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 상부 절연막(130)을 두께를 조절함으로써 퓨즈의 두께가 용이하게 조절될 수 있다.An upper insulating layer 130 is formed on the etch stop layer 120. The upper insulating layer 130 may be formed of a material having an etch selectivity with respect to the etch stop layer 120. When the etch stop layer 120 is formed of nitride, the upper insulating layer 130 may be formed of an oxide. For example, the upper insulating layer 130 may be formed of TEOS, PE-TEOS, USG, FOX, BPSG, or the like. In addition, the upper insulating layer 130 may be formed of substantially the same material as the lower insulating layer 110. The upper insulating layer 130 may adjust the thickness according to the thickness of the desired fuse. For example, the upper insulating layer 130 may have a thickness of about 1,500 kPa to about 2,500 kPa. Therefore, according to an embodiment of the present invention, the thickness of the fuse may be easily adjusted by adjusting the thickness of the upper insulating layer 130.

도 2를 참조하면, 포토레지스트막(미도시)이 상부 절연막(130) 상에 형성된다. 포토레지스트막은 마스크를 이용하여 패터닝되어 제1 포토레지스트 패턴(140)을 형성된다. 제1 포토레지스트 패턴(140)은 퓨즈 영역 상에 퓨즈의 폭을 정의한 다. 이후, 제1 포토레지스트 패턴(140)을 식각 마스크로 이용하여 상부 절연막(130)을 부분적으로 식각하여 개구(115)를 갖는 하부 절연막 패턴(133)을 형성한다. 상부 절연막(130)이 패터닝될 때, 상부 절연막(130)에 대하여 식각 선택비를 가지는 식각 저지막(120)에 의하여 상부 절연막(130)이 원하는 깊이로 용이하게 식각될 수 있다.Referring to FIG. 2, a photoresist film (not shown) is formed on the upper insulating film 130. The photoresist film is patterned using a mask to form the first photoresist pattern 140. The first photoresist pattern 140 defines the width of the fuse on the fuse area. Thereafter, the upper insulating layer 130 is partially etched using the first photoresist pattern 140 as an etching mask to form a lower insulating layer pattern 133 having an opening 115. When the upper insulating layer 130 is patterned, the upper insulating layer 130 may be easily etched to a desired depth by the etch stop layer 120 having an etching selectivity with respect to the upper insulating layer 130.

도 3을 참조하면, 제1 포토레지스트 패턴(140)을 제거한 후, 제1 보호막(145)이 상기 (115)의 저면과 측면과 상기 하부 절연막 패턴(133) 상에 형성될 수 있다. 제1 보호막(145)은 후속하여 형성되는 퓨즈 패턴을 하부와 측면으로부터 유입될 수 있는 습기로부터 보호한다. 또한, 제1 보호막(145)은 리페어(repair) 공정에서 이용되는 레이저로부터 퓨즈 패턴의 하부에 있는 소자를 보호한다. 제1 보호막(145)은 실리콘 질화물로 형성될 수 있다.Referring to FIG. 3, after removing the first photoresist pattern 140, a first passivation layer 145 may be formed on the bottom and side surfaces of the 115 and the lower insulating layer pattern 133. The first passivation layer 145 protects the subsequently formed fuse pattern from moisture that may flow from the lower side and the side surface. In addition, the first passivation layer 145 protects the device under the fuse pattern from the laser used in the repair process. The first passivation layer 145 may be formed of silicon nitride.

이후, 제1 보호막(145)을 포함하는 기판(100) 전면에 걸쳐 제1 도전막(150)이 제1 개구(115)를 완전히 매립하도록 형성된다. 제1 도전막(150)은 후속하는 식각 공정에서 패터닝되어 퓨즈 패턴을 형성한다. 제1 도전막(150)은 알루미늄(Al), 구리(Cu), 텅스텐(W) 등을 포함하는 도전성 금속으로 형성될 수 있다.Thereafter, the first conductive layer 150 is formed to completely fill the first opening 115 over the entire surface of the substrate 100 including the first passivation layer 145. The first conductive layer 150 is patterned in a subsequent etching process to form a fuse pattern. The first conductive layer 150 may be formed of a conductive metal including aluminum (Al), copper (Cu), tungsten (W), or the like.

도 4를 참조하면, 제1 도전막(150)은 상부 절연막 패턴(133)의 상면이 노출될 때까지 평탄화되어, 제1 도전성 패턴(155)을 형성한다. 제1 도전성 패턴(155)은 퓨즈 패턴에 대응된다. 제1 도전막(150)은 화학 기계적 연마(Chemical Vapor Deposition; CVD) 공정, 에치 백(Etch back)공정 또는 이들의 조합 공정을 이용하여 평탄화 될 수 있다.Referring to FIG. 4, the first conductive layer 150 is planarized until the top surface of the upper insulating layer pattern 133 is exposed to form the first conductive pattern 155. The first conductive pattern 155 corresponds to the fuse pattern. The first conductive layer 150 may be planarized using a chemical vapor deposition (CVD) process, an etch back process, or a combination thereof.

도 5를 참조하면, 제1 도전성 패턴(155)을 포함하는 기판(100) 전면에 제2 보호막(160)이 형성된다. 제1 도전성 패턴(155)이 습기에 노출될 경우, 제1 도전성 패턴(155)이 부식될 수 있다. 따라서, 제2 보호막(160)은 제1 도전성 패턴(155)을 습기에 의한 부식을 방지할 수 있다. Referring to FIG. 5, a second passivation layer 160 is formed on the entire surface of the substrate 100 including the first conductive pattern 155. When the first conductive pattern 155 is exposed to moisture, the first conductive pattern 155 may be corroded. Therefore, the second passivation layer 160 may prevent corrosion of the first conductive pattern 155 due to moisture.

이후, 제2 포토레지스트 패턴(미도시)이 제2 보호막(160) 상에 형성된다. 제2 포토레지스트 패턴은 셀 영역에서 플러그의 형성 부위를 정의한다. 제2 포토레지스트 패턴을 식각 마스크로 이용하여, 제2 보호막(160), 상부 절연막 패턴(133), 식각 저지막(120) 및 하부 절연막(110)이 순차적으로 식각된다. 그 결과, 셀 영역에 배치된 하부 구조물의 상면을 노출시키는 제2 개구(165)가 형성된다.Thereafter, a second photoresist pattern (not shown) is formed on the second passivation layer 160. The second photoresist pattern defines the formation site of the plug in the cell region. The second passivation layer 160, the upper insulation layer pattern 133, the etch stop layer 120, and the lower insulation layer 110 are sequentially etched using the second photoresist pattern as an etching mask. As a result, a second opening 165 is formed that exposes the top surface of the underlying structure disposed in the cell region.

이후, 제2 도전막(미도시)이 제2 개구(165)를 매립하도록 제2 보호막(160) 상에 형성된다. 제2 도전막은 알루미늄, 구리, 텅스텐 등의 금속으로 형성될 수 있다. 제2 도전막은 제2 보호막(160)의 상면을 노출할 때까지 평탄화되어 플러그(170)를 형성한다. 제2 도전막(160)은 화학 기계적 연마(CMP) 공정, 에치백(Etch-back) 공정 또는 이들의 조합 공정을 이용하여 평탄화될 수 있다.Thereafter, a second conductive layer (not shown) is formed on the second passivation layer 160 to fill the second opening 165. The second conductive film may be formed of a metal such as aluminum, copper, tungsten, or the like. The second conductive layer is planarized until the top surface of the second passivation layer 160 is exposed to form the plug 170. The second conductive layer 160 may be planarized using a chemical mechanical polishing (CMP) process, an etch-back process, or a combination thereof.

도 6을 참조하면, 플러그(170)가 형성된 후, 제3 도전막(미도시)이 제2 보호막(160)을 포함하는 기판(100) 전면에 형성된다. 금속 배선(180)을 형성하기 위한 제3 도전막은 퓨즈 패턴(157)을 형성하기 위한 제1 도전막(150, 도 3참조)과 다른 물질로 형성될 수 있다. Referring to FIG. 6, after the plug 170 is formed, a third conductive layer (not shown) is formed on the entire surface of the substrate 100 including the second passivation layer 160. The third conductive layer for forming the metal line 180 may be formed of a material different from the first conductive layer 150 (see FIG. 3) for forming the fuse pattern 157.

한편, 퓨즈 패턴(157)은 불량으로 판정된 셀을 여분의 리던던시 셀로 교체하기 위한 리페어 공정에서 이용되는 레이저에 의하여 커팅되게 된다. 따라서, 퓨즈 패턴(157)은 우수한 레이저 투과성을 갖는 물질을 포함하는 것이 바람직하다. 예를 들면, 금속 배선이 알루미늄 박막 및 티타늄 질화물 박막을 포함할 때, 퓨즈 패턴(157)은 알루미늄으로 형성될 수 있다. On the other hand, the fuse pattern 157 is cut by the laser used in the repair process for replacing a cell determined as defective with an extra redundancy cell. Therefore, the fuse pattern 157 preferably includes a material having excellent laser transmittance. For example, when the metal wire includes an aluminum thin film and a titanium nitride thin film, the fuse pattern 157 may be formed of aluminum.

이후, 제3 도전막이 패터닝되어 금속 배선(180)을 형성한다. 따라서, 금속 배선(180)은 플러그(170)를 통하여 하부 구조물과 전기적으로 연결된다.Thereafter, the third conductive film is patterned to form the metal wire 180. Therefore, the metal wire 180 is electrically connected to the lower structure through the plug 170.

본 발명에 의하면, 하부 및 상부 절연막들 사이에 형성된 식각 저지막에 의하여 상부 절연막의 두께에 따라 퓨즈 패턴의 두께가 용이하게 조절될 수 있다. 또한, 금속 배선을 형성하기 위한 도전막과 다른 물질을 포함하는 퓨즈 패턴이 형성됨에 따라 퓨즈 패턴이 리페어 공정에서 레이저를 용이하게 투과시킬 수 있는 물질로 형성될 수 있다.According to the present invention, the thickness of the fuse pattern may be easily adjusted according to the thickness of the upper insulating layer by the etch stop layer formed between the lower and upper insulating layers. In addition, as the fuse pattern including the conductive film for forming the metal wiring and another material is formed, the fuse pattern may be formed of a material that can easily transmit the laser in the repair process.

따라서, 본 발명의 퓨즈의 형성 방법을 반도체 장치의 제조에 적용할 경우 반도체 장치의 생산성 및 신뢰도가 향상되는 효과를 기대할 수 있다.Therefore, when the fuse formation method of the present invention is applied to the manufacture of semiconductor devices, the productivity and reliability of semiconductor devices can be improved.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

Claims

Sequentially forming a lower insulating film, an etch stop film, and an upper insulating film on a substrate having a cell region and a fuse region;

Patterning an upper insulating layer of the fuse region using the etch stop layer to form an upper insulating pattern having a first opening; And

And forming a conductive pattern to fill the first opening.

The method of claim 1, wherein the forming of the conductive pattern comprises:

Forming a conductive film on the resultant having the first opening; And

And forming a fuse pattern of a plug structure in which the first opening is buried so as to planarize the conductive layer to expose an upper surface of the upper insulating layer.

The method of claim 2, wherein the conductive film comprises at least one selected from the group consisting of aluminum, copper, and tungsten.

The method of claim 1, wherein the lower and upper insulating layers are at least one selected from the group consisting of Tetra Ethyl Orthosiliane (TEOS), Plasma Enhanced Tetra Ethle Orthosilane (PE-TEOS), Spin-On Glass (SOG), and Flexible Oxide (FOX). A method of forming a fuse structure of a semiconductor device comprising a.

The method of claim 4, wherein the etch stop layer comprises silicon nitride.

The method of claim 1, wherein before forming the conductive pattern,

Forming a protective film on the bottom and side surfaces of the first opening to protect the conductive pattern.

The method of claim 1, wherein after forming the fuse structure,

Patterning the lower and upper insulating layers and the etch stop layer to form a second opening exposing an upper portion of the lower structure formed in the cell region;

Filling the second opening with a conductive material to form a plug; And

And forming a wire electrically connected to the lower structure through the plug.