KR20070096189A - Method of manufacturig thin film transistor substrate - Google Patents

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Abstract

A method for fabricating a TFT substrate is provided to prevent a gate metal layer and a transparent conductive layer from being corroded by etchant in mutually different layers by respectively etching the gate metal layer and the transparent conductive layer while using etchant not influencing the gate metal layer and the transparent conductive layer. A gate line having a stack of a transparent conductive layer(11,12) and a metal layer, and a common line and a common electrode which are composed of a gate electrode(15) and a transparent conductive layer, are formed on a substrate by using a mask. The abovementioned process includes the following steps. A transparent conductive layer and a metal layer are stacked on a substrate. A photoresist pattern is formed on the metal layer by using the mask. By using the photoresist pattern as a mask, the metal layer is etched by first etchant. By using the photoresist pattern as a mask, the transparent conductive layer is etched by second etchant. A part of the photoresist pattern is removed to expose a part of the metal layer. The exposed metal layer is etched by the first etchant. Indium tin oxide can be used as the transparent conductive layer.

Description

박막 트랜지스터 기판의 제조 방법{METHOD OF MANUFACTURIG THIN FILM TRANSISTOR SUBSTRATE}The manufacturing method of a thin film transistor substrate {METHOD OF MANUFACTURIG THIN FILM TRANSISTOR SUBSTRATE}

도 1은 본 발명의 실시 예에 따른 플레인 투 라인 스위칭 타입의 박막 트랜지스터 기판을 도시한 평면도이다.1 is a plan view illustrating a plane-to-line switching type thin film transistor substrate according to an exemplary embodiment of the present invention.

도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ´선을 따라 절단하여 도시한 단면도이다. FIG. 2 is a cross-sectional view of the thin film transistor substrate illustrated in FIG. 1 taken along the line II-II ′.

도 3a 및 도 3b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도와 단면도이다.3A and 3B are plan and cross-sectional views illustrating a first mask process in a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention.

도 4a 내지 도 4g는 본 발명의 제1 마스크 공정을 구체적으로 설명하기 위한 단면도들이다.4A to 4G are cross-sectional views illustrating in detail the first mask process of the present invention.

도 5a 및 도 5b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도와 단면도이다. 5A and 5B are plan views and cross-sectional views illustrating a second mask process in the method of manufacturing a thin film transistor substrate according to the exemplary embodiment of the present invention.

도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도와 단면도이다. 6A and 6B are a plan view and a cross-sectional view for describing a third mask process in a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention.

도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도와 단면도이다. 7A and 7B are a plan view and a cross-sectional view for describing a fourth mask process in a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention.

도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제5 마스크 공정을 설명하기 위한 평면도와 단면도이다. 8A and 8B are plan and cross-sectional views illustrating a fifth mask process in the method of manufacturing the thin film transistor substrate according to the exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

8 : 게이트 라인 9 : 공통 라인  8: gate line 9: common line

10 : 하부 기판 11,12,13: 투명 도전층10: lower substrate 11, 12, 13: transparent conductive layer

14 : 게이트 전극층 15 : 게이트 전극14 gate electrode layer 15 gate electrode

16 : 게이트 절연막 18 : 활성층16 gate insulating film 18 active layer

20 : 오믹 접촉층 22 : 데이터 라인20: ohmic contact layer 22: data line

23 : 소스 전극 24 : 드레인 전극 23 source electrode 24 drain electrode

26 : 보호층 28 : 컨텍홀26: protective layer 28: contact hole

30 : 화소 전극 40 : 풀 투과부30 pixel electrode 40 full transmission portion

42 : 차단부 44 : 회절 노광부42: blocking portion 44: diffraction exposure portion

46 :제1 포토레지스트 패턴 48 : 제2 포토레지스트 패턴46: first photoresist pattern 48: second photoresist pattern

50 : 회절 노광 마스크 52 : 차단 패턴50: diffraction exposure mask 52: blocking pattern

54 : 슬릿 56 : 포토레지스트54: slit 56: photoresist

` `

본 발명은 액정 표시 장치에 관한 것으로, 특히 제조 공정을 단순화 할 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a manufacturing method of a thin film transistor substrate capable of simplifying a manufacturing process.

시야각의 문제를 해결하기 위해, 근래 광시야각 특성을 갖는 각종 모드의 액정 표시 소자가 나오고 있다. 그 중에서도 수평 전계 인가형 액정 패널은 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치 모드(In Plane Switching Mode)의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 패널은 시야각이 넓은 장점을 갖으나, 개구율 및 투과율이 낮은 단점을 가진다. In order to solve the problem of a viewing angle, the liquid crystal display element of the various modes which have wide viewing angle characteristic is come out in recent years. Among them, the horizontal field application type liquid crystal panel drives the liquid crystal in the in-plane switching mode by the horizontal electric field between the pixel electrode and the common electrode arranged side by side on the lower substrate. The horizontal field application type liquid crystal panel has a wide viewing angle, but has a low aperture ratio and low transmittance.

최근에는 수평 전계 인가형 액정 패널의 시야각 문제를 해결하기 위해, 개구율 및 투과율이 높은 플레인 투 라인 스위칭 (Plane to Line Switching; 이하 PLS)타입이 제안되었다. PLS 타입의 액정 패널은 각 화소 영역에 절연막을 사이에 둔 공통 전극과 화소 전극을 구비하여 프린지 전계를 형성하여 상하부 기판 사이에 채워진 액정 분자들이 각 화소 영역에서 모두 동작 되게 함으로써 개구율 및 투과율을 향상시키게 된다. 그런데 PLS 타입은 투명 도전층으로 공통 전극을 형성해야 하는 마스크 공정이 추가되어 제조 공정이 복잡해지는 단점이 있다. 또한 수평 전계 인가형 액정 패널에서 투과율 향상을 위하여 공통 전극을 투명 도전층으로 형성하는 경우에도 마스크 공정이 추가되는 단점이 있다.Recently, in order to solve the viewing angle problem of a horizontal field applied liquid crystal panel, a plane to line switching (PLS) type having a high aperture ratio and high transmittance has been proposed. The PLS type liquid crystal panel has a common electrode and a pixel electrode having an insulating film interposed therebetween to form a fringe electric field so that the liquid crystal molecules filled between the upper and lower substrates are operated in each pixel region to improve the aperture ratio and transmittance. do. However, the PLS type has a disadvantage in that a manufacturing process is complicated by adding a mask process to form a common electrode as a transparent conductive layer. In addition, in the case of forming a common electrode as a transparent conductive layer in order to improve transmittance in a horizontal field applied liquid crystal panel, there is a disadvantage in that a mask process is added.

따라서, 본 발명의 기술적 과제는 제조 공정을 단순화 할 수 있는 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.Accordingly, the technical problem of the present invention is to provide a method for manufacturing a thin film transistor substrate that can simplify the manufacturing process.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 하나의 마스크를 이용하여 기판 상에 투명 도전층과 금속층이 적층된 게이트 라인 및 게이트 전극과, 투명 도전층으로 이루어진 공통 라인 및 공통 전극을 형성하는 단계를 포함하고; 상기 단계는 상기 기판 상에 투명 도전층과 금속층이 적층하는 단계와; 상기 금속층 상에 상기 마스크를 이용하여 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 상기 금속층을 제1 식각액으로 식각하는 단계와; 상기 포토레지스트 패턴을 마스크로 상기 투명 도전층을 제2 식각액으로 식각하는 단계와; 상기 포토레지스트 패턴 중 일부분을 제거하여 상기 금속층의 일부분은 노출시키는 단계와; 상기 노출된 금속층을 상기 제1 식각액으로 식각하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a thin film transistor substrate according to the present invention is a gate line and a gate electrode in which a transparent conductive layer and a metal layer are laminated on a substrate using a single mask, a common line consisting of a transparent conductive layer and Forming a common electrode; The step of laminating a transparent conductive layer and a metal layer on the substrate; Forming a photoresist pattern on the metal layer using the mask; Etching the metal layer with a first etchant using the photoresist pattern as a mask; Etching the transparent conductive layer with a second etchant using the photoresist pattern as a mask; Removing a portion of the photoresist pattern to expose a portion of the metal layer; And etching the exposed metal layer with the first etchant.

상기 제1 식각액은 65~75%의 인산, 2~8%의 질산, 1~15%의 초산을 포함하는 특징으로 한다.The first etchant comprises 65 to 75% phosphoric acid, 2 to 8% nitric acid, and 1 to 15% acetic acid.

상기 제2 식각액에는 60~70%의 초순수, 2~20%의 황산, 0.01~15%의 질산,1~3 %의 암모늄 이온 식각 억제제의 비율을 갖는 것을 특징으로 한다.The second etchant has a ratio of 60 to 70% ultrapure water, 2 to 20% sulfuric acid, 0.01 to 15% nitric acid, and 1 to 3% ammonium ion etching inhibitor.

또한, 상기 투명 도전층으로는 아모퍼스 인듐 틴 옥사이드를 이용하는 것을 특징으로 한다.In addition, amorphous indium tin oxide is used as the transparent conductive layer.

그리고 상기 노출된 금속층을 식각하기 이전에 상기 기판을 110℃~130℃ 온도로 가열하여 상기 a-ITO를 폴리-ITO로 변환하는 단계를 추가로 포함하는 것을 특징으로 한다.And converting the a-ITO into poly-ITO by heating the substrate to a temperature of 110 ° C. to 130 ° C. before etching the exposed metal layer.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명한다.Other objects and features of the present invention in addition to the above objects will be apparent from the description of the embodiments with reference to the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 플레인 투 라인 스위칭 타입의 박막 트랜지스터 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ´선을 따라 절단하여 도시한 단면도이다. 1 is a plan view illustrating a plane-to-line switching type thin film transistor substrate according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view of the thin film transistor substrate illustrated in FIG. 1 taken along line II-II ′. .

도 1 및 도 2에 도시된 플랜 투 라인 스위칭 타입의 박막 트랜지스터 기판(10)은 하부 기판(10) 위에 게이트 절연막(16)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(8) 및 데이터 라인(22), 게이트 라인(8) 및 데이터 라인(22)의 교차부와 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)와 접속되어 화소 영역에 형성된 화소 전극(30), 화소 영역에서 화소 전극(30)과 프린지 필드를 형성하도록 형성된 공통전극(12)을 구비한다.The planar line switching type thin film transistor substrate 10 illustrated in FIGS. 1 and 2 has a gate line 8 and data defining a pixel region by crossing the gate insulating layer 16 therebetween on the lower substrate 10. The thin film transistor TFT connected to the intersection of the line 22, the gate line 8 and the data line 22, the pixel electrode 30 connected to the thin film transistor TFT and formed in the pixel region, and the pixel in the pixel region. The common electrode 12 is formed to form the fringe field with the electrode 30.

게이트 라인(8)은 게이트 드라이버로부터의 스캔 신호를, 데이터 라인(22)은 데이터 드라이버로부터의 비디오 신호를 공급한다.Gate line 8 supplies the scan signal from the gate driver and data line 22 supplies the video signal from the data driver.

게이트 라인(8)과 게이트 전극(15)은 기판(10) 위에 투명 도전층(11)과 게이트 금속층(14)이 적층된 구조를 갖는다.The gate line 8 and the gate electrode 15 have a structure in which the transparent conductive layer 11 and the gate metal layer 14 are stacked on the substrate 10.

박막 트랜지스터(TFT)는 게이트 라인(8)의 스캔 신호에 응답하여 데이터 라인(22) 상의 비디오 신호가 화소 전극(30)에 충전되어 유지되게 된다. 이를 위하여, 박막 트랜지스터는(TFT)는 게이트 라인(8)에 접속된 게이트 전극(15), 데이터 라인(22)과 접속된 소스 전극(23), 게이트 절연막(16)을 사이에 두고 게이트 전극(15)과 중첩되어 소스 전극(23)과 드레인 전극(22) 사이에 채널을 형성하는 활성층(18), 소스 전극(23) 및 드레인 전극(22)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(18) 위에 형성된 오믹 접촉층(20)을 구비한다.The thin film transistor TFT keeps the video signal on the data line 22 charged to the pixel electrode 30 in response to the scan signal of the gate line 8. To this end, the TFT includes a gate electrode 15 connected to the gate line 8, a source electrode 23 connected to the data line 22, and a gate insulating layer 16 interposed therebetween. The active layer 18 except the channel portion for ohmic contact with the active layer 18, the source electrode 23, and the drain electrode 22, which overlaps with the 15 and forms a channel between the source electrode 23 and the drain electrode 22. ) And an ohmic contact layer 20 formed thereon.

공통 라인(9) 및 공통전극(12)은 액정 구동을 위한 기준 전압, 즉 공통 전압을 각 화소에 공급한다. 이러한 공통 라인(9) 및 공통 전극(12)은 투명 도전층(12)으로 형성되고, 투명 도전층(11)과 게이트 금속층(14)이 적층된 구조의 게이트 라인(8)과 게이트 전극(15) 함께 형성된다.The common line 9 and the common electrode 12 supply a reference voltage for driving the liquid crystal, that is, a common voltage to each pixel. The common line 9 and the common electrode 12 are formed of the transparent conductive layer 12, and the gate line 8 and the gate electrode 15 having a structure in which the transparent conductive layer 11 and the gate metal layer 14 are stacked. Are formed together.

공통 라인(9)은 게이트 라인(8)과 평행하게 형성된다. 공통 전극(12)은 각 화소 영역에 형성되어 공통 라인(9)과 접속된다. 공통 전극(12)은 공통 라인(9)의으로부터 각 화소 영역으로 신장되어 판 형태로 형성된다. The common line 9 is formed parallel to the gate line 8. The common electrode 12 is formed in each pixel region and is connected to the common line 9. The common electrode 12 extends from each common line 9 to each pixel region and is formed in a plate shape.

화소 전극(30)은 박막 트랜지스터(TFT)의 드레인 전극(22)과 접속되며, 각 화소 영역에서 게이트 절연막(16) 및 보호막(26)을 사이에 두고 공통 전극(12)이 중첩되어 형성된다. 화소 전극(30)에는 공통 전극(12)과 프린지 전계를 형성하기 위하여 사선 방향으로 다수의 슬릿(32)이 형성된다. 이러한 화소 전극(30)은 박막 트랜지스터(TFT)를 통해 비디오 신호가 공급되면 공통 전압이 공급된 공통 전극(12)과 프린지 전계를 형성하여 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전되게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조가 구현된다.The pixel electrode 30 is connected to the drain electrode 22 of the thin film transistor TFT, and the common electrode 12 is overlapped with the gate insulating layer 16 and the passivation layer 26 therebetween in each pixel region. A plurality of slits 32 are formed in the diagonal direction in the pixel electrode 30 to form a fringe electric field with the common electrode 12. When the video signal is supplied through the thin film transistor TFT, the pixel electrode 30 forms a fringe electric field with the common electrode 12 supplied with the common voltage, thereby forming a liquid crystal arranged in a horizontal direction between the thin film transistor substrate and the color filter substrate. Molecules are rotated by dielectric anisotropy. In addition, the gray scale is realized by varying the light transmittance of the pixel region according to the degree of rotation of the liquid crystal molecules.

도 3a 및 도 3b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도와 단면도를, 도 4a 내지 도 4f는 본 발명의 제1 마스크 공정을 구체적으로 설명하기 위한 단면도들이다. 3A and 3B are plan and cross-sectional views illustrating a first mask process in a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention, and FIGS. 4A to 4F specifically illustrate a first mask process of the present invention. These are cross-sectional views.

도 3a 및 도 3b를 참조하면, 제1 마스크 공정으로 투명 도전층(11)과 게이트 금속층(14)이 적층된 구조의 게이트 라인(8) 및 게이트 전극(15)과 투명 도전층으로 이루어진 공통 라인(9) 및 공통 전극(12)이 형성된다. 3A and 3B, a gate line 8 having a structure in which a transparent conductive layer 11 and a gate metal layer 14 are stacked in a first mask process, and a common line including a gate electrode 15 and a transparent conductive layer (9) and the common electrode 12 are formed.

도 4a를 참조하면, 하부 기판(10) 상에 스퍼터링 방법 등의 증착 방법을 통해 투명 도전층(13)과 게이트 금속층(14)이 차례로 적층된다. 투명 도전층(13)은 아모퍼스 인듐 틴 옥사이드(Amorpho Indium-Tin Oxide; 이하 a-ITO)을 이용하고, 게이트 금속층(14)으로는 알루미늄(AL), 몰리브덴(MO), 크롬(Cr), 구리(Cu) eh는 이들의 합금이 단일층 또는 복수층 구조로 형성된다. 예를 들면, 알루미늄(AL)과 몰리브덴(MO)이 적층된 구조로 형성된다. Referring to FIG. 4A, the transparent conductive layer 13 and the gate metal layer 14 are sequentially stacked on the lower substrate 10 through a deposition method such as a sputtering method. The transparent conductive layer 13 uses amorphous indium tin oxide (hereinafter, a-ITO), and the gate metal layer 14 includes aluminum (AL), molybdenum (MO), chromium (Cr), Copper (Cu) eh is formed of a single layer or a plurality of layers of their alloys. For example, aluminum (AL) and molybdenum (MO) are formed in a stacked structure.

도 4b를 참조하면, 게이트 금속층(14) 상에 포토레지스트(56)를 도포한 뒤 회절 노광 마스크(50)를 이용하여 포토리소그래피 공정으로 패터닝함으로써 두께가 서로 다른 제1 및 제2 포토레지스트 패턴(46,48)이 형성된다. 회절 노광 마스크(50)는 마스크 기판(58)에 차단 패턴이 형성되어 자외선을 차단하는 차단부(42)와, 자외선을 투과하는 풀 투과부(40)와, 차단 패턴을 관통하는 다수의 슬릿(54)이 형 성되어 자외선을 부분 투과하는 회절 노광부(44)로 구분된다. 회절 노광 마스크(50)의 풀 투과부(40)를 통해 자외선에 의해 전부 노광된 포토레지스트는 제거되고 차단부(42)에 의해 자외선이 차단된 부분에는 제1 포토레지스트 패턴(46)이 형성되며, 회절 노광부(44)를 통해 회절 노광된 부분에는 제1 포토레지스트 패턴(46)보다 얇은 제2 포토레지스트 패턴(48)이 형성된다. Referring to FIG. 4B, the first and second photoresist patterns having different thicknesses may be formed by applying the photoresist 56 on the gate metal layer 14 and patterning the photoresist 56 using a diffraction exposure mask 50. 46,48) are formed. In the diffraction exposure mask 50, a blocking pattern is formed on the mask substrate 58 to block ultraviolet rays, a full transmission portion 40 that transmits ultraviolet rays, and a plurality of slits 54 that pass through the blocking pattern. ) Is formed into a diffraction exposure portion 44 that partially transmits ultraviolet rays. The photoresist completely exposed by the ultraviolet rays through the full transmission portion 40 of the diffraction exposure mask 50 is removed, and the first photoresist pattern 46 is formed at the portion where the ultraviolet rays are blocked by the blocking portion 42. The second photoresist pattern 48 thinner than the first photoresist pattern 46 is formed in the portion diffracted through the diffraction exposure portion 44.

도 4c를 참조하면, 제1 및 제2 포토레지스트 패턴(46,48)을 마스크로 이용하여 게이트 금속층(14)을 식각하고 이어서 투명 도전층(13)을 식각한다. Referring to FIG. 4C, the gate metal layer 14 is etched using the first and second photoresist patterns 46 and 48 as masks, and then the transparent conductive layer 13 is etched.

투명 도전층(13) 식각 비율이 너무 느려 게이트 금속층(14)과 동시 식각이 어려우므로 게이트 금속층(14)을 식각한 뒤 투명 도전층(13)을 식각한다. 또한 게이트 금속층(14)을 식각할 때는 투명 도전층(13)에 영향을 안 주어야하고 투명 도전층(13)을 식각할 때는 게이트 금속층(14)에 영향을 안 주어야한다. 이를 위하여 알루미늄(AL)과 몰리브덴(MO)을 이용한 게이트 금속층(14)은 인산, 질산, 초산이 포함된 제1 식각액으로 식각한다. 예를 들어 제1 식각액은 65%~75%의 인산, 2~8%의 질산, 1~15%의 초산을 포함한다. 제1 식각액으로 게이트 금속층(14)을 식각하면 하부의 투명 도전층(13)을 제외한 상부 게이트 금속층(14)만 제거가 된다. 그 다음, a-ITO를 이용한 투명 도전층(13)은 제2 식각액에는 2~20%의 황산, 0.01~15%의 질산, 1~3%의 암모늄 이온 식각 억제제, 60~70%의 초순수를 포함하는 제2 식각액으로 식각한다. 이러한 제2 식각액으로 투명 도전층(13)을 식각함으로써 게이트 금속층(14)에 영향을 안 주면서 하부의 투명 도전층(13)만 제거가 된다. 이 결과, 제1 포토레지스트 패턴(48) 아래에는 투명 도전층(13) 및 게이트 금속층(14)이 적층된 게 이트 라인(8) 및 게이트 전극(15)이 형성되고 제2 포토레지스트 패턴(48) 아래에는게이트 금속층(14)이 잔존하는 투명 도전층의 공통 라인(8) 및 공통 전극(12)이 형성된다. Since the etching rate of the transparent conductive layer 13 is too slow to be simultaneously etched with the gate metal layer 14, the transparent conductive layer 13 is etched after the gate metal layer 14 is etched. In addition, the etching of the gate metal layer 14 should not affect the transparent conductive layer 13, and the etching of the transparent conductive layer 13 should not affect the gate metal layer 14. To this end, the gate metal layer 14 using aluminum (AL) and molybdenum (MO) is etched with a first etchant including phosphoric acid, nitric acid, and acetic acid. For example, the first etchant contains 65% to 75% phosphoric acid, 2 to 8% nitric acid, and 1 to 15% acetic acid. When the gate metal layer 14 is etched with the first etchant, only the upper gate metal layer 14 except for the lower transparent conductive layer 13 is removed. Subsequently, the transparent conductive layer 13 using a-ITO may have 2 to 20% sulfuric acid, 0.01 to 15% nitric acid, 1 to 3% ammonium ion etching inhibitor, and 60 to 70% ultrapure water in the second etching solution. Etch with a second etchant containing. By etching the transparent conductive layer 13 with the second etchant, only the lower transparent conductive layer 13 is removed without affecting the gate metal layer 14. As a result, the gate line 8 and the gate electrode 15 on which the transparent conductive layer 13 and the gate metal layer 14 are stacked are formed under the first photoresist pattern 48, and the second photoresist pattern 48 is formed. Below), the common line 8 and the common electrode 12 of the transparent conductive layer in which the gate metal layer 14 remains are formed.

도 4d를 참조하면, 제1 및 제2 포토레지스트 패턴 (46,48)을 식각하여 얇은 제2 포토레지스터 패턴(48)은 제거되고 제1 포토레지스트 패턴(46)의 두께가 감소되게 한다. 제2 포토레지스트 패턴(48)의 제거로 공통라인(8) 및 공통 전극(12) 위의 게이트 금속층(14)이 노출된다. 게이트 금속층(14)을 제1 식각액으로 식각한다. 식각한 경우에도 전혀 부식되지 않는다.Referring to FIG. 4D, the first and second photoresist patterns 46 and 48 are etched to remove the thin second photoresist pattern 48 and to reduce the thickness of the first photoresist pattern 46. The removal of the second photoresist pattern 48 exposes the gate metal layer 14 on the common line 8 and the common electrode 12. The gate metal layer 14 is etched with the first etchant. Even when etched, it does not corrode at all.

도 4e를 참조하면, 노출된 게이트 금속층(14)을 전술한 제1 식각액으로 식각하기 전에 a-ITO로 이루어진 하부의 공통 라인(8) 및 공통 전극(12)이 제1 식각액에 의해 부식되지 않도록 a-ITO가 형성된 기판을 110˚~130˚정도의 높은 온도로 가열하여 a-ITO를 폴리-ITO로 변환시킨다. 이때 하부에 있는 폴리-ITO 상태로 농도가 진한 염산과 질산의 혼합액인 왕수에만 식각되고 제1 식각액에는 전혀 식각되지 않으므로 공통 라인 및 공통 전극(12)은 제1 식각액에 의해 식각되지 않고 남아 있게된다.Referring to FIG. 4E, before the exposed gate metal layer 14 is etched with the first etchant described above, the lower common line 8 and the common electrode 12 made of a-ITO are not corroded by the first etchant. The substrate on which a-ITO is formed is heated to a high temperature of about 110 ° to 130 ° to convert a-ITO into poly-ITO. In this case, the common line and the common electrode 12 remain unetched by the first etchant because only the aqua regia, which is a mixed solution of hydrochloric acid and nitric acid, which is concentrated in the poly-ITO state in the lower portion, is not etched in the first etchant. .

도 4f를 참조하면, 제1 포토레지스트 패턴(46)이 스트립 공정으로 제거된다.Referring to FIG. 4F, the first photoresist pattern 46 is removed by a strip process.

이와 같이 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 하나의 마스크 공정을 통해 투명 도전층(11)과 게이트 금속층(14)이 적층된 게이트 라인(15) 및 게이트 전극(14)과 투명 도전층으로 된 공통 라인(9)과 공통 전극(12)을 형성함으로써 제조 공정을 단순화 할 수 있다. 그리고 이러한 제1 마스크 공정은 투명 도 전층으로 공통 전극을 형성한 수평 전계 인가형 액정 패널에도 동일하게 적용되어 제조 공정을 단순화 할 수 있다.As described above, the method of manufacturing the thin film transistor substrate according to the present invention includes a gate line 15, a gate electrode 14, and a transparent conductive layer in which the transparent conductive layer 11 and the gate metal layer 14 are stacked through one mask process. The manufacturing process can be simplified by forming the common line 9 and the common electrode 12. The first mask process may be similarly applied to a horizontal field application liquid crystal panel in which a common electrode is formed of a transparent conductive layer, thereby simplifying a manufacturing process.

도 5a 및 도 5b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도와 단면도이다. 5A and 5B are plan views and cross-sectional views illustrating a second mask process in the method of manufacturing a thin film transistor substrate according to the exemplary embodiment of the present invention.

도 5a 및 도 5b를 참조하면, 게이트 라인(8) 및 게이트 전극(14)과 공통 라인(9) 및 공통 전극(12)이 형성된 하부 기판(10) 상에 제2 마스크 공정으로 게이트 절연막(16)이 형성되고 게이트 절연막(16) 위에 활성층(18) 및 오믹 접촉층(20)을 포함하는 반도체 패턴이 형성된다. 5A and 5B, the gate insulating layer 16 is formed on the lower substrate 10 on which the gate line 8 and the gate electrode 14, the common line 9, and the common electrode 12 are formed. ) And a semiconductor pattern including an active layer 18 and an ohmic contact layer 20 is formed on the gate insulating layer 16.

제1 마스크 패턴이 형성된 하부 기판(10) 상에 PECVD(Plasma Enhanced Chemical Vapor Deposion)등의 증착 방법으로 게이트 절연막(16), 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층이 순차적으로 형성된다. 게이트 절연막(16)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다. 이어서 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 비정질 실리콘층 및 불순물이 도핑된 비정질 실리콘층이 패터닝됨으로써 활성층(18) 및 오믹 접촉층(20)을 포함하는 반도체 패턴이 형성된다. The gate insulating layer 16, the amorphous silicon layer, and the amorphous silicon layer doped with impurities are sequentially formed on the lower substrate 10 on which the first mask pattern is formed by a deposition method such as plasma enhanced chemical vapor deposition (PECVD). As the gate insulating film 16, an inorganic insulating material such as SiOx, SiNx, or the like is used. Subsequently, the semiconductor pattern including the active layer 18 and the ohmic contact layer 20 is formed by patterning the amorphous silicon layer and the amorphous silicon layer doped with impurities using a photolithography process and an etching process using a second mask.

도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도와 단면도이다. 6A and 6B are a plan view and a cross-sectional view for describing a third mask process in a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention.

도 6a 및 도 6b를 참조하면, 제3 마스크 공정으로 반도체 패턴이 형성된 게이트 절연막(16) 상에 데이터 라인(22)과, 소스 전극(23) 및 드레인 전극(24)이 형성된다.6A and 6B, the data line 22, the source electrode 23, and the drain electrode 24 are formed on the gate insulating layer 16 on which the semiconductor pattern is formed by the third mask process.

반도체 패턴이 형성된 게이트 절연막(16) 위에 소스/드레인 금속층은 스퍼터링 등의 증착 방법으로 형성된다. 소스/드레인 금속층로는 몰리브덴(Mo), 티탄(Ti), 구리(Cu), 알루미늄(Al) 또는 이들의 합금이 단일층 또는 복층 구조로 이용된다. 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(22), 소스 전극(23), 드레인 전극(24)이 형성된다. 이어서, 소스 전극(23)과 드레인 전극(24)을 마스크로 하여 두 전극(23,24) 사이로 노출된 오믹 접촉층(20)을 제거하여 활성층(18)이 노출되게 한다.The source / drain metal layer is formed on the gate insulating film 16 on which the semiconductor pattern is formed by a deposition method such as sputtering. As the source / drain metal layer, molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al) or an alloy thereof is used as a single layer or a multilayer structure. The data line 22, the source electrode 23, and the drain electrode 24 are formed by patterning the source / drain metal layer by a photolithography process and an etching process using a third mask. Subsequently, the ohmic contact layer 20 exposed between the two electrodes 23 and 24 is removed by using the source electrode 23 and the drain electrode 24 as a mask so that the active layer 18 is exposed.

도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도와 단면도이다. 7A and 7B are a plan view and a cross-sectional view for describing a fourth mask process in a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention.

도 7a 및 도 7b를 참조하면, 제4 마스크 공정으로 데이터 라인(22)과 소스 전극(23) 및 드레인 패턴(24)이 형성된 게이트 절연막(16) 상에 컨텍홀(28)을 갖는 보호층(26)이 형성된다. 소스/드레인 패턴(23,24)이 형성된 게이트 절연막(16) 상에 PECVD(Plasma Enhanced Chemical Vapor Deposion)등의 방법으로 보호층(26)이 형성된다. 보호층(26)으로는 게이트 절연막(16)과 같은 무기 절연 물질이 이용되거나, 유기 절연 물질이 이용된다. 이어서 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호층(26) 패터닝됨으로써 드레인 전극을 노출시키는 컨텍홀(28)이 형성된다. 7A and 7B, a protective layer having a contact hole 28 on a gate insulating layer 16 on which a data line 22, a source electrode 23, and a drain pattern 24 are formed in a fourth mask process ( 26) is formed. The protective layer 26 is formed on the gate insulating layer 16 on which the source / drain patterns 23 and 24 are formed, for example, by plasma enhanced chemical vapor deposition (PECVD). As the protective layer 26, an inorganic insulating material such as the gate insulating film 16 is used, or an organic insulating material is used. Subsequently, the protective layer 26 is patterned by a photolithography process and an etching process using a fourth mask to form a contact hole 28 exposing the drain electrode.

도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제5 마스크 공정을 설명하기 위한 평면도와 단면도이다. 8A and 8B are plan and cross-sectional views illustrating a fifth mask process in the method of manufacturing the thin film transistor substrate according to the exemplary embodiment of the present invention.

도 8a 및 도 8b를 참조하면, 제5 마스크 공정으로 보호층(26) 상에 화소 전 극(30)이 형성된다. 보호막(26) 상에 투명 도전층이 스퍼터링 등과 같은 증착 방법으로 형성된다. 투명 도전층으로는 ITO(Indium-Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium-Tin Zinc Oxide) 등이 이용된다. 제5 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 투명 도전층이 패터닝됨으로써 화소 전극(30)이 형성된다. 화소 전극(30)은 컨텍홀(26)을 통해 노출된 드레인 전극(24)과 접속된다. 8A and 8B, the pixel electrode 30 is formed on the protective layer 26 by a fifth mask process. A transparent conductive layer is formed on the protective film 26 by a deposition method such as sputtering. Indium-tin oxide (ITO), tin oxide (TO), indium zinc oxide (IZO), indium-tin zinc oxide (ITZO), and the like are used as the transparent conductive layer. The pixel electrode 30 is formed by patterning the transparent conductive layer in a photolithography process and an etching process using a fifth mask. The pixel electrode 30 is connected to the drain electrode 24 exposed through the contact hole 26.

상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 제조 방법은 회절 노광 마스크를 이용하여 투명 도전층과 게이트 금속층이 적층된 구조의 게이트 라인 및 게이트 전극과 투명 도전층으로 이루어진 공통 라인 및 공통 전극을 동일한 마스크 공정으로 형성함으로써 제조 공정을 단순화 할 수 있게 된다.As described above, the method for manufacturing a thin film transistor substrate according to the present invention uses a diffraction exposure mask to form a gate line having a structure in which a transparent conductive layer and a gate metal layer are stacked, and a common line and a common electrode made of a transparent electrode and a gate electrode. By forming in a mask process, the manufacturing process can be simplified.

또한, 게이트 금속층과 투명 도전층을 식각할 때 서로에게 영향을 주지 않는 식각액을 이용하여 각각 식각함으로써 게이트 금속층과 투명 도전층이 서로 다른층의 식각액에 의해 부식이 방지되므로 신뢰성이 향상된다.In addition, since the gate metal layer and the transparent conductive layer are etched using an etchant that does not affect each other when etching the gate metal layer and the transparent conductive layer, corrosion is prevented by the etchant of different layers, thereby improving reliability.

이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술된 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해 할 수 있을 것이다. Although the detailed description of the present invention described above has been described with reference to a preferred embodiment of the present invention, those skilled in the art or those skilled in the art, those skilled in the art, described in the claims below It will be understood that various modifications and changes can be made in the present invention without departing from the spirit and scope of the invention.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정하여져야만 할 것이다.Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (5)

하나의 마스크를 이용하여 기판 상에 투명 도전층과 금속층이 적층된 게이트 라인 및 게이트 전극과, 투명 도전층으로 이루어진 공통 라인 및 공통 전극을 형성하는 단계를 포함하고;Forming a gate line and a gate electrode on which a transparent conductive layer and a metal layer are stacked on a substrate using one mask, and a common line and a common electrode made of a transparent conductive layer; 상기 단계는 상기 기판 상에 투명 도전층과 금속층이 적층되는 단계와;The step includes the step of laminating a transparent conductive layer and a metal layer on the substrate; 상기 금속층 상에 상기 마스크를 이용하여 포토레지스트 패턴을 형성하는 단계와;Forming a photoresist pattern on the metal layer using the mask; 상기 포토레지스트 패턴을 마스크로 상기 금속층을 제1 식각액으로 식각하는 단계와;Etching the metal layer with a first etchant using the photoresist pattern as a mask; 상기 포토레지스트 패턴을 마스크로 상기 투명 도전층을 제2 식각액으로 식각하는 단계와;Etching the transparent conductive layer with a second etchant using the photoresist pattern as a mask; 상기 포토레지스트 패턴 중 일부분을 제거하여 상기 금속층의 일부분은 노출시키는 단계와;Removing a portion of the photoresist pattern to expose a portion of the metal layer; 상기 노출된 금속층을 상기 제1 식각액으로 식각하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.And etching the exposed metal layer with the first etchant. 제1항에 있어서,The method of claim 1, 상기 제1 식각액은 65~75%의 인산, 2~8%의 질산, 1~15%의 초산을 포함하는 것을 특징으로 박막 트랜지스터 기판의 제조 방법.The first etchant includes 65 to 75% phosphoric acid, 2 to 8% nitric acid, and 1 to 15% acetic acid. 제2항에 있어서,The method of claim 2, 상기 제2 식각액은 60~70%의 초순수, 2~20%의 황산, 0.01~15%의 질산,1~3 %의 암모늄 이온 식각 억제제를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. The second etchant includes 60 to 70% ultrapure water, 2 to 20% sulfuric acid, 0.01 to 15% nitric acid, and 1 to 3% ammonium ion etching inhibitor. 제1항에 있어서,The method of claim 1, 상기 투명 도전층으로는 인듐 틴 옥사이드를 이용하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.Indium tin oxide is used as said transparent conductive layer, The manufacturing method of the thin film transistor substrate characterized by the above-mentioned. 제4항에 있어서,The method of claim 4, wherein 상기 노출된 금속층을 식각하기 이전에 상기 기판을 110℃~130℃ 온도로 가열하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.And heating the substrate to a temperature of 110 ° C. to 130 ° C. before etching the exposed metal layer.
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