KR20070095581A - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것으로, 서스테인 구동부에 사용되는 스위치의 개수를 저감시킴으로써 전체 제조 단가를 낮출 수 있는 효과가 있다.
이러한, 본 발명의 플라즈마 디스플레이 장치는 서스테인 전극이 형성된 플라즈마 디스플레이 패널과, 서스테인 바이어스 전압(Vzb) 인가 기간에 온(On) 되어 서스테인 전압(Vs)을 인출하는 서스테인 전압 인출부 및 상기 서스테인 전압 인출부의 출력이 상기 서스테인 전극에 인가될 서스테인 바이어스 전압(Vzb)이 되도록 하는 서스테인 바이어스 전압 설정부를 포함하는 것이 바람직하다.

Description

플라즈마 디스플레이 장치{Plasma Display Apparatus}
도 1a 내지 도 1b는 종래 플라즈마 디스플레이 장치의 서스테인 구동부를 설명하기 위한 도면.
도 2는 본 발명의 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면.
도 3a 내지 도 3b는 본 발명의 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 장치의 구조의 일례를 설명하기 위한 도면.
도 4는 본 발명의 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면.
도 5는 본 발명의 플라즈마 디스플레이 장치의 서스테인 구동부에 대해 보다 상세히 설명하기 위한 도면.
도 6은 본 발명에 따른 서스테인 구동부의 동작을 보다 상세히 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
200 : 플라즈마 디스플레이 패널 201 : 데이터 구동부
202 : 스캔 구동부 203 : 서스테인 구동부
본 발명은 플라즈마 디스플레이 장치에 관한 것으로, 보다 상세하게는 서스테인 전극(Z)을 구동시키기 위한 서스테인 구동부를 개선한 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것이다.
플라즈마 디스플레이 장치는 전극이 형성된 플라즈마 디스플레이 패널과, 이러한 플라즈마 디스플레이 패널의 전극에 소정의 구동 신호를 인가하는 구동부를 포함하여 이루어진다.
일반적으로 플라즈마 디스플레이 패널에는 격벽으로 구획된 방전 셀(Cell) 내에 형광체 층이 형성되고, 아울러 복수의 전극(Electrode), 예를 들면 스캔 전극(Y), 서스테인 전극(Z), 어드레스 전극(X)이 형성된다.
그리고 구동부는 전극을 통해 방전 셀로 구동 신호를 인가한다.
그러면, 방전 셀 내에서는 인가되는 구동 전압에 의해 방전이 발생한다. 여기서, 방전 셀 내에서 구동 전압에 의해 방전이 될 때, 방전 셀 내에 충진 되어 있는 방전 가스가 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체를 발광시켜 가시 광을 발생시킨다. 이러한 가시 광에 의해 플라즈마 디스플레이 패널의 화면상에 영상이 표시된다.
여기서, 서스테인 전극(Z)에 소정의 구동 신호를 인가하는 서스테인 구동부에 대해 첨부된 도 1a 내지 도 1b를 참조하여 살펴보면 다음과 같다.
도 1a 내지 도 1b는 종래 플라즈마 디스플레이 장치의 서스테인 구동부를 설명하기 위한 도면이다.
먼저, 도 1a를 살펴보면 서스테인 전극(Z)으로 인가될 서스테인 바이어스 전압(Vzb)을 발생시키는 서스테인 바이어스 전압(Vzb) 발생부의 구성이 나타나 있다.
이러한, 서스테인 바이어스 전압(Vzb) 발생부는 전압 변환부(100)와, 전압 인출부(110)와, 전압 인출 제어부(120)를 포함한다.
이러한 서스테인 바이어스 전압(Vzb) 발생부는 외부에서 서스테인 전압(Vs)이 인가되면, 전압 인출 제어부(12)의 제어에 따라 전압 인출부(110)가 서스테인 전압(Vs)의 인가 경로를 형성한다. 그러면 전압 변환부(100)가 서스테인 전압(Vs)을 서스테인 바이어스 전압(Vzb)으로 변환하여 출력한다.
여기서, 전압 인출 제어부(120)는 제 1 노드(n1)로부터 서스테인 전압(Vs)의 인가 여부를 판단하여 서스테인 전압(Vs)이 인가되는 동안에는 항상 전압 인출 제어부(110)가 온(On) 되도록 함으로써, 서스테인 전압(Vs)이 인가되는 동안에는 항상 서스테인 바이어스 전압(Vzb)이 발생되도록 한다.
다음, 도 1b를 살펴보면 도 1a에서의 서스테인 바이어스 전압(Vzb) 발생부가 발생시킨 서스테인 바이어스 전압(Vzb)을 플라즈마 디스플레이 패널의 서스테인 전극(Z)으로 인가하는 전압 인가부의 회로 구성이 나타나 있다.
전압 인가부는 에너지 회수 회로부(160)와, 서스테인 전압 인가부(170)와, 기저 전압 인가 제어부(180)와 서스테인 바이어스 전압 인가부(190)를 포함한다.
여기서 에너지 회수 회로부(160)는 서스테인 전극(Z)의 무효 에너지를 회수하고, 서스테인 전극(Z)으로 미리 저장된 전압을 인가한다.
서스테인 전압 인가부(170)는 서스테인 전압원으로부터 인가되는 서스테인 전압(Vs)을 서스테인 전극(Z)으로 인가한다.
기저 전압 인가부(180)는 서스테인 전극(Z)을 접지(GND)시킨다.
서스테인 바이어스 전압 인가부(190)는 Q5 스위치와 Q6 스위치를 포함하고, 이러한 Q5 스위치와 Q6 스위치를 이용하여 서스테인 전극(Z)으로 전술한 도 1b의 서스테인 바이어스 전압 발생부가 발생시킨 서스테인 바이어스 전압(Vzb)을 인가한다.
여기서, 서스테인 바이어스 전압 인가부(190)에서 Q5 스위치와 Q6 스위치를 서로 반대 방향으로 배치한 이유는 Q5 또는 Q6 스위치의 내부 다이오드를 통해 도 1a의 서스테인 바이어스 전압 발생부로부터 제 2 노드(n2)로 흐르는 전류 및 제 2 노드(n2)로부터 서스테인 바이어스 전압 발생부로 흐르는 전류를 모두 차단하기 위해서이다.
이러한 도 1a 내지 도 1b에서 설명한 종래 플라즈마 디스플레이 장치에서는 사용되는 스위칭(Switch)의 개수가 상대적으로 많다. 예를 들면, 도 1b에서와 같이 에너지 회수 회로부(160)에 사용되는 Q1, Q2 스위치, 서스테인 전압 인가부(170)에 사용되는 Q3 스위치, 기저 전압 인가부(180)에 사용되는 Q4 스위치, 서스테인 바이어스 전압 인가부(190)에 사용되는 Q5, Q6 스위치 등 상대적으로 많은 수의 스위치가 사용된다.
이에 따라, 플라즈마 디스플레이 장치의 전체 제조 단가가 상승하는 문제점이 발생한다.
상술한 문제점을 해결하기 위해 본 발명은 플라즈마 디스플레이 패널에 형성된 서스테인 전극(Z)을 구동시키는 서스테인 구동부를 개선하여 사용되는 스위치의 개수가 저감된 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
상술한 목적을 이루기 위한 본 발명의 플라즈마 디스플레이 장치는 서스테인 전극이 형성된 플라즈마 디스플레이 패널과, 서스테인 바이어스 전압(Vzb) 인가 기간에 온(On) 되어 서스테인 전압(Vs)을 인출하는 서스테인 전압 인출부 및 상기 서스테인 전압 인출부의 출력이 상기 서스테인 전극에 인가될 서스테인 바이어스 전압(Vzb)이 되도록 하는 서스테인 바이어스 전압 설정부를 포함하는 것이 바람직하다.
또한, 상기 서스테인 전압 인출부는 서스테인 전압 인출용 스위치부와, 상기 서스테인 전압과 서스테인 바이어스 전압의 차이가 걸리는 제 1 저항부를 포함하는 것을 특징으로 한다.
또한, 상기 서스테인 바이어스 전압 설정부는 상기 서스테인 전압 인출부의 출력 전압에 대응되는 제어 전압을 발생하는 제어 전압 발생부와, 상기 제어 전압을 이용하여 상기 서스테인 전압 인출부의 출력이 상기 서스테인 전극에 인가될 서스테인 바이어스 전압(Vzb)이 되도록 상기 서스테인 전압 인출부의 스위칭(Switching) 동작을 제어하는 스위칭 제어부를 포함하는 것을 특징으로 한다.
또한, 상기 제어 전압 발생부는 접지와 서스테인 전압 인출부의 사이에서 직렬 배치되는 제 2 저항부와 제 3 저항부를 포함하는 것을 특징으로 한다.
또한, 상기 제 2 저항부와 제 3 저항부의 사이에서 제어 전압이 출력되는 것을 특징으로 한다.
또한, 상기 서스테인 전압 인출부의 출력을 안정시키는 완충부를 더 구비하는 것을 특징으로 한다.
또한, 상기 완충부는 완충용 캐패시터(Capacitor)부를 포함하는 것을 특징으로 한다.
또한, 상기 서스테인 전극에 서스테인 전압을 인가하기 위한 서스테인 전압 인가 제어부와, 상기 서스테인 전극에 기저 전압을 인가하기 위한 기저 전압 인가 제어부 및 상기 서스테인 전극에 미리 저장된 전압을 인가하고, 상기 서스테인 전극의 무효 전압을 회수하는 에너지 회수 회로부를 더 포함하는 것을 특징으로 한다.
또한, 상기 서스테인 바이어스 전압은 서스테인 전압보다 더 작은 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 플라즈마 디스플레이 장치를 상세히 설명하기로 한다.
도 2는 본 발명의 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면이다.
도 2를 살펴보면, 본 발명의 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널(200)과, 데이터 구동부(201)와, 스캔 구동부(202)와 서스테인 구동부(203)를 포함한다.
여기서, 데이터 구동부(201)는 플라즈마 디스플레이 패널(200)의 어드레스 전극(X)에 데이터 펄스를 인가하는 방법 등을 통해 어드레스 전극(X)을 구동시킨다.
스캔 구동부(202)는 플라즈마 디스플레이 패널(200)의 스캔 전극(Y)에 리셋 펄스, 스캔 펄스, 서스테인 펄스를 인가하는 방법 등을 통해 스캔 전극(Y)을 구동시킨다.
서스테인 구동부(203)는 플라즈마 디스플레이 패널(200)의 서스테인 전극(Z)에 서스테인 바이어스 전압(Vzb), 서스테인 펄스를 인가하는 방법 등을 통해 서스테인 전극(Z)을 구동시킨다.
여기서, 본 발명의 플라즈마 디스플레이 장치의 주요 특징인 서스테인 구동부(203)는 이후의 설명을 통해 보다 명확히 될 것이다.
여기서, 플라즈마 디스플레이 패널(200)의 구조의 일례를 첨부된 도 3a 내지 도 3b를 결부하여 상세히 살펴보면 다음과 같다.
도 3a 내지 도 3b는 본 발명의 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 장치의 구조의 일례를 설명하기 위한 도면이다.
먼저, 도 3a를 살펴보면 본 발명의 플라즈마 디스플레이 패널은 전극(Electrode), 바람직하게는 스캔 전극(302, Y)과 서스테인 전극(303, Z)이 형성되는 전면 기판(301)을 포함하는 전면 패널(300)과, 전술한 스캔 전극(302, Y) 및 서스테인 전극(303, Z)과 교차하는 전극, 바람직하게는 어드레스 전극(313, X)이 형성되는 후면 기판(311)을 포함하는 후면 패널(310)이 합착되어 이루어진다.
여기서, 전면 기판(301) 상에 형성되는 전극, 바람직하게는 스캔 전극(302, Y)과 서스테인 전극(303, Z)은 방전 공간, 즉 방전 셀(Cell)에서 방전을 발생시키고 아울러 방전 셀의 방전을 유지한다.
이러한 스캔 전극(302, Y)과 서스테인 전극(303, Z)이 형성된 전면 기판(301)의 상부에는 스캔 전극(302, Y)과 서스테인 전극(303, Z)을 덮도록 유전체 층, 바람직하게는 상부 유전체 층(304)이 형성된다.
이러한, 상부 유전체 층(304)은 스캔 전극(302, Y) 및 서스테인 전극(303, Z)의 방전 전류를 제한하며 스캔 전극(302, Y)과 서스테인 전극(303, Z) 간을 절연시킨다.
이러한, 상부 유전체 층(304) 상면에는 방전 조건을 용이하게 하기 위한 보호 층(305)이 형성된다. 이러한 보호 층(305)은 산화마그네슘(MgO) 등의 재료를 상부 유전체 층(304) 상부에 증착하는 방법 등을 통해 형성된다.
한편, 후면 기판(311) 상에 형성되는 전극, 바람직하게는 어드레스 전극(313, X)은 방전 셀에 데이터(Data)를 인가한다.
이러한 어드레스 전극(313, X)이 형성된 후면 기판(311)의 상부에는 어드레스 전극(313, X)을 덮도록 유전체 층, 바람직하게는 하부 유전체 층(315)이 형성된다.
이러한, 하부 유전체 층(315)은 어드레스 전극(313, X)을 절연시킨다.
이러한 하부 유전체 층(315)의 상부에는 방전 공간 즉, 방전 셀을 구획하기 위한 스트라이프 타입(Stripe Type) 또는 웰 타입(Well Type) 등의 격벽(312)이 형 성된다. 이에 따라, 전면 기판(301)과 후면 기판(311)의 사이에서 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 등의 방전 셀이 형성된다.
여기서, 격벽(312)에 의해 구획된 방전 셀 내에는 소정의 방전 가스가 채워진다.
아울러, 격벽(312)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(314)이 형성된다. 예를 들면, 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 형광체 층이 형성될 수 있다.
이상에서 설명한 본 발명의 플라즈마 디스플레이 패널은 스캔 전극(302, Y), 서스테인 전극(303, Z) 또는 어드레스 전극(313, X) 중 적어도 하나 이상의 전극으로 구동 전압이 인가되면, 격벽(312)에 의해 구획된 방전 셀 내에서 방전이 발생한다.
그러면, 방전 셀 내에 채워진 방전 가스에서 진공 자외선이 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체 층(314)에 가해진다. 그러면, 형광체 층(314)에서 소정의 가시광선이 발생되고, 이렇게 발생된 가시광선이 상부 유전체 층(304)이 형성된 전면 기판(301)을 통해 외부로 방출되고, 이에 따라 전면 기판(301)의 외부 면에 소정의 영상이 표시된다.
한편, 여기 도 3a의 설명에서는 스캔 전극(302, Y) 및 서스테인 전극(303, Z)이 각각 하나의 층(Layer)으로 이루어지는 경우만을 도시하고 설명하였지만, 이와는 다르게 스캔 전극(302, Y) 또는 서스테인 전극(303, Z) 중 하나 이상이 복수의 층으로 이루어지는 것도 가능하다. 이에 대해 도 3b를 참조하여 살펴보면 다음 과 같다.
도 3b를 살펴보면, 스캔 전극(302, Y)과 서스테인 전극(303, Z)은 각각 두 개의 층(Layer)으로 이루어질 수 있다.
특히, 광 투과율 및 전기 전도도를 고려하면 방전 셀 내에서 발생한 광을 외부로 방출시키며 아울러 구동 효율을 확보하는 차원에서 스캔 전극(302, Y)과 서스테인 전극(303, Z)은 불투명한 은(Ag) 재질의 버스 전극(302b, 303b)과 투명한 인듐 틴 옥사이드(Indium Tin Oxide : ITO) 재질의 투명 전극(302a, 303a)을 포함하는 것이 바람직하다.
이와 같이, 스캔 전극(302, Y)과 서스테인 전극(303, Z)이 투명 전극(302a, 303a)을 포함하도록 하는 이유는, 방전 셀 내에서 발생한 가시 광이 플라즈마 디스플레이 패널의 외부로 방출될 때 효과적으로 방출되도록 하기 위해서이다.
아울러, 스캔 전극(302, Y)과 서스테인 전극(303, Z)이 버스 전극(302b, 303b)을 포함하도록 하는 이유는, 스캔 전극(302, Y)과 서스테인 전극(303, Z)이 투명 전극(302a, 303a)만을 포함하는 경우에는 투명 전극(302a, 303a)의 전기 전도도가 상대적으로 낮기 때문에 구동 효율이 감소할 수 있어서, 이러한 구동 효율의 감소를 야기할 수 있는 투명 전극(302a, 303a)의 낮은 전기 전도도를 보상하기 위해서이다.
이상의 도 3a 내지 도 3b에서는 본 발명의 플라즈마 디스플레이 패널의 일례만을 도시하고 설명한 것으로써, 본 발명이 여기 도 3a 내지 도 3b와 같은 구조의 플라즈마 디스플레이 패널에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 여기 도 3a 내지 도 3b의 플라즈마 디스플레이 패널에는 상부 유전체 층(304) 및 하부 유전체 층(315)이 각각 하나의 층(Layer)인 경우만을 도시하고 있지만, 상부 유전체 층(304) 및 하부 유전체 층(315) 중 적어도 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.
이러한 플라즈마 디스플레이 패널을 포함하는 본 발명의 플라즈마 디스플레이 장치의 동작의 일례에 대해 첨부된 도 4를 결부하여 살펴보면 다음과 같다.
도 4는 본 발명의 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면이다.
도 4를 살펴보면, 도 2의 본 발명의 플라즈마 디스플레이 장치에서 스캔 구동부(202)는 리셋 기간의 셋업 기간에서 스캔 전극(Y)에 전압이 점진적으로 상승하는 상승 램프(Ramp-Up) 파형을 인가할 수 있다.
이러한, 상승 램프 파형에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 어느 정도의 벽 전하(Wall Charge)가 쌓이게 된다.
또한, 셋업 기간 이후의 셋다운 기간에서는 스캔 전극(Y)에 상승 램프 파형을 인가한 후, 상승 램프 파형의 피크전압보다 낮은 소정의 정극성 전압에서부터 전압이 점진적으로 하강하는 하강 램프(Ramp-Down) 파형을 인가할 수 있다.
이에 따라, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 이전의 셋업 방전에 의해 방전 셀 내에 쌓여있던 벽 전하의 일부가 소거되어 방전 셀 내에는 어드레스 방전이 안정되게 일 어날 수 있을 정도의 벽전하가 균일하게 잔류된다.
이러한, 셋업 기간과 셋다운 기간을 포함하는 리셋 기간 이후의 어드레스 기간에서는 스캔 기준 전압(Vsc) 및 이러한 스캔 기준 전압(Vsc)으로부터 하강하는 부극성 스캔 펄스(Scan)의 전압(-Vy)을 스캔 전극(Y)에 인가할 수 있다.
아울러, 스캔 구동부(202)가 부극성 스캔 펄스의 전압(-Vy)을 스캔 전극(Y)으로 인가할 때, 이에 대응되게 데이터 구동부(201)는 어드레스 전극(X)에 데이터 펄스의 전압(Vd)을 인가할 수 있다.
아울러, 서스테인 구동부(203)는 어드레스 기간에서 서스테인 전극(Z)의 간섭으로 인한 오방전의 발생을 방지하기 위해 어드레스 기간에서 서스테인 전극(Z)에 서스테인 바이어스 전압(Vzb)을 인가한다. 여기서, 서스테인 바이어스 전압(Vzb)은 서스테인 전압(Vs)으로부터 발생되며, 아울러 서스테인 전압(Vs)보다 더 작은 전압 값을 갖는 것이 바람직하다.
이러한 서스테인 구동부(203)에 대해서는 이후 도 5에서 보다 상세히 설명하기로 한다.
이러한, 어드레스 기간에서는 부극성 스캔 펄스의 전압(-Vy)과 데이터 펄스의 전압(Vd) 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 펄스의 전압(Vd)이 인가되는 방전 셀 내에는 어드레스 방전이 발생된다.
이러한, 어드레스 방전에 의해 선택된 방전 셀 내에는 서스테인 펄스의 서스테인 전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽 전하가 형성된 다.
이러한, 어드레스 기간 이후의 서스테인 기간에서 스캔 구동부(202)와 서스테인 구동부(203)는 스캔 전극(Y) 또는 서스테인 전극(Z)에 서스테인 펄스(SUS)를 인가한다.
여기서, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 펄스(SUS)의 서스테인 전압(Vs)이 더해지면서 매 서스테인 펄스(SUS)가 인가될 때 마다 스캔 전극(Y)과 서스테인 전극(Z) 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다. 이에 따라, 플라즈마 디스플레이 패널 상에 소정의 영상이 구현되는 것이다.
한편, 전술한 바와 같이 어드레스 기간에서 서스테인 전극(Z)의 간섭으로 인한 오방전의 발생을 방지하기 위해 어드레스 기간에서 서스테인 전극(Z)에 서스테인 바이어스 전압(Vzb)을 인가하는 서스테인 구동부(203)에 대해 첨부된 도 5를 결부하여 보다 상세히 설명하면 다음과 같다.
도 5는 본 발명의 플라즈마 디스플레이 장치의 서스테인 구동부에 대해 보다 상세히 설명하기 위한 도면이다.
도 5를 살펴보면, 본 발명의 플라즈마 디스플레이 장치의 서스테인 구동부는 서스테인 전압 인출부(530)와, 서스테인 바이어스 전압 설정부(540)를 포함한다.
또한, 본 발명의 플라즈마 디스플레이 장치의 서스테인 구동부는 서스테인 전압 인출부(530)와, 서스테인 바이어스 전압 설정부(540) 외에도, 완충부(550)를 더 포함하는 것이 바람직하다.
아울러, 본 발명의 플라즈마 디스플레이 장치의 서스테인 구동부는 서스테인 전압 인가 제어부(510)와, 기저 전압 인가 제어부(520)와, 에너지 회수 회로부(500)를 더 포함하는 것이 바람직하다.
서스테인 전압 인출부(530)는 서스테인 전압 인출용 스위치부(Q1)와, 서스테인 전압(Vs)과 서스테인 바이어스 전압(Vzb)의 차이, 즉 Vs-Vzb의 전압이 걸리는 제 1 저항부(R1)를 포함한다.
이러한, 서스테인 전압 인출부(530)는 서스테인 전압 인출용 스위치부(Q1)와 제 1 저항부(R1)를 이용하여 서스테인 전압(Vs)을 인출한다.
예를 들어, 서스테인 전압 인출용 스위치부(Q1)의 게이트(Gate) 단자로 On 제어 신호가 입력되면 서스테인 전압 인출용 스위치부(Q1)가 온 되어 서스테인 전압(Vs)을 인출하고, 서스테인 전압 인출용 스위치부(Q1)의 게이트(Gate) 단자로 Off 제어 신호가 입력되면 서스테인 전압 인출용 스위치부(Q1)가 오프 되어 서스테인 전압(Vs)의 인출을 차단한다.
여기서, 서스테인 바이어스 전압(Vzb) 인가 기간은 도 4에서와 같이 서스테인 전극(Z)으로 서스테인 바이어스 전압(Vzb)이 인가되는 기간인 것이다.
서스테인 바이어스 전압 설정부(540)는 서스테인 전압 인출부(530)의 출력이 플라즈마 디스플레이 패널의 서스테인 전극(Z)에 인가될 서스테인 바이어스 전압(Vzb)이 되도록 한다.
이러한 서스테인 바이어스 전압 설정부(540)는 스위칭 제어부(541)와 제어 전압 발생부(542)를 포함한다.
제어 전압 발생부(542)는 서스테인 전압 인출부(530)의 출력 전압에 대응되는 제어 전압을 발생시킨다.
이러한, 제어 전압 발생부(542)는 접지(GND)와 서스테인 전압 인출부(530)의 사이에서 직렬 배치되는 제 2 저항부(R2)와 제 3 저항부(R3)를 포함한다.
이러한, 제 2 저항부(R2)와 제 3 저항부(R3)의 사이, 즉 제 2 노드(n2)에서 제어 전압이 출력된다.
스위칭 제어부(541)는 제어 전압 발생부(542)가 발생시킨 제어 전압을 이용하여 서스테인 전압 인출부(530)의 출력이 서스테인 전극(Z)에 인가될 서스테인 바이어스 전압(Vzb)이 되도록 서스테인 전압 인출부(530)의 스위칭(Switching) 동작을 제어한다.
보다 자세하게는, 스위칭 제어부(541)는 서스테인 전압 인출부(530)의 출력이 서스테인 바이어스 전압(Vzb)이 되도록 서스테인 전압 인출용 스위치부(Q1)의 게이트 단자에 온(On)/오프(Off) 제어 신호를 인가한다.
이러한, 본 발명에 따른 서스테인 구동부는 완충부(550)를 더 포함한는 것이 바람직하다.
완충부(550)는 완충용 캐패시터(Capacitor)부를 포함하고, 이러한 완충용 캐패시터(Capacitor : C1)부를 이용하여 서스테인 전압 인출부(530)의 출력을 안정시킨다. 즉, 서스테인 바이어스 전압(Vzb)을 안정시킨다.
여기 도 5에서는 완충용 캐패시터부(C1)의 개수가 하나인 경우만을 도시하고 설명하고 있지만 2개 이상의 완충용 캐패시터부(C1)가 포함될 수도 있는 것이다.
한편, 본 발명에 따른 서스테인 구동부에 더 포함되는 서스테인 전압 인가 제어부(510)는 서스테인 전극(Z)에 서스테인 전압(Vs)을 인가한다.
기저 전압 인가 제어부(520)는 서스테인 전극(Z)에 기저 전압(GND)을 인가한다. 즉, 서스테인 전극(Z)을 접지(GND)시킨다.
에너지 회수 회로부(500)는 서스테인 전극(Z)에 미리 저장된 전압을 인가하고, 서스테인 전극(Z)의 무효 전압을 회수한다.
이러한 본 발명에 따른 서스테인 구동부에서 서스테인 전압 인출부(530)의 서스테인 전압 인출용 스위치부(Q1)의 일단은 서스테인 전압(Vs)을 발생시키는 서스테인 전압원과 연결되고, 타단은 제 1 저항부(R1)의 일단과 연결된다.
그리고 제 1 저항부(R1)의 타단은 제 1 노드(n1)에서 서스테인 전압 인가 제어부(510)의 타단, 기저 전압 인가 제어부(520)의 일단, 에너지 회수 회로부(500)의 일단, 완충부(550)의 일단 및 제어 전압 발생부(542)의 제 2 저항부(R2)와 공통 연결된다.
아울러, 완충부(550)의 타단과 기저 전압 인가 제어부(520)의 타단은 접지(GND) 되고, 서스테인 전압 인가 제어부(510)의 일단은 서스테인 전압원과 연결되고, 에너지 회수 회로부(500)의 타단은 접지(GND)된다.
그리고 제어 전압 발생부(542)의 제 2 저항부(R2)의 타단은 제 2 노드(n2)에서 제 3 저항부(R3)와 연결되고, 제 3 저항부(R3)의 타단은 접지(GND)된다.
또한, 제 2 저항부(R2)와 제 3 저항부(R3)의 사이, 즉 제 2 노드(n2)에서 스위칭 제어부(541)의 일단과 연결된다.
스위칭 제어부(541)의 타단은 서스테인 전압 인출용 스위치부(Q1)의 게이트 단자와 연결된다.
에너지 회수 회로부(500)는 전압 저장용 캐패시터부(C2)와 전압 인가 스위치부(Q2)와 전압 회수 스위치부(Q3)와 인덕터부(L)와 제 2 다이오드부(D2) 및 제 3 다이오드부(D3)를 포함할 수 있다.
전압 인가 스위치부(Q2)는 전압 인가 기간(ER-Up)에 온(On)되어 전압 저장용 캐패시터부(C2)에 저장된 전압을 인덕터부(L)를 통해 서스테인 전극(Z)에 인가한다.
전압 회수 스위치부(Q3)는 전압 회수 기간(ER-Down)에 온 되어 서스테인 전극(Z)의 무효 전압을 인덕터부(L)를 통해 전압 저장용 캐패시터부(C2)에 회수하여 저장한다.
인덕터부(L)는 자신을 지나는 전압을 LC공진시킨다.
제 2 다이오드부(D2)는 인덕터부(L)의 방향에서 전압 인가 스위치부(Q2)를 지난 전압 저장용 캐패시터부(C2)의 방향으로 흐르는 역전류를 방지한다.
제 3 다이오드부(D3)는 전압 저장용 캐패시터부(C2)의 방향에서 전압 회수 스위치부(Q3)를 지나 인덕터부(L)의 방향으로 흐르는 역전류를 방지한다.
여기 도 5에 도시된 에너지 회수 회로부(500)는 하나의 실시예일 뿐이며 그 구성은 변경이 가능한 것이다. 예를 들면, 여기 도 5에서는 인덕터부(L)가 하나인 경우만을 도시하고 설명하고 있지만, 이러한 인덕터부(L)는 2개 이상으로 하는 것도 가능하다.
서스테인 전압 인가 제어부(510)는 서스테인 전압 인가 제어용 스위치부(Q4)를 포함하고, 이러한 서스테인 전압 인가 제어용 스위치부(Q4)를 이용하여 서스테인 전압원이 인가하는 서스테인 전압(Vs)을 서스테인 전극(Z)으로 인가한다.
기저 전압 인가 제어부(520)는 기저 전압 인가 제어용 스위치부(Q5)를 포함하고, 이러한 기저 전압 인가 제어용 스위치부(Q5)를 이용하여 기저 전압원이 인가하는 기저 전압(GND)을 서스테인 전극(Z)으로 인가한다. 즉, 서스테인 전극(Z)을 접지(GND)시킨다.
이러한, 도 5의 서스테인 구동부의 동작을 앞선 도 4 및 도 6을 결부하여 살펴보면 다음과 같다.
도 6은 본 발명에 따른 서스테인 구동부의 동작을 보다 상세히 설명하기 위한 도면이다.
먼저, 리셋 기간에서 기저 전압 인가 제어부(520)의 기저 전압 인가 제어용 스위치(Q5)가 온 된다.
이때, 서스테인 전압 인출부(530)의 서스테인 전압 인출용 스위치부(Q1)는 오프(Off) 상태이다. 이에 따라, 서스테인 전압 인출부(530)는 서스테인 바이어스 전압(Vzb)을 출력하지 않는다.
그러면 결과적으로 도 4의 리셋 기간에서와 같이 서스테인 전극(Z)의 전압이 기저 전압(GND)으로 유지된다.
다음, 도 4의 어드레스 기간에서와 같이 서스테인 전극(Z)으로 서스테인 바이어스 전압(Vzb)을 인가하기 위해서 스위칭 제어부(540)는 서스테인 전압 인출용 스위치(Q1)의 게이트(Gate) 단자로 On 제어 신호를 인가한다.
그러면, 서스테인 전압 인출용 스위치(Q1)가 온 되고, 이에 따라 서스테인 전압원이 발생하는 서스테인 전압(Vs)이 제 1 저항부(R1), 제 2 저항부(R2), 제 3 저항부(R3)에 분배된다.
예를 들면, 도 6에서와 같이 제 2 저항부(R2)에는 제 1 전압(V1)이 걸리고, 제 3 저항부(R3)에는 제 2 전압(V2)이 걸린다.
제 1 저항부(R1)에는 Vs-(V1+V2)의 전압이 걸린다.
여기서, 제 3 저항부(R3)에 걸리는 전압, 즉 제 2 전압(V2)이 제어 전압으로서 스위칭 제어부(541)로 인가된다.
이때, 제어 전압, 즉 제 3 저항부(R3)에 걸리는 전압(V2)을 인가받은 스위칭 제어부(541)는 제어 전압 발생부(542)에 걸리는 전압, 즉 제 2 저항부(R2)에 걸리는 전압과 제 3 저항부(R3)에 걸리는 전압의 합(V1+V2)을 확인한다.
여기서, 제어 전압 발생부(542)에 걸리는 전압, 즉 제 2 저항부(R2)에 걸리는 전압과 제 3 저항부(R3)에 걸리는 전압의 합(V1+V2)이 서스테인 바이어스 전압(Vzb)보다 더 낮은 경우에는 스위칭 제어부(541)는 서스테인 전압 인출용 스위치부(Q1)의 게이트 단자로 온(On) 제어 신호를 계속해서 인가한다. 이에 따라, 서스테인 전압 인출용 스위치부(Q1)는 계속 온 상태를 유지한다.
반면에, 제어 전압 발생부(542)에 걸리는 전압, 즉 제 2 저항부(R2)에 걸리는 전압과 제 3 저항부(R3)에 걸리는 전압의 합(V1+V2)이 서스테인 바이어스 전압(Vzb)보다 더 높은 경우에는 스위칭 제어부(541)는 서스테인 전압 인출용 스위치부 (Q1)의 게이트 단자로 오프(Off) 제어 신호를 인가한다. 이에 따라, 서스테인 전압 인출용 스위치부(Q1)는 오프 상태가 된다.
이와 같이, 스위칭 제어부(541)는 서스테인 전압 인출부(530)의 출력 전압, 즉 제 2 저항부(R2)에 걸리는 전압과 제 3 저항부(R3)에 걸리는 전압의 합(V1+V2)이 서스테인 바이어스 전압(Vzb)을 넘는 경우에는 서스테인 전압 인출용 스위치부(Q1)를 오프 시키고, 반면에 서스테인 바이어스 전압(Vzb)보다 더 작은 경우에는 서스테인 전압 인출용 스위치부(Q1)를 온 시키는 동작을 서스테인 바이어스 전압(Vzb) 공급 기간 동안 수행함으로써, 서스테인 전극(Z)으로 서스테인 바이어스 전압(Vzb)이 공급된다.
예를 들어, 서스테인 전압(Vs)의 크기가 200V이고, 서스테인 바이어스 전압(Vzb)의 크기가 100V라고 가정하자. 그리고 제 2 저항부(R2)와 제 3 저항부(R3)의 크기가 동일하다고 가정하자.
서스테인 바이어스 전압(Vzb) 공급 기간에 서스테인 전압 인출용 스위치부(Q1)가 온 되면, 제어 전압 발생부(542)에 걸리는 전압, 즉 제 2 저항부(R2)에 걸리는 전압과 제 3 저항부(R3)에 걸리는 전압의 합(V1+V2)은 점차 증가한다.
여기서, 제 2 저항부(R2)와 제 3 저항부(R3)의 크기가 동일하기 때문에 제 1 전압(V1)과 제 2 전압(V2)은 대략 동일한 크기를 갖는다.
이때, 제 2 저항부(R2)에 걸리는 전압과 제 3 저항부(R3)에 걸리는 전압의 합(V1+V2)이 점점 증가하다가 서스테인 바이어스 전압(Vzb), 즉 100V를 넘게 되면, 제 2 전압(V2)의 크기도 50V를 넘게 된다(여기서 50V가 제어 전압이다).
그러면, 스위칭 제어부(541)는 제 2 전압(V2), 즉 50V를 넘는 전압을 확인하고, 서스테인 전압 인출용 스위치부(Q1)를 오프 시킨다.
여기서, 서스테인 전압 인출용 스위치부(Q1)가 오프 되면, 제 2 저항부(R2)에 걸리는 전압과 제 3 저항부(R3)에 걸리는 전압의 합(V1+V2)도 점점 감소한다. 이러한 제 2 저항부(R2)에 걸리는 전압과 제 3 저항부(R3)에 걸리는 전압의 합(V1+V2)이 점점 감소하다가 100V보다 더 작게 되면, 스위칭 제어부(541)는 제 2 전압(V2), 즉 50V보다 더 작은 전압을 확인하고, 서스테인 전압 인출용 스위치부(Q1)를 온 시키는 것이다.
이와 같이 동작함으로써, 제 1 저항부(R1)에는 서스테인 전압(Vs)과 서스테인 바이어스 전압(Vzb)의 차이가 걸린다,
그러면, 도 4의 어드레스 기간에서와 같이 서스테인 전극(Z)으로 서스테인 바이어스 전압(Vzb)이 인가된다.
다음, 서스테인 기간에서는 서스테인 전압 인출용 스위치(Q1)의 게이트(Gate) 단자로 Off 제어 신호가 입력되고, 이에 따라 서스테인 전압 인출용 스위치(Q1)가 오프 된다. 이때, 에너지 회수 회로부(500)가 서스테인 전극(Z)으로 미리 저장된 전압을 인가하고, 서스테인 전극(Z)의 무효 전압을 회수하며 아울러 서스테인 전압 인가 제어부(510)와 기저 전압 인가 제어부(520)가 교대로 동작함으로써 도 4의 서스테인 기간에서와 같이 서스테인 전극(Z)으로 서스테인 펄스가 인가되도록 한다.
이러한 동작을 수행하는 도 5와 같은 본 발명의 플라즈마 디스플레이 장치의 서스테인 구동부와 종래의 도 1a 내지 도 1b의 서스테인 구동부를 비교해보자.
도 5에 사용되는 스위치의 개수가 종래 도 1b에 비교하여 두 개가 감소한 것을 확인할 수 있다.
결국, 서스테인 전압 인출부(540)의 동작 타이밍(Timing)만을 간단히 변경함으로써 서스테인 구동부에 사용되는 스위치의 개수를 두 개 감소시켰다. 이에 따라 플라즈마 디스플레이 장치의 제조 단가를 저감시킬 수 있다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 상세히 설명한 바와 같이, 본 발명의 플라즈마 디스플레이 장치는 서스테인 구동부에 사용되는 스위치의 개수를 저감시킴으로써 전체 제조 단가를 낮출 수 있는 효과가 있다.

Claims (9)

  1. 서스테인 전극이 형성된 플라즈마 디스플레이 패널;
    서스테인 바이어스 전압(Vzb) 인가 기간에 온(On) 되어 서스테인 전압(Vs)을 인출하는 서스테인 전압 인출부; 및
    상기 서스테인 전압 인출부의 출력이 상기 서스테인 전극에 인가될 서스테인 바이어스 전압(Vzb)이 되도록 하는 서스테인 바이어스 전압 설정부;
    를 포함하는 플라즈마 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 서스테인 전압 인출부는
    서스테인 전압 인출용 스위치부와, 상기 서스테인 전압과 서스테인 바이어스 전압의 차이가 걸리는 제 1 저항부를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 서스테인 바이어스 전압 설정부는
    상기 서스테인 전압 인출부의 출력 전압에 대응되는 제어 전압을 발생하는 제어 전압 발생부와,
    상기 제어 전압을 이용하여 상기 서스테인 전압 인출부의 출력이 상기 서스 테인 전극에 인가될 서스테인 바이어스 전압(Vzb)이 되도록 상기 서스테인 전압 인출부의 스위칭(Switching) 동작을 제어하는 스위칭 제어부
    를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 제어 전압 발생부는
    접지와 서스테인 전압 인출부의 사이에서 직렬 배치되는 제 2 저항부와 제 3 저항부를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제 4 항에 있어서,
    상기 제 2 저항부와 제 3 저항부의 사이에서 제어 전압이 출력되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 서스테인 전압 인출부의 출력을 안정시키는 완충부를 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 완충부는
    완충용 캐패시터(Capacitor)부를 포함하는 것을 특징으로 하는 플라즈마 디 스플레이 장치.
  8. 제 1 항에 있어서,
    상기 서스테인 전극에 서스테인 전압을 인가하기 위한 서스테인 전압 인가 제어부;
    상기 서스테인 전극에 기저 전압을 인가하기 위한 기저 전압 인가 제어부; 및
    상기 서스테인 전극에 미리 저장된 전압을 인가하고, 상기 서스테인 전극의 무효 전압을 회수하는 에너지 회수 회로부;
    를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  9. 제 1 항에 있어서,
    상기 서스테인 바이어스 전압은 서스테인 전압보다 더 작은 것을 특징으로 하는 플라즈마 디스플레이 장치.
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