KR20070094407A - 웨이퍼의 제조방법 - Google Patents

Abstract

본 발명은 웨이퍼의 제조방법을 개시한다. 개시된 본 발명의 웨이퍼의 제조방법은, 실리콘 단결정 잉곳을 웨이퍼 형태로 절단하는 단계와, 상기 웨이퍼 형태로 절단된 실리콘 단결정의 편평도가 개선되도록 그 표면을 그라인딩하는 단계와, 상기 그라인딩된 실리콘 단결정의 표면을 1차 폴리싱하는 단계와, 상기 그라인딩시 유발되고 1차 폴리싱 후 잔류된 표면 결함이 제거되도록 상기 1차 폴리싱된 실리콘 단결정의 표면을 습식 식각하는 단계와, 상기 습식 식각된 실리콘 단결정의 표면을 2차 폴리싱하는 단계를 포함하는 것을 특징으로 한다.

Description

웨이퍼의 제조방법{METHOD OF MANUFACTURING WAFER}

도 1은 종래 기술에 따른 웨이퍼의 제조방법을 설명하기 위한 도면.

도 2 및 도 3은 종래 기술의 문제점을 설명하기 위한 웨이퍼의 평면사진.

도 4는 종래 기술의 문제점을 설명하기 위한 단면도.

도 5는 본 발명의 실시예에 따른 웨이퍼의 제조방법을 설명하기 위한 도면.

본 발명은 웨이퍼의 제조방법에 관한 것으로, 특히, 실리콘 웨이퍼를 제조함에 있어서 습식 식각 공정시 웨이퍼 표면의 홈(pit)성 결함이 확대되어 반도체 소자의 GOI 특성 등이 열화되는 문제점을 개선할 수 있는 방법에 관한 것이다.

주지된 바와 같이, 반도체 소자의 기판(substrate)으로 사용되는 실리콘 웨이퍼(wafer)는 일반적으로 쵸크랄스키 법(Czochralski Method)에 의해 제조되고 있다. 쵸크랄스키 법은 다결정의 실리콘을 단결정의 실리콘 웨이퍼로 만드는 방법으로서 이하에서는, 도 1을 참조하여, 상기 쵸크랄스키 방법에 대해 보다 자세하게 설명하도록 한다.

도 1을 참조하면, 쵸크랄스키 법에 의한 웨이퍼 제조방법은 크게 성장단계 (Growing), 성형단계(Shaping) 및 연마단계(Polishing)로 나누어지며, 여기서, 상기 성장단계는 다결정 실리콘을 1420℃ 이상의 높은 온도에서 녹여 액체 상태로 만든 후, 실리콘 성장의 핵이 될 단결정 실리콘 막대(seed)를 상기 액체 속에 넣고, 상기 단결정 실리콘 막대를 아주 천천히 회전시키면서 인상시켜 단결정 실리콘 막대 주변에 단결정 실리콘이 성장하도록 하는 공정이다. 이렇게 성장한 단결정 실리콘 덩어리는 잉곳(ingot)이라 하며, 최종 제품의 직경보다 다소 큰 직경을 갖는다. 잉곳을 만든 후에는, 상기 잉곳의 결정 방향성을 알 수 있도록 플랫(flat)이라는 평탄부를 만들고, 이어서, 그 측면을 그라인딩(grinding)한다.

그런 다음, 성형단계에 들어가게 되는데, 성형단계에서는 위의 성장단계를 거쳐 만들어진 잉곳을 다이아몬드와 같은 고강도 절단기를 사용해서 일정한 두께로 잘라낸다. 이 공정을 절단(slicing) 공정이라 한다. 상기 잉곳을 절단하여 만든 웨이퍼는 성형단계의 두번째 공정으로서 그 테두리를 둥글게 연마하는 에지 그라인딩(edge grinding) 공정을 거치게 된다. 상기 에지 그라인딩 공정은 남은 웨이퍼 생산 공정 및 반도체 소자의 제조 공정시 웨이퍼의 깨짐 현상을 억제하는 역할을 한다. 다음으로, 상기 절단 공정에서 발생한 웨이퍼 표면의 손상(damage)을 1차적으로 제거하고 웨이퍼의 두께와 평탄도를 균일하게 만들기 위한 그라인딩 공정인 랩핑(lapping) 공정을 수행한다.

상기 랩핑 공정은 비교적 입자 크기가 큰 연마제를 포함한 슬러리를 사용해서 정반(pad)을 제거한 CMP(chemical mechanical polishing) 장비를 이용해서 수행하는데, 상기 랩핑 공정은 연삭(grinder) 장비를 이용하는 DDSG(dual double side grinding) 또는 DSG(double side grinding) 공정으로 대체되기도 한다.

이를 통해, 웨이퍼 앞뒤 표면의 톱니자국(saw mark)과 같은 큰 결함(large defect)들이 제거되고, 웨이퍼 두께가 적정수준까지 얇아지게 되며, 아울러, 절단 공정에서 발생한 응력(stress)이 제거된다.

그런 다음, 상기 랩핑, DDSG 또는 DSG 공정시 발생한 웨이퍼 표면의 미세 결함을 제거하기 위해 염산, 질산 및 아세트산 등이 혼합된 부식성(caustic)의 식각용액(Mixed etchant)을 이용한 습식 식각(etching) 공정을 수행한다.

그리고 나서, 상기 웨이퍼의 저항 특성을 제어하기 위해 식각 공정이 수행된 웨이퍼를 고온에서 장시간 열처리(heat treatment)한 후, 일측 표면 그라인딩(single side griding) 공정을 수행한다. 이와 같이 성장단계 및 성형단계를 거쳐 형성된 웨이퍼는 후속의 연마단계로 도입된다.

연마단계에서는 웨이퍼의 표면 및 측면을 곱게 갈아주는 폴리싱 공정이 수행되는데, 상기 폴리싱 공정은 성형단계에서의 랩핑 공정 보다 고운 연마제를 갖는 슬러리를 사용하고, 패드(pad)가 부착된 CMP 장비를 이용하여 수행한다. 그리고, 일반적으로 상기 폴리싱 공정은 1차 폴리싱인 DSP(double side polishing) 공정 및 2차 폴리싱에 해당하는 최종 폴리싱(final polishing) 공정으로 구분된다. 이러한 폴리싱 공정을 통해 웨이퍼의 표면은 고도의 평탄도를 갖게 된다.

상기 폴리싱 공정 후에는 세정(cleaning) 공정 및 검사(inspection) 공정을 차례로 수행하고, 이후, 웨이퍼들을 카세트에 담아 진공 포장(packing)한 후 출하다.

그런데, 전술한 종래 기술에 따른 웨이퍼의 제조방법에서는 습식 식각(etching) 공정시 웨이퍼 표면의 홈(pit)성 결함의 크기가 원치 않게 확대되는 현상이 발생한다.

보다 자세하게 설명하면, 상기 랩핑, DDSG 또는 DSG 공정에서는 불순물 입자(particle) 또는 가공 연장(tool)의 이상으로 인해, 웨이퍼 표면에 홈(pit)성 결함이 유발될 수 있는데, 이러한 홈(pit)성 결함이 습식 식각 공정시 도 2에 나타난 바와 같이, 1∼15㎛의 크기로 확대되어 후속의 폴리싱 공정으로도 상기 확대된 홈(pit)성 결함이 제거되지 못하고, 도 3에 나타난 바와 같이, 웨이퍼 표면에 잔존하게 된다.

도 4는 홈(pit)성 결함이 습식 식각 공정을 통해 확대되고, 폴리싱 공정 후에도 웨이퍼 표면에 잔류되는 것을 보여주는 단면도이다.

이렇게 폴리싱 공정 후에도 웨이퍼 표면에 잔존하는 홈(pit)성 결함은 반도체 소자의 GOI(Gate Oxide Integrity) 특성을 열화시켜 소자 성능에 치명적인 악영향을 줄 수 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 실리콘 웨이퍼를 제조함에 있어서 습식 식각 공정시 웨이퍼 표면의 홈(pit)성 결함이 확대되어 결과적으로 반도체 소자의 GOI 특성 등이 열화되는 문제점을 개선할 수 있는 방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 웨이퍼의 제조방법은, 실리콘 단결정 잉곳을 웨이퍼 형태로 절단하는 단계; 상기 웨이퍼 형태로 절단된 실리콘 단결정의 편평도가 개선되도록 그 표면을 그라인딩하는 단계; 상기 그라인딩된 실리콘 단결정의 표면을 1차 폴리싱하는 단계; 상기 그라인딩시 유발되고 1차 폴리싱 후 잔류된 표면 결함이 제거되도록 상기 1차 폴리싱된 실리콘 단결정의 표면을 습식 식각하는 단계; 및 상기 습식 식각된 실리콘 단결정의 표면을 2차 폴리싱하는 단계;를 포함하는 것을 특징으로 한다.

여기서, 상기 웨이퍼 형태로 절단된 실리콘 단결정의 편평도가 개선되도록 그 표면을 그라인딩하는 단계는 랩핑(lapping) 공정, DDSG 공정 및 DSG 공정으로 구성된 그룹으로부터 선택되는 어느 하나의 공정으로 수행한다.

상기 그라인딩된 실리콘 단결정의 표면을 폴리싱하는 단계는 DSP 공정으로 수행한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

먼저, 본 발명의 기술적 원리를 간략히 설명하면 다음과 같다.

본 발명에서는 종래의 [랩핑] → [습식 식각] → [DSP] → [최종 폴리싱]의 공정 순서를 변경하여, [랩핑] → [DSP] → [습식 식각] → [최종 폴리싱] 순으로 웨이퍼를 제조한다. 이 경우, DSP 공정을 통해 랩핑 공정시 유발된 미세 결함(hard mechanical damage)이 제거될 뿐만 아니라, 불순물 입자 등에 의해 원치 않게 유발 된 홈(pit)성 결함도 함께 제거된다. 그러므로, 본 발명에서는 습식 식각 공정을 수행할 때, 웨이퍼 표면에 습식 식각에 의해 확대될 가능성이 있는 홈(pit)성 결함이 존재하지 않는다.

이와 같이, 본 발명은 실리콘 웨이퍼를 제조함에 있어서 습식 식각 공정을 DSP 공정 이후에 수행함으로써, 홈(pit)성 결함이 확대되어 최종 제품에까지 잔류하는 문제점을 억제할 수 있다.

도 5는 본 발명의 실시예에 따른 웨이퍼의 제조방법을 설명하기 위한 도면으로서, 이를 참조하면, 본 발명에서는 앞서 설명한 바와 같이 습식 식각 공정을 랩핑 공정 후에 곧바로 수행하지 아니하고, DSP 공정을 수행한 후 최종 폴리싱 공정을 수행하기 전 단계에서 수행한다.

즉, 본 발명의 방법을 통한 실리콘 웨이퍼의 제조 공정을 간략히 정리하면, 본 발명에서는 실리콘 단결정 잉곳을 웨이퍼 형태로 절단(slicing)한 후, 상기 웨이퍼 형태로 절단된 실리콘 단결정의 편평도가 개선되도록 그 표면을 그라인딩(랩핑, DDSG 또는 DSG)하고, 상기 그라인딩된 실리콘 단결정의 표면을 DSP 공정으로 1차 폴리싱하고 나서, 상기 그라인딩시 유발되고 폴리싱 후 잔류된 표면 결함이 제거되도록 상기 1차 폴리싱된 실리콘 단결정의 표면을 습식 식각(etching)한다. 그런 후, 상기 습식 식각된 실리콘 단결정의 표면을 최종 폴리싱하고, 후속의 세정 공정 및 검사 공정 등을 차례로 수행한다.

이와 같이, 본 발명은 실리콘 웨이퍼의 제조시 습식 식각 공정을 표면 편평도 개선을 위한 그라인딩 공정(랩핑, DDSG 또는 DSG) 후에 곧바로 수행하지 아니하 고, 다단계로 이루어진 폴리싱 공정들 중간에 수행하는데, 이 경우, 랩핑, DDSG 또는 DSG 공정에서 유발된 홈(pit)성 결함이 폴리싱 공정에서 제거되기 때문에, 습식 식각 공정에서 홈(pit)성 결함이 확대되는 문제가 유발되지 않는다.

그러므로, 본 발명은 실리콘 웨이퍼 표면에 원치 않는 거대 홈(pit)이 잔류되는 문제를 억제하여 이후 반도체 소자의 GOI 특성 등을 개선할 수 있고, 소자의 제조 수율을 향상시킬 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 웨이퍼를 제조함에 있어서, 습식 식각 공정을 DSP(double side polishing) 공정 이후에 수행하여, DSP 공정시 홈(pit)성 결함을 제거함으로써, 습식 식각시 홈(pit)성 결함이 확대되는 현상을 원천적으로 방지할 수 있다. 그러므로, 본 발명은 습식 식각에 의해 홈(pit)성 결함이 확대되고 최종 웨이퍼 표면에 잔류되는 문제를 억제하여 GOI와 같은 전기적 특성을 개선하고, 소자의 제조 수율을 향상시킬 수 있다.

Claims (3)

1. 실리콘 단결정 잉곳을 웨이퍼 형태로 절단하는 단계;

   상기 웨이퍼 형태로 절단된 실리콘 단결정의 편평도가 개선되도록 그 표면을 그라인딩하는 단계;

   상기 그라인딩된 실리콘 단결정의 표면을 1차 폴리싱하는 단계;

   상기 그라인딩시 유발되고 1차 폴리싱 후 잔류된 표면 결함이 제거되도록 상기 1차 폴리싱된 실리콘 단결정의 표면을 습식 식각하는 단계; 및

   상기 습식 식각된 실리콘 단결정의 표면을 2차 폴리싱하는 단계;

   를 포함하는 것을 특징으로 하는 웨이퍼의 제조방법.
2. 제 1 항에 있어서, 상기 웨이퍼 형태로 절단된 실리콘 단결정의 편평도가 개선되도록 그 표면을 그라인딩하는 단계는 랩핑(lapping) 공정, DDSG 공정 및 DSG 공정으로 구성된 그룹으로부터 선택되는 어느 하나의 공정으로 수행하는 것을 특징으로 하는 웨이퍼의 제조방법.
3. 제 1 항에 있어서, 상기 그라인딩된 실리콘 단결정의 표면을 1차 폴리싱하는 단계는 DSP 공정으로 수행하는 것을 특징으로 하는 웨이퍼의 제조방법.

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