KR20070091175A - Semiconductor device and semiconductor device control method - Google Patents

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KR20070091175A
KR20070091175A KR1020077015039A KR20077015039A KR20070091175A KR 20070091175 A KR20070091175 A KR 20070091175A KR 1020077015039 A KR1020077015039 A KR 1020077015039A KR 20077015039 A KR20077015039 A KR 20077015039A KR 20070091175 A KR20070091175 A KR 20070091175A
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히데키 코모리
소우이치 가와무라
마사노리 타야
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스펜션 엘엘씨
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Abstract

A semiconductor device includes a write voltage supplying circuit for supplying a drain of a memory cell with a write voltage; a detecting circuit for detecting the write voltage supplied by the write voltage supplying circuit by an output voltage of the write voltage supplying circuit; a frequency converting circuit for converting a clock signal outputted by a prescribed oscillation circuit into a low frequency clock signal when the write voltage supplied by the write voltage supplying circuit is reduced to a prescribed voltage or lower; and a voltage generating circuit for generating a voltage to be supplied to a gate of the memory cell by using the clock signal whose frequency is converted by the frequency converting circuit. Thus, a gate voltage is accurately controlled so as not to excess current supply capability of a program voltage generating circuit and multitudes of bits are written at the same time. Therefore, writing can be performed by utilizing the capability of the program voltage generating circuit to a maximum extent.

Description

반도체 장치 및 반도체 장치의 제어 방법 {SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE CONTROL METHOD}Semiconductor device and control method of semiconductor device {SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE CONTROL METHOD}

본 발명은 반도체 장치 및 반도체 장치의 제어 방법에 관한 것이다.The present invention relates to a semiconductor device and a control method of the semiconductor device.

도 1은 프로그래밍할 때 종래의 비휘발성 반도체 기억 장치의 회로 구성을 나타낸 도면이다. 도 1에 도시하는 바와 같이, 비휘발성 반도체 기억 장치(20)는 프로그램 전압 발생 회로(1), 프로그램 전압 공급 회로(2), 데이터 인 버퍼 회로(dinbuf_be)(3), Y 디코더(ysel)(4), 메모리 셀(5)을 포함한다. 메모리 셀(5)은 전하 축적층으로서 플로팅 게이트 또는 질화막을 구비한 플래쉬 메모리이며, 프로그래밍할 때 메모리 셀(5)의 드레인 단자에 고전압을 인가하여 전하 축적층에 핫 캐리어를 주입하도록 한다. 비휘발성 반도체 기억 장치(20)에 있어서의 높은 프로그램 전압(VPROG)은 프로그램 전압 발생 회로(1)가 생성하는 고전압이 일정한 전압으로 레귤레이트된 전압이며, 프로그램 전압 공급 회로(3)를 통하여 비트 라인(BL)에 접속되어 있는 공통 데이터 버스 라인에 공급된다.1 is a diagram showing the circuit configuration of a conventional nonvolatile semiconductor memory device when programming. As shown in FIG. 1, the nonvolatile semiconductor memory device 20 includes a program voltage generation circuit 1, a program voltage supply circuit 2, a data in buffer circuit dinbuf_be 3, and a Y decoder ysel ( 4) and a memory cell 5. The memory cell 5 is a flash memory having a floating gate or a nitride film as a charge storage layer. When programming, a high voltage is applied to the drain terminal of the memory cell 5 to inject hot carriers into the charge storage layer. The high program voltage VPROG in the nonvolatile semiconductor memory device 20 is a voltage whose high voltage generated by the program voltage generation circuit 1 is regulated to a constant voltage, and is a bit line through the program voltage supply circuit 3. It is supplied to a common data bus line connected to BL.

특허 문헌 1에 기재된 반도체 기억 장치는, 핫 일렉트론에 의하여 플로팅 게이트에 전자를 주입할 때에, 소정 값 이상의 전류를 제한하는 정전류 소자에 의하여 메모리 셀의 드레인에 공급하는 전류를 제어하고, 또한 소정 비교기의 출력에 의하여 컨트롤 게이트에 공급되는 게이트를 제어함으로써 프로그램 시간을 최소한으로 억제할 수 있는 것이다.The semiconductor memory device described in Patent Document 1 controls a current supplied to a drain of a memory cell by a constant current element that limits a current of a predetermined value or more when injecting electrons into a floating gate by hot electrons, By controlling the gate supplied to the control gate by the output, the program time can be minimized.

특허 문헌 1: 일본 공개 특허 공보 특개2001-15716호Patent Document 1: Japanese Unexamined Patent Publication No. 2001-15716

그러나, 메모리 셀(5)의 드레인에 전류를 공급하는 프로그램 전압 발생 회로(드레인 펌프)(1)에는 (프로그래밍되는 비트 수)×(1 비트당 프로그램 전류) 이상의 전류 공급 능력이 필요하고, 다중 비트를 동시에 프로그램하는 경우, 프로그램시에 메모리 셀(5)에 흐르는 전류가 크기 때문에, 드레인 펌프의 출력 전압이 저하되어, 다중 비트를 동시에 프로그래밍 할 수 없는 문제가 있다. 또한, 프로그램 전압 발생 회로(1)의 수를 증가시킴으로써 전류 공급 능력을 향상시키는 것도 가능하지만, 회로 규모가 커진다고 하는 문제가 있다. 또한, 상기 특허 문헌 1에 기재된 기술로는 정확하게 게이트 전압을 제어할 수 없다는 문제가 있다.However, the program voltage generation circuit (drain pump) 1 that supplies current to the drain of the memory cell 5 requires a current supply capability of (number of programmed bits) x (program current per bit) or more, and multiple bits. In the case of simultaneous programming, since the current flowing in the memory cell 5 during programming is large, there is a problem that the output voltage of the drain pump is lowered and multiple bits cannot be programmed simultaneously. In addition, it is also possible to improve the current supply capability by increasing the number of program voltage generation circuits 1, but there is a problem that the circuit scale becomes large. In addition, there is a problem that the gate voltage cannot be accurately controlled by the technique described in Patent Document 1.

이에, 본 발명은 상기 문제점을 감안하여 이루어진 것으로, 회로 규모를 크게 하지 않고, 다중 비트를 동시에 프로그래밍할 수 있는 반도체 장치 및 반도체 장치의 제어 방법을 제공하는 것을 목적으로 한다.Accordingly, the present invention has been made in view of the above problems, and an object thereof is to provide a semiconductor device and a method of controlling the semiconductor device that can be programmed simultaneously with multiple bits without increasing the circuit scale.

상기 과제를 해결하기 위하여, 본 발명은, 메모리 셀의 드레인에 프로그래밍 전압을 공급하는 프로그램 전압 공급 회로와, 상기 프로그램 전압 공급 회로가 공급하는 프로그램 전압에 기초하여 결정되는 클록 신호를 사용하여, 상기 메모리 셀의 게이트에 공급하는 전압을 발생하는 전압 발생 회로를 포함하는 반도체 장치이다. 본 발명에 의하면, 프로그램 전압 공급 회로가 공급하는 프로그램 전압에 기초하여 결정되는 클록 신호를 사용하여 메모리 셀의 게이트에 공급하는 전압을 발생함으로써, 프로그램 전압 발생 회로의 전류 공급 능력을 초과하지 않도록 정확하게 게이트 전압을 제어하여 다중 비트를 동시에 프로그래밍할 수 있다. 따라서, 프로그램 전압 발생 회로의 능력을 최대한으로 이용하여 프로그래밍을 할 수 있다. 또한, 프로그램 전압 발생 회로의 수를 증가시킬 필요가 없기 때문에 회로 규모는 커지지 않는다.MEANS TO SOLVE THE PROBLEM In order to solve the said subject, this invention uses the program voltage supply circuit which supplies a programming voltage to the drain of a memory cell, and the clock signal determined based on the program voltage supplied by the said program voltage supply circuit, The said memory A semiconductor device including a voltage generator circuit for generating a voltage supplied to a gate of a cell. According to the present invention, a gate signal of a memory cell is generated by using a clock signal determined based on a program voltage supplied by a program voltage supply circuit, so that the gate is accurately not exceeded the current supply capability of the program voltage generator circuit. By controlling the voltage, multiple bits can be programmed simultaneously. Therefore, programming can be performed using the full capacity of the program voltage generator circuit. In addition, the circuit scale does not increase because there is no need to increase the number of program voltage generator circuits.

상기 전압 발생 회로는, 상기 프로그래밍 전압 공급 회로가 공급하는 프로그램 전압이 소정 전압 이하로 저하된 경우에, 제1 클록 신호보다 주파수가 낮은 제2 클록 신호를 상기 프로그램 전압에 기초하여 결정되는 클록 신호로서 사용하는 것이 바람직하다. 본 발명에 의하면, 프로그램 전압이 소정 전압 이하로 저하된 경우, 게이트 전압의 승압을 지연시킬 수 있고, 프로그램 전압 발생 회로의 전류 공급 능력을 초과하지 않도록 다중 비트를 동시에 프로그래밍할 수 있다.The voltage generating circuit is a clock signal that is determined based on the program voltage as a second clock signal having a frequency lower than a first clock signal when a program voltage supplied by the programming voltage supply circuit is lowered to a predetermined voltage or less. It is preferable to use. According to the present invention, when the program voltage falls below a predetermined voltage, the boosting of the gate voltage can be delayed, and multiple bits can be programmed simultaneously so as not to exceed the current supply capability of the program voltage generation circuit.

본 발명의 반도체 장치는, 또한 상기 프로그램 전압 공급 회로가 공급하는 프로그램 전압에 따라서, 소정 발진 회로가 출력하는 클록 신호의 주파수를 변환함으로써, 상기 프로그램 전압에 기초하여 결정되는 클록 신호를 생성하는 주파수 변환 회로를 포함한다. 본 발명에 의하면, 프로그램 전압 발생 회로의 전류 공급 능력을 초과하지 않도록 게이트 전압을 제어할 수 있다.The semiconductor device of the present invention also converts a frequency of a clock signal output by a predetermined oscillation circuit according to a program voltage supplied by the program voltage supply circuit, thereby generating a frequency signal for generating a clock signal determined based on the program voltage. It includes a circuit. According to the present invention, the gate voltage can be controlled so as not to exceed the current supply capability of the program voltage generation circuit.

본 발명의 반도체 장치는, 또한 상기 프로그램 전압 공급 회로가 공급하는 프로그램 전압이 소정 전압 이하로 저하된 경우, 소정 발진 회로가 출력하는 클록 신호의 주파수를 저하시킴으로써 상기 프로그램 전압에 기초하여 결정되는 클록 신호를 생성하는 주파수 변환 회로를 포함한다. 본 발명에 의하면, 프로그램 전압의 저하에 따라서 게이트 전압의 승압을 지연시킬 수 있다.In the semiconductor device of the present invention, when the program voltage supplied by the program voltage supply circuit falls below a predetermined voltage, the clock signal determined based on the program voltage by lowering the frequency of the clock signal output by the predetermined oscillation circuit. It includes a frequency conversion circuit for generating a. According to the present invention, the boosting of the gate voltage can be delayed in accordance with the decrease in the program voltage.

본 발명의 반도체 장치는, 또한 상기 프로그램 전압 공급 회로가 공급하는 프로그램 전압의 저하를 상기 프로그램 전압 공급 회로의 출력 전압에 따라 검출하는 검출 회로를 포함한다. 본 발명에 의하면, 전압 공급 회로의 출력 전압을 모니터링함으로써 프로그램 전압 발생 회로의 전류 공급 능력을 초과하는지 여부를 검출할 수 있다.The semiconductor device of the present invention further includes a detection circuit that detects a drop in the program voltage supplied by the program voltage supply circuit according to the output voltage of the program voltage supply circuit. According to the present invention, it is possible to detect whether the current supply capability of the program voltage generation circuit is exceeded by monitoring the output voltage of the voltage supply circuit.

본 발명의 반도체 장치는, 또한 상기 프로그램 전압 공급 회로가 공급하는 프로그램 전압의 전하를 상기 프로그램 전압 공급 회로의 출력 전류에 따라 검출하는 검출 회로를 포함한다. 본 발명에 의하면, 전압 공급 회로의 출력 전류를 모니터링함으로써 프로그램 전압 발생 회로의 전류 공급 능력을 초과하는지 여부를 검출할 수 있다.The semiconductor device of the present invention also includes a detection circuit for detecting the charge of the program voltage supplied by the program voltage supply circuit according to the output current of the program voltage supply circuit. According to the present invention, it is possible to detect whether the current supply capability of the program voltage generation circuit is exceeded by monitoring the output current of the voltage supply circuit.

본 발명의 반도체 장치는, 또한 상기 프로그램 전압 공급 회로가 공급하는 프로그램 전압에 따라서, 상기 주파수 변환 회로가 변환하는 클록 신호의 주파수를 제어하기 위한 제어 신호를 발생하는 발생 회로를 포함한다.The semiconductor device of the present invention also includes a generation circuit for generating a control signal for controlling the frequency of the clock signal that the frequency conversion circuit converts in accordance with the program voltage supplied by the program voltage supply circuit.

상기 전압 발생 회로는 럼핑/ 게이트 방식에 의하여 상기 메모리 셀의 게이트에 공급하는 전압을 발생하는 것이 바람직하다. 상기 전압 발생 회로는, 예를 들면 다이오드형 챠지 펌프로 구성된다. 상기 반도체 장치는 반도체 기억 장치이다.Preferably, the voltage generation circuit generates a voltage supplied to a gate of the memory cell by a lumping / gate method. The said voltage generation circuit is comprised, for example with a diode type charge pump. The semiconductor device is a semiconductor memory device.

본 발명은 메모리 셀의 드레인에 프로그램 전압을 공급하는 공급 단계와, 상기 프로그램 전압에 기초하여 결정되는 클록 신호를 사용하여 상기 메모리 셀의 게이트에 공급하는 전압을 발생하는 발생 단계를 포함하는 반도체 장치의 제어 방법이다. 본 발명에 의하면, 프로그램 전압 공급 회로가 공급하는 프로그램 전압에 기초하여 결정되는 클록 신호를 사용하여 메모리 셀의 게이트에 공급하는 전압을 발생함으로써, 프로그램 전압 발생 회로의 전류 공급 능력을 초과하지 않도록 정확하게 게이트 전압을 제어하여 다비트를 동시에 프로그래밍할 수 있다. 따라서, 프로그램 전압 발생 회로의 능력을 최대한 이용한 프로그래밍을 할 수 있다. 또한, 프로그램 전압 발생 회로의 수를 증가시킬 필요가 없기 때문에 회로 규모는 커지지 않는다.The present invention includes a supplying step of supplying a program voltage to a drain of a memory cell, and a generating step of generating a voltage supplying the gate of the memory cell by using a clock signal determined based on the program voltage. Control method. According to the present invention, a gate signal of a memory cell is generated by using a clock signal determined based on a program voltage supplied by a program voltage supply circuit, so that the gate is accurately not exceeded the current supply capability of the program voltage generator circuit. By controlling the voltage, multiple bits can be programmed simultaneously. Therefore, programming using the full capability of the program voltage generator circuit can be performed. In addition, the circuit scale does not increase because there is no need to increase the number of program voltage generator circuits.

본 발명의 반도체 장치의 제어 방법은, 또한 상기 프로그램 전압이 소정 전압 이하로 저하된 경우, 소정 발진 회로가 출력하는 클록 신호를 주파수가 낮은 클록 신호로 변환하는 단계를 포함하고, 상기 발생 단계는 상기 변환 후의 클록 신호를 사용하여 상기 메모리 셀의 게이트에 공급하는 전압을 생성한다. 본 발명에 의하면, 프로그램 전압의 저하에 따라 게이트 전압의 승압을 지연시킬 수 있다.The control method of the semiconductor device of the present invention further includes converting a clock signal output by a predetermined oscillation circuit into a clock signal having a low frequency when the program voltage is lowered to a predetermined voltage or less, and the generating step includes: The voltage supplied to the gate of the memory cell is generated using the clock signal after conversion. According to the present invention, it is possible to delay the boosting of the gate voltage as the program voltage decreases.

본 발명의 반도체 장치의 제어 방법은, 또한 상기 프로그램 전압을 프로그램 전압 공급 회로의 출력 전압에 따라 검출하는 단계를 포함한다. 본 발명에 의하면, 전압 공급 회로의 출력 전압을 모니터링함으로써 프로그램 전압 발생 회로의 전류 공급 능력을 초과하는지 여부를 검출할 수 있다.The control method of the semiconductor device of the present invention also includes detecting the program voltage according to the output voltage of the program voltage supply circuit. According to the present invention, it is possible to detect whether the current supply capability of the program voltage generation circuit is exceeded by monitoring the output voltage of the voltage supply circuit.

본 발명의 반도체 장치의 제어 방법은, 또한 상기 프로그램 전압을 프로그램 전압 공급 회로의 출력 전류에 따라 검출하는 단계를 포함한다. 본 발명에 의하면, 전압 공급 회로의 출력 전류를 모니터링함으로써 프로그램 전압 발생 회로의 전류 공급 능력을 초과하는지 여부를 검출할 수 있다.The control method of the semiconductor device of the present invention also includes detecting the program voltage according to the output current of the program voltage supply circuit. According to the present invention, it is possible to detect whether the current supply capability of the program voltage generation circuit is exceeded by monitoring the output current of the voltage supply circuit.

도 1은 종래의 비휘발성 반도체 기억 장치의 프로그램시의 회로 구성을 나타낸 도면이다.1 is a diagram showing a circuit configuration at the time of programming a conventional nonvolatile semiconductor memory device.

도 2는 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 일부의 회로 구성을 나타낸 도면이다.FIG. 2 is a diagram showing a circuit configuration of a part of the nonvolatile semiconductor memory device according to the first embodiment.

도 3은 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 일부의 회로 구성을 나타낸 도면이다.3 is a diagram showing a circuit configuration of a part of the nonvolatile semiconductor memory device according to the first embodiment.

도 4는 제1 실시 형태에 따른 WL 전압 발생 회로를 나타낸 도면이다.4 is a diagram illustrating a WL voltage generation circuit according to the first embodiment.

도 5는 제1 실시 형태에 따른 프로그램 전압 공급 회로를 나타낸 도면이다.5 is a diagram illustrating a program voltage supply circuit according to the first embodiment.

도 6은 제1 실시 형태에 따른 프로그램 전압 검출 회로를 나타낸 도면이다.6 is a diagram illustrating a program voltage detection circuit according to the first embodiment.

도 7은 제1 실시 형태에 따른 WL 전압 제어 신호 발생 회로를 나타낸 도면이다.7 is a diagram illustrating a WL voltage control signal generation circuit according to the first embodiment.

도 8은 제1 실시 형태에 따른 주파수 변환 회로를 나타낸 도면이다.8 is a diagram illustrating a frequency conversion circuit according to the first embodiment.

도 9는 제1 실시 형태에 따른 시프터를 나타낸 도면이다.9 is a diagram illustrating a shifter according to the first embodiment.

도 10은 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 타이밍도이다.10 is a timing diagram of a nonvolatile semiconductor memory device according to the first embodiment.

도 11은 제2 실시 형태에 따른 비휘발성 반도체 기억 장치의 일부의 회로 구성을 나타낸 도면이다.11 is a diagram showing a circuit configuration of a part of the nonvolatile semiconductor memory device according to the second embodiment.

도 12는 제2 실시 형태에 따른 비휘발성 반도체 기억 장치의 일부의 회로 구성을 나타낸 도면이다.12 is a diagram showing a circuit configuration of a part of the nonvolatile semiconductor memory device according to the second embodiment.

도 13은 제2 실시 형태에 따른 WL 전압 제어 신호 발생 회로를 나타낸 도면이다.FIG. 13 is a diagram illustrating a WL voltage control signal generating circuit according to the second embodiment. FIG.

이하에, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.EMBODIMENT OF THE INVENTION Below, preferred embodiment of this invention is described with reference to an accompanying drawing.

제1 실시예First embodiment

도 2는 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 일부의 회로 구성을 나타낸 도면이다. 도 3은 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 일부의 회로 구성을 나타낸 도면이다. 도 2 및 도 3에 도시하는 바와 같이, 비휘발성 반도체 기억 장치(100)는 프로그램 전압 발생 회로(1), 프로그램 전압 공급 회로(2), 데이터 인 버퍼 회로(3), Y 디코더(ysel)(4), 메모리 셀(5), 프로그램 전압 검출 회로(6), WL 전압 제어 신호 발생 회로(7), 발진 회로(8), 주파수 변환 회로(9), WL 전압 발생 회로(10), WL 전압 공급 회로(11) 및 X 디코더(12)를 포함한다.FIG. 2 is a diagram showing a circuit configuration of a part of the nonvolatile semiconductor memory device according to the first embodiment. 3 is a diagram showing a circuit configuration of a part of the nonvolatile semiconductor memory device according to the first embodiment. As shown in FIGS. 2 and 3, the nonvolatile semiconductor memory device 100 includes a program voltage generation circuit 1, a program voltage supply circuit 2, a data in buffer circuit 3, and a Y decoder ysel ( 4), memory cell 5, program voltage detection circuit 6, WL voltage control signal generation circuit 7, oscillation circuit 8, frequency conversion circuit 9, WL voltage generation circuit 10, WL voltage Supply circuit 11 and X decoder 12.

메모리 셀(5)은, 예를 들면 p형 기판 표면에 N형의 소스 영역, 드레인 영역이 형성되고, 그들 영역 사이의 채널 영역 상에 절연막을 통하여 플로팅 게이트, 컨트롤 게이트가 형성된다. 컨트롤 게이트는 워드 라인(WL)에 접속되고, 드레인 영역은 비트 라인에 접속되며, 소스 영역은 소스 라인에 접속된다.In the memory cell 5, for example, an N-type source region and a drain region are formed on the surface of a p-type substrate, and a floating gate and a control gate are formed through an insulating film on the channel region between the regions. The control gate is connected to the word line WL, the drain region is connected to the bit line, and the source region is connected to the source line.

프로그램 동작에서는 플로팅 게이트에 챠지가 주입되어 있지 않은 데이터 “1”(소거 상태)의 메모리 셀에 대하여, 비트 라인과 워드 라인을 높은 전위로 하고, 소스 라인을 접지 등의 낮은 전위로 한다. 이에 따라, 소스-드레인 간에 높은 전압을 인가하여 핫 일렉트론을 생성하고, 그 핫 일렉트론을 플로팅 게이트에 주입한다.In the program operation, the bit lines and the word lines are set to high potentials and the source lines are set to low potentials, such as ground, for memory cells of data " 1 " (erased state) in which no charge is injected into the floating gate. Accordingly, a high voltage is applied between the source and the drain to generate a hot electron, and the hot electron is injected into the floating gate.

프로그램 전압 발생 회로(1)는, 예를 들면 다이오드형 챠지 펌프로 구성되고, 비트 라인(BL)에 프로그램 전압(VPROG)을 공급하기 위하여 승압 전압(DPUMP)을 발생시킨다. 프로그램 전압 공급 회로(2)는 메모리 셀(5)의 드레인에 프로그램 전압(VPROG)을 공급한다. 이 프로그램 전압 공급 회로(2)는 프로그램 전압 발생 회로(1)에 의하여 발생된 승압 전압(DPUMP)을 조정하고, 프로그램 전압(VPROG)을 비트 라인(BL)에 접속되어 있는 데이터 버스에 공급한다. 또한, 프로그램 전압 공급 회로(2)는 내부 기준 전압 CDV 및 신호 VPROGCOMP1을 생성한다.The program voltage generation circuit 1 is constituted of, for example, a diode-type charge pump, and generates a boost voltage DPUMP in order to supply the program voltage VPROG to the bit line BL. The program voltage supply circuit 2 supplies the program voltage VPROG to the drain of the memory cell 5. The program voltage supply circuit 2 adjusts the boosted voltage DPUMP generated by the program voltage generator 1, and supplies the program voltage VPROG to the data bus connected to the bit line BL. The program voltage supply circuit 2 also produces an internal reference voltage CDV and a signal VPROGCOMP1.

프로그램 전압 검출 회로(6)는 프로그램 전압 공급 회로(2)가 공급하는 프로그램 전압(VPROG)의 저하를 프로그램 전압 공급 회로(2)의 출력 전압에 따라 검출한다. 구체적으로는, 프로그램 전압 검출 회로(6)는 프로그램 전압 공급 회로(2)의 내부 기준 전압 CDV 및 제2 기준 전압 VREF2에 기초하여 프로그램 전압(VPROG)의 레벨을 검출한다. 여기서, 프로그램시에 메모리 셀(5)에 흐르는 전류는 메모리 셀(5)에 전하가 주입되는 레벨과, 메모리 셀(5)의 드레인 전압·게이트 전압에 따라서 결정된다. 다비트를 동시에 프로그램하는 경우, 메모리 셀(5)에 흐르는 전류가 너무 커져서 프로그램 전압 발생 회로(1)의 전류 공급 능력을 초과한 경우, 프로그램 전압(VPROG)이 저하되기 때문에, 메모리 셀(5)에 대하여 프로그램할 수 없는 경우도 있다. 따라서, 본 실시 형태에서는 프로그램 전압(VPROG)에 따라서 프로그램 전압 발생 회로(1)의 전류 공급 능력을 초과하지 않도록 게이트 전압을 제어 함으로써, 프로그램 전압 발생 회로(1)의 전류 공급 능력을 최대한 이용하여 다비트를 동시에 프로그래밍할 수 있도록 한다.The program voltage detection circuit 6 detects a drop in the program voltage VPROG supplied by the program voltage supply circuit 2 in accordance with the output voltage of the program voltage supply circuit 2. Specifically, the program voltage detection circuit 6 detects the level of the program voltage VPROG based on the internal reference voltage CDV and the second reference voltage VREF2 of the program voltage supply circuit 2. Here, the current flowing through the memory cell 5 during programming is determined in accordance with the level at which charge is injected into the memory cell 5 and the drain voltage and gate voltage of the memory cell 5. When programming multiple bits at the same time, when the current flowing in the memory cell 5 becomes too large to exceed the current supply capability of the program voltage generation circuit 1, the program voltage VPROG is lowered. In some cases, it cannot be programmed. Therefore, in the present embodiment, the gate voltage is controlled so as not to exceed the current supply capability of the program voltage generation circuit 1 in accordance with the program voltage VPROG, thereby making the most of the current supply capability of the program voltage generation circuit 1 to maximize the multi-bit. Allow simultaneous programming.

WL 전압 제어 신호 발생 회로(7)는 프로그램 전압 검출 회로(6)가 검출한 프로그램 전압 공급 회로(2)의 출력 전압에 따라서, 주파수 변환 회로(9)가 변환하는 클록 신호 VPP_OSC의 주파수를 제어하기 위한 제어 신호 ENVPPSL2를 생성한다.The WL voltage control signal generation circuit 7 controls the frequency of the clock signal VPP_OSC converted by the frequency conversion circuit 9 in accordance with the output voltage of the program voltage supply circuit 2 detected by the program voltage detection circuit 6. To generate the control signal ENVPPSL2.

발진 회로(8)는 발진 동작에 따라 클록 신호 OSC를 생성하는 것이다. 주파수 변환 회로(9)는 제어 신호 ENVPPSL2 및 프로그램시에 하이(High)로 되는 신호 PGM을 받아서 클록 신호 0SC를 클록 신호 VPP_OSC로 변환한다. 예를 들면, 주파수 변환 회로(9)는 드레인 전압을 공급하는 프로그램 전압 공급 회로(2)의 출력이 일정한 값에 의하여 전압의 강하가 일어나는 경우, 발진 회로(8)로부터의 클록 신호 OSC의 주파수를 지연시키고, 클록 신호 OSC보다 주파수가 낮은 클록 신호 VPP_OSC로 변환함으로써, 프로그램 전압에 기초하여 결정되는 클록 신호를 생성한다. 한편, 주파수 변환 회로(9)는, 드레인 전압을 공급하는 프로그램 전압 공급 회로(2)의 출력이 일정한 값에 의하여 전압 강하가 일어나지 않는 경우, 발진 회로(8)로부터의 클록 신호 OSC의 주파수와 동일한 주파수의 클록 신호 VPP_OSC를 출력한다. 이와 같이, 주파수 변환 회로(9)는 프로그램 전압 공급 회로(2)가 공급하는 프로그램 전압(VPROG)에 따라서 발진 회로(8)가 출력하는 클록 신호 OSC의 주파수를 변환함으로써, 프로그램 전압의 저하에 따라서 게이트 전압의 승압을 지연시킬 수 있다.The oscillation circuit 8 generates the clock signal OSC in accordance with the oscillation operation. The frequency conversion circuit 9 receives the control signal ENVPPSL2 and the signal PGM which becomes high at the time of programming, and converts the clock signal 0SC into the clock signal VPP_OSC. For example, the frequency converter circuit 9 sets the frequency of the clock signal OSC from the oscillator circuit 8 when the voltage drop occurs due to a constant value of the output of the program voltage supply circuit 2 that supplies the drain voltage. By delaying and converting into a clock signal VPP_OSC having a frequency lower than that of the clock signal OSC, a clock signal determined based on the program voltage is generated. On the other hand, the frequency conversion circuit 9 is equal to the frequency of the clock signal OSC from the oscillation circuit 8 when the voltage drop does not occur due to a constant value of the output of the program voltage supply circuit 2 that supplies the drain voltage. Output the clock signal VPP_OSC of frequency. In this way, the frequency conversion circuit 9 converts the frequency of the clock signal OSC output by the oscillator circuit 8 in accordance with the program voltage VPROG supplied by the program voltage supply circuit 2, thereby reducing the program voltage. The boost of the gate voltage can be delayed.

WL 전압 발생 회로(1O)는 럼핑// 게이트 방식에 의하여, 프로그램 전압 공급 회로(2)가 공급하는 프로그램 전압(VPROG)에 기초하여 결정되는 클록 신호 VPP_OSC를 사용하여 메모리 셀(5)의 게이트에 공급하는 전압을 발생하는 회로이다. 여기서, 럼핑 게이트 방식이란, 셀의 게이트에 전압을 상승시키면서 인가하여 정확하게 프로그램하는 것이다. 이 WL 전압 발생 회로(10)는, 예를 들면 다이오드형 챠지 펌프로 구성되고, 주파수 변환 회로(9)로부터의 클록 신호 VPP_OSC 및 신호 PGM을 받아서 워드 라인(WL)의 고전압인 승압 전압 VPPI를 생성한다.The WL voltage generation circuit 10 is connected to the gate of the memory cell 5 using the clock signal VPP_OSC determined based on the program voltage VPROG supplied by the program voltage supply circuit 2 by a lumping / gate method. It is a circuit that generates a supply voltage. Here, the lumped gate method is applied to the gate of the cell while increasing the voltage to accurately program. The WL voltage generation circuit 10 is constituted of, for example, a diode-type charge pump, and receives a clock signal VPP_OSC and a signal PGM from the frequency conversion circuit 9 to generate a boosted voltage VPPI which is a high voltage of the word line WL. do.

도 4는 제1 실시 형태에 따른 WL 전압 발생 회로를 나타낸 도면이다. 도 4에 도시하는 바와 같이, WL 전압 발생 회로(10)는 트랜지스터(101), 다이오드(102 내지 109), 캐패시터(110 내지 113)를 포함한다. 이 WL 전압 발생 회로(10)는 다이오드(102 내지 109)에 의하여 복수의 캐패시터(110 내지 113)가 병렬로 접속된 챠지 펌프 회로이다. 신호 PGM이 하이(High)로 되면, 클록 신호 VPP_OSC 및 그 상보 신호 VPP_OSCB에 의하여 캐패시터(110 내지 113)가 구동되고, 출력 전압 VPPI는 승압된다.4 is a diagram illustrating a WL voltage generation circuit according to the first embodiment. As shown in FIG. 4, the WL voltage generation circuit 10 includes a transistor 101, diodes 102 to 109, and capacitors 110 to 113. This WL voltage generation circuit 10 is a charge pump circuit in which a plurality of capacitors 110 to 113 are connected in parallel by diodes 102 to 109. When the signal PGM goes high, the capacitors 110 to 113 are driven by the clock signal VPP_OSC and its complementary signal VPP_OSCB, and the output voltage VPPI is boosted.

이 WL 전압 발생 회로(10)는 주파수 변환 회로(9)로부터의 클록 신호 VPP_OSC에 따라, 워드 라인(WL)이 승압할 때의 승압율을 결정한다. 예를 들면, WL 전압 발생 회로(10)는, 프로그램 전압 공급 회로(2)가 공급하는 프로그램 전압(VPROG)이 소정 전압 이하로 저하된 경우에, 제1 클록 신호 OSC보다 주파수가 낮은 제2 클록 신호 VPP_OSC를 프로그램 전압에 기초하여 결정되는 클록 신호로서 사용하여 메모리 셀(5)의 게이트에 공급하는 전압을 승압한다. 또한, 승압율은 클록이 지연될수록 저하된다.The WL voltage generation circuit 10 determines the boost ratio when the word line WL steps up in accordance with the clock signal VPP_OSC from the frequency converter circuit 9. For example, when the program voltage VPROG supplied by the program voltage supply circuit 2 falls below a predetermined voltage, the WL voltage generation circuit 10 has a second clock having a lower frequency than the first clock signal OSC. The voltage supplied to the gate of the memory cell 5 is boosted by using the signal VPP_OSC as a clock signal determined based on the program voltage. In addition, the boost ratio decreases as the clock is delayed.

WL 전압 공급 회로(11)는 WL 전압 발생 회로(10)에 의하여 발생된 승압 전압 VPPI를 소정 전압으로 조정하도록 동작하고, 게이트 전압 VPXG를 X 디코더(12)에 인가한다.The WL voltage supply circuit 11 operates to adjust the boosted voltage VPPI generated by the WL voltage generation circuit 10 to a predetermined voltage, and applies the gate voltage VPXG to the X decoder 12.

도 5는 프로그램 전압 공급 회로(2)를 나타낸 도면이다. 도 5에 도시하는 바와 같이, 프로그램 전압 공급 회로(2)는 비교 회로(21), PMOS 트랜지스터(22), 캐패시터(23, 24)를 포함한다. 프로그램이 시작되어 승압 전압 DPUMP 및 프로그램 전압(VPROG)이 승압되고 프로그램 전압(VPROG)의 분압 전압(CDV)이 기준 전압 VREF1보다 높아지면, 비교 회로(21)는 하이(High) 신호 VPROCCOMP1을 출력하여 PMOS 트랜지스터(22)의 게이트를 줄여서 프로그램 전압(VPROG)이 더 이상 상승하지 않도록 레귤레이트한다. 프로그램 전압(VPROG)의 분압 전압(CDV)은 프로그램 전압 공급 회로(2)의 내부 기준 전압으로서 프로그램 전압 검출 회로(6)에 공급되고, 비교 회로(21)의 출력 신호 VPROGCOMP1은 프로그램 전압 검출 회로(6)에 공급된다.5 shows a program voltage supply circuit 2. As shown in FIG. 5, the program voltage supply circuit 2 includes a comparison circuit 21, a PMOS transistor 22, and capacitors 23 and 24. When the program is started and the boosted voltage DPUMP and the program voltage VPROG are boosted and the divided voltage CDV of the program voltage VPROG becomes higher than the reference voltage VREF1, the comparison circuit 21 outputs the high signal VPROCCOMP1. The gate of the PMOS transistor 22 is reduced to regulate the program voltage VPROG so that it no longer rises. The divided voltage CDV of the program voltage VPROG is supplied to the program voltage detection circuit 6 as an internal reference voltage of the program voltage supply circuit 2, and the output signal VPROGCOMP1 of the comparison circuit 21 is a program voltage detection circuit ( 6) is supplied.

도 6은 프로그램 전압 검출 회로(6)를 나타낸 도면이다. 도 6에 도시하는 바와 같이, 프로그램 전압 검출 회로(6)는 회로(61) 내지 회로(63)를 포함한다. 회로61은 PMOS 트랜지스터(611), NMOS 트랜지스터(612, 613), 래치 회로(614), 인버터(615, 616)를 포함하고, 프로그램시에 하이(High)로 되는 신호 PGM과 프로그램 전압 공급 회로(2)의 비교 회로(21)의 출력 신호 VPROGCOMP1로부터 신호 SLD를 생성한다.6 shows a program voltage detection circuit 6. As shown in FIG. 6, the program voltage detection circuit 6 includes circuits 61 to 63. The circuit 61 includes a PMOS transistor 611, NMOS transistors 612 and 613, a latch circuit 614, and inverters 615 and 616, and includes a signal PGM and a program voltage supply circuit (high) when being programmed. The signal SLD is generated from the output signal VPROGCOMP1 of the comparison circuit 21 in 2).

회로 62는 NAND 회로(621) 및 인버터(622)를 포함하고, 신호 SLD 및 신호 PGM으로부터 신호 ENVPPSL1을 생성한다. 회로(63)는 비교 회로(631) 및 인버 터(632)를 포함한다. 여기서, 기준 전압 VREF2＜기준 전압 VREF1로 설정되어 있다. 신호 ENVPPSEL1이 로우(Low)일 때, 비교 회로(631)는 비활성이고 인버터(632)의 출력 VPROGCOMP2는 로우(Low)로 된다. 한편, 신호 ENVPPSEL1이 하이(High)일 때에, 즉, 프로그램 시작시에 프로그램 전압(VPROG)이 상승하여 분압 전압(CDV)이 기준 전압 VREF1을 초과하면, 래치 회로(614)는 신호 하이(High)(출력 DB 측)를 래치하고, 비교 회로(631)는 활성화된다. 그 후, 프로그램 전압(VPROG)이 저하되어 분압 전압 CDV가 기준 전압 VREF2보다 낮아지면, 신호 VPROGCOMP2는 하이(High)로 된다.Circuit 62 includes a NAND circuit 621 and an inverter 622 and generates a signal ENVPPSL1 from the signal SLD and the signal PGM. The circuit 63 includes a comparison circuit 631 and an inverter 632. Here, the reference voltage VREF2 < reference voltage VREF1 is set. When the signal ENVPPSEL1 is low, the comparison circuit 631 is inactive and the output VPROGCOMP2 of the inverter 632 becomes low. On the other hand, when the signal ENVPPSEL1 is high, that is, when the program voltage VPROG rises at the start of the program and the divided voltage CDV exceeds the reference voltage VREF1, the latch circuit 614 performs the signal high. (Output DB side) is latched, and the comparison circuit 631 is activated. Thereafter, when the program voltage VPROG is lowered and the divided voltage CDV becomes lower than the reference voltage VREF2, the signal VPROGCOMP2 becomes high.

도 7은 WL 전압 제어 신호 발생 회로(7)를 나타낸 도면이다. 도 7에 도시하는 바와 같이, WL 전압 제어 신호 발생 회로(7)는 PMOS 트랜지스터(71), NMOS 트랜지스터(72, 73), 래치 회로(74)를 포함한다. WL 전압 제어 신호 발생 회로(7)는, 신호 ENVPPSL1 및 신호 VPROGCOMP2가 액티브(High)로 되었을 때, 래치 회로(74)는 신호 하이(High)(출력 DB 측)를 래치하고, 하이(High) 레벨의 신호 ENVPPSL2를 생성한다. 이 신호 ENVPPPSL2는 주파수 변환 회로(9)에 입력되어 메모리 셀(5)의 게이트에 인가하는 전위를 조정한다.7 shows the WL voltage control signal generating circuit 7. As shown in FIG. 7, the WL voltage control signal generation circuit 7 includes a PMOS transistor 71, NMOS transistors 72 and 73, and a latch circuit 74. When the signal ENVPPSL1 and the signal VPROGCOMP2 become active, the WL voltage control signal generation circuit 7 latches the signal High (output DB side) and the high level. Generates the signal ENVPPSL2. This signal ENVPPPSL2 is input to the frequency conversion circuit 9 to adjust the potential applied to the gate of the memory cell 5.

도 8은 주파수 변환 회로(9)를 나타낸 도면이다. 도 8에 도시하는 바와 같이, 주파수 변환 회로(9)는 회로(91) 내지 회로(94)를 포함한다. 회로 91은 인버터(911 내지 917), NAND 회로(918), 캐패시터(919)를 포함하고, 신호 PGM이 인버터(911)에 입력되며, 인버터(912) 및 인버터(915)의 출력이 NAND 회로(918)에 입력되고, 인버터(916)로부터 신호 RSTCNT가 출력되고, 그 반전 신호인 신호 RSTCNTB가 인버터(917)로부터 회로(93)에 출력된다. 이와 같이, 회로 91은 신호 PGM이 로 우(Low)에서 하이(High)로 되면, 신호 RSTCNTB는 로우(Low) 펄스를 출력하고 회로(93)를 리셋 동작시킨다.8 shows the frequency conversion circuit 9. As shown in FIG. 8, the frequency conversion circuit 9 includes circuits 91 to 94. The circuit 91 includes inverters 911 to 917, a NAND circuit 918, and a capacitor 919, a signal PGM is input to the inverter 911, and outputs of the inverter 912 and the inverter 915 are NAND circuits ( The signal RSTCNT is inputted to the 918, the signal RSTCNT is output from the inverter 916, and the signal RSTCNTB, which is the inverted signal, is output from the inverter 917 to the circuit 93. As such, when the signal PGM goes from low to high, the signal RSTCNTB outputs a low pulse and resets the circuit 93.

회로 92는 인버터(921 내지 926), NOR 회로(927 내지 929)를 포함하고, WL 전압 제어 신호 발생 회로(7)로부터의 신호 ENVPPSL2가 인버터(921)에 입력되고, 인버터(921)의 출력 및 클록 신호 OSC가 NOR 회로(927)에 입력되고, NOR 회로(927)의 출력이 인버터(922) 및 NOR 회로(929)에 입력되며, 인버터(924)의 출력이 NOR 회로(929)에 입력되고, 인버터(926)의 출력이 NOR 회로(928)에 입력되고, 인버터(924)의 출력이 신호 ERCLK, 인버터(926)의 출력이 신호 ERCLKB로서 시프터(931)에 입력된다. 이와 같이, 회로(92)는 신호 ENVPPSL2가 로우(Low)일 때에는 클록 신호 OSC를 디스에이블로 하여 신호 ERCLK를 로우(Low)로 고정하고, 신호 ENVPPSL2가 하이(High)일 때는 클록 신호 OSC를 인에이블로 하여 신호 ERCLK는 클록 신호 OSC로 된다. 이 신호 ERCLK는 회로(93)를 구동하는 신호가 된다.The circuit 92 includes inverters 921 to 926 and NOR circuits 927 to 929, the signal ENVPPSL2 from the WL voltage control signal generation circuit 7 is input to the inverter 921, and the output of the inverter 921 and The clock signal OSC is input to the NOR circuit 927, the output of the NOR circuit 927 is input to the inverter 922 and the NOR circuit 929, and the output of the inverter 924 is input to the NOR circuit 929. The output of the inverter 926 is input to the NOR circuit 928, the output of the inverter 924 is input to the shifter 931 as the signal ERCLK, and the output of the inverter 926 as the signal ERCLKB. In this manner, the circuit 92 disables the clock signal OSC when the signal ENVPPSL2 is low to fix the signal ERCLK low, and the clock signal OSC when the signal ENVPPSL2 is high. The signal ERCLK becomes the clock signal OSC. This signal ERCLK becomes a signal for driving the circuit 93.

회로 93은 시프터(931, 932)를 포함한 분주 회로이다. 도 9는 시프터(931)를 나타낸 도면이다. 도 9에 도시하는 바와 같이, 시프터(931)는 PMOS 트랜지스터(932 내지 934), NMOS 트랜지스터(935 내지 941), 인버터(942 내지 948), NAND 회로(949, 950)를 포함한다. 신호 ERCLK, 신호 ERCLKB, 신호 RSTCNT 및 신호 RSTCNTB로부터 클록 신호 CLK100 또는 클록 신호 CLK200을 생성하여 회로(94)에 공급한다. 이와 같이, 회로 93은 신호 ERCLK가 클록 신호 OSC에 따라 클록 동작을 하고 있을 때에는 2배 주기의 클록 신호(CLK100) 및 4배 주기의 클록 신호 CLK200을 생성하고, 신호 ERCLK가 고정되어 있을 때는 클록 신호를 생성하지 않는다.Circuit 93 is a divider circuit including shifters 931 and 932. 9 shows a shifter 931. As shown in FIG. 9, the shifter 931 includes PMOS transistors 932 to 934, NMOS transistors 935 to 941, inverters 942 to 948, and NAND circuits 949 and 950. The clock signal CLK100 or the clock signal CLK200 is generated from the signal ERCLK, the signal ERCLKB, the signal RSTCNT, and the signal RSTCNTB, and supplied to the circuit 94. In this manner, the circuit 93 generates the clock signal CLK100 with a double cycle and the clock signal CLK200 with a four cycle when the signal ERCLK is clocked in accordance with the clock signal OSC, and the clock signal when the signal ERCLK is fixed. Does not generate

도 8로 다시 돌아가서 설명하면, 회로(94)는 인버터(941, 942), NOR 회로(943 내지 945)를 포함한다. 클록 신호 CLK100 또는 클록 신호 CLK200 및 인에이블 신호 ENB가 NOR 회로(943)에 입력된다. 여기서, 클록 신호 CLK100 또는 클록 신호 CLK200의 선택은 메탈 배선에 의하여 이루어진다. 인에이블 신호 ENB를 받은 인버터(941)의 출력 및 클록 신호 OSC가 NOR 회로(944)에 입력된다. NOR 회로(943, 944)의 출력이 NOR 회로(945)에 입력되고, 인버터(942)로부터 클록 신호 VPP_OSC가 WL 전압 발생 회로(10)에 출력된다. 이와 같이, 회로 94는 신호 ENB가 하이(High)(신호 ENVPPSL2가 로우(Low))일 때는 신호 VPP_OSC가 클록 신호 OSC가 되고, 신호 ENB가 로우(Low)(신호 ENVPPSL2가 하이(High))일 때에 신호 VPP_OSC가 클록 신호 CLK100 또는 CLK200으로 된다.Referring back to FIG. 8, the circuit 94 includes inverters 941 and 942 and NOR circuits 943 to 945. The clock signal CLK100 or the clock signal CLK200 and the enable signal ENB are input to the NOR circuit 943. Here, the selection of the clock signal CLK100 or the clock signal CLK200 is made by metal wiring. The output of the inverter 941 receiving the enable signal ENB and the clock signal OSC are input to the NOR circuit 944. The outputs of the NOR circuits 943 and 944 are input to the NOR circuit 945, and the clock signal VPP_OSC is output from the inverter 942 to the WL voltage generation circuit 10. Thus, circuit 94 has signal VPP_OSC as clock signal OSC when signal ENB is high (signal ENVPPSL2 is low), and signal ENB is low (signal ENVPPSL2 is high). At that time, the signal VPP_OSC becomes the clock signal CLK100 or CLK200.

입력에 클록 신호 CLK100을 사용하는 경우, 클록 신호 VPP_OSC의 주파수가 클록 신호 OSC의 2배가 되고, 클록 신호 CLK200을 사용하는 경우, 클록 신호 VPP_OSC의 주파수가 클록 신호 OSC의 4배가 되도록 설정되어 있다. 이하에서는 클록 신호 CLK100을 사용한다.When the clock signal CLK100 is used for the input, the frequency of the clock signal VPP_OSC is twice the clock signal OSC, and when the clock signal CLK200 is used, the frequency of the clock signal VPP_OSC is four times the clock signal OSC. The clock signal CLK100 is used below.

동시에 프로그래밍하는 비트 수가 적은 경우, 프로그램 전압 공급 회로(2)의 출력 VPROG는 저하되지 않기 때문에 신호 ENVPPSL2가 로우(Low)이고, 주파수 변환 회로(9)는 클록 신호 OSC의 주파수를 변경하지 않고 클록 신호 VPP_OSC로서 출력한다. 따라서, 워드 라인(WL)의 승압율은 계속 높은 상태이다. 한편, 동시에 프로그래밍하는 비트 수가 증가하여 프로그램 전압 공급 회로(2)의 출력 VPROG가 저하되면, 신호 ENVPPSL2가 하이(High)로 되고, 주파수 변환 회로(9)는 클록 신호 OSC를 2배 주기의 클록 신호 VPP_OSC로 변환한다. 워드 라인(WL)의 승압율이 완만하게 되기 때문에, 메모리 셀(5)의 프로그램 전류가 적어져서, 프로그램 전압 공급 회로(2)의 프로그램 전압(VPROG)은 원 상태로 돌아간다.When the number of bits to be programmed at the same time is small, the signal ENVPPSL2 is low because the output VPROG of the program voltage supply circuit 2 does not deteriorate, and the frequency conversion circuit 9 does not change the frequency of the clock signal OSC but the clock signal. Output as VPP_OSC. Therefore, the boost ratio of the word line WL remains high. On the other hand, when the number of bits to be programmed at the same time increases and the output VPROG of the program voltage supply circuit 2 is lowered, the signal ENVPPSL2 becomes high, and the frequency conversion circuit 9 sets the clock signal OSC to a clock signal having a double cycle. Convert to VPP_OSC. Since the boost ratio of the word line WL becomes slow, the program current of the memory cell 5 decreases, and the program voltage VPROG of the program voltage supply circuit 2 returns to its original state.

다음으로, 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 동작에 대하여 설명한다. 도 10은 제1 실시 형태에 따른 비휘발성 반도체 기억 장치(1)의 타이밍도이다. 본 실시 형태에 따른 프로그래밍 동작에서는 프로그램 비트 수가 많아서 프로그램 전압(VPROG)에 드롭이 발생하는 케이스 1과, 프로그램 비트 수가 비교적 적어서 드롭이 발생하지 않는 케이스 2가 존재한다. 또한, 신호에 따라서는 케이스 1의 파형을 실선으로, 케이스 2의 파형을 점선으로 나타낸다.Next, the operation of the nonvolatile semiconductor memory device according to the first embodiment will be described. 10 is a timing diagram of the nonvolatile semiconductor memory device 1 according to the first embodiment. In the programming operation according to the present embodiment, there are case 1 in which the number of program bits causes a drop in the program voltage VPROG, and case 2 in which the drop does not occur because the number of program bits is relatively small. In addition, depending on the signal, the waveform of Case 1 is shown by the solid line, and the waveform of Case 2 is shown by the dotted line.

프로그램 베리파이 기간(2)에 전압 V_PGMV가 워드 라인(WL)에 인가된다. (3)의 기간 동안, 프로그램 전압 공급 회로(2) 내의 PMOS 트랜지스터(22)는 프로그램 전압(VPROG)의 분압 전압 CDV＜기준 전압 VREF1이기 때문에, 상시 온으로 되어 있고, 급속히 프로그램 전압(VPROG)은 소정 전압(예를 들면, 5V)까지 승압된다. (4)의 기간 동안, 프로그램 전압 공급 회로(2) 내의 PMOS 트랜지스터(22)는 분압 전압 CDV가 기준 전압 VREF1을 초과할 때마다 온/오프를 반복하여(VPROGCOMP1의 파형 참조) 프로그램 전압(VPROG)이 일정하게 되도록 그 전압을 유지한다. 승압 전압 VPPI가 소정 전압까지 상승하면, 승압 전압 VPPI가 게이트 전압 VPXG에 공급되고, 그 게이트 전압 VPXG는 워드 라인(WL)에 출력되어 메모리 셀(5)에의 실제의 프로그램이 시작된다(5). 이 때, 발진 회로(8)에 의하여 구동된다.In the program verification period 2, the voltage V_PGMV is applied to the word line WL. During the period of (3), the PMOS transistor 22 in the program voltage supply circuit 2 is always on because the divided voltage CDV < reference voltage VREF1 of the program voltage VPROG, and the program voltage VPROG rapidly becomes The voltage is raised to a predetermined voltage (for example, 5V). During the period of (4), the PMOS transistor 22 in the program voltage supply circuit 2 repeats on / off whenever the divided voltage CDV exceeds the reference voltage VREF1 (see waveform of VPROGCOMP1) and the program voltage VPROG. The voltage is kept to be constant. When the boosted voltage VPPI rises to a predetermined voltage, the boosted voltage VPPI is supplied to the gate voltage VPXG, and the gate voltage VPXG is outputted to the word line WL to start the actual program to the memory cell 5 (5). At this time, it is driven by the oscillation circuit 8.

프로그램 전압 공급 회로(2) 내의 PMOS 트랜지스터(22)는 프로그램 전 압(VPROG)의 분압 전압 CDV＜기준 전압 VREF1인 경우에는 상시 온(ON)이 되지만, 프로그램 전압(VPROG)이 내려가서 분압 전압 CDV＜기준 전압 VREF2까지 내려가면, 승압 전압 VPPI, 즉, 워드 라인 전압의 승압율을 낮게 한다(6). (7)의 기간에서, 프로그램 전압(VPROG)는 소정 전위로 돌아가기 때문에 레귤레이션은 (5)과 동일한 동작을 실시한다.The PMOS transistor 22 in the program voltage supply circuit 2 is always ON when the divided voltage CDV <reference voltage VREF1 of the program voltage VPROG, but the program voltage VPROG is lowered to divide the divided voltage CDV. When the voltage falls to the reference voltage VREF2, the boost voltage VPPI, that is, the boost ratio of the word line voltage is lowered (6). In the period of (7), since the program voltage VPROG returns to a predetermined potential, the regulation performs the same operation as that of (5).

(8)에 나타낸 케이스 2에서는 WL 전압 발생 회로(10)가 클록 신호 OSC와 동일한 주기의 클록 신호 VPP_OSC로 구동되므로 빠르게 승압된다. 한편, (9)에 나타낸 케이스 1에서는 워드 라인 전압이 어느 정도까지 높아지고, 프로그램 전압(VPROG)이 드롭(ENVPPSLS2가 하이(High)로 된다)하면, WL 전압 발생 회로(10)가 2배 주기의 클록 신호 VPP_OSC에 의하여 구동되어, 워드 라인(WL)의 승압율이 낮게 제어된다. 게이트 전압 VPXG는 MAX(약 9V)까지 승압되고, 그 후 일정한 전압을 유지하도록 레귤레이트된다(10). 이와 같이, 프로그램 중에 프로그램 전압 검출 회로(6)는 신호 VPROGCOMP2가 로우(Low)를 유지하는 경우에는, 칩의 제어 회로가 신호 PGM을 소정 기간만 액티브로 하지만, 신호 VPROGCOMP2가 하이(High)로 되고 프로그램 전압(VPROG)에 드롭이 발생하는 것을 검출하면, 칩의 제어 회로가 신호 PGM을 액티브로 하는 기간을 길게 제어하여 프로그램 시간을 길게 한다. (1)에 나타낸 기간은 케이스 1과 케이스 2의 프로그램 시간의 차이를 나타낸다.In the case 2 shown in (8), the WL voltage generation circuit 10 is driven up by the clock signal VPP_OSC of the same period as the clock signal OSC, so that the voltage rises rapidly. On the other hand, in case 1 shown in (9), when the word line voltage becomes high to some extent and the program voltage VPROG drops (the ENVPPSLS2 becomes high), the WL voltage generation circuit 10 has a double cycle. Driven by the clock signal VPP_OSC, the boost ratio of the word line WL is controlled to be low. The gate voltage VPXG is boosted to MAX (about 9V) and then regulated to maintain a constant voltage (10). In this manner, when the program voltage detection circuit 6 maintains the signal VPROGCOMP2 low during programming, the control circuit of the chip keeps the signal PGM active only for a predetermined period, but the signal VPROGCOMP2 becomes high. When it is detected that a drop occurs in the program voltage VPROG, the control circuit of the chip controls the long period for activating the signal PGM to lengthen the program time. The period shown in (1) represents the difference between the program times of Case 1 and Case 2.

본 실시 형태에 따르면, 메모리 셀의 프로그램시에 드레인 전압을 공급하는 프로그램 전압 공급 회로(2)로부터의 출력 전압을 모니터링하고, 일정한 값에 의하여 전압 저하가 발생한 경우에는, 게이트 전압을 제어하는 WL 전압 발생 회로(10) 에 입력되는 클록 신호의 주파수를 지연시켜서, 메모리 셀에 전류가 과도하게 흐르지 않도록 한다. 즉, 프로그래밍하는 비트 수가 많고 프로그램 전압 발생 회로(1)의 전류 공급 능력을 초과하는 때에는 워드 라인(WL)의 승압율을 내리고, 프로그래밍하는 비트 수가 적은 경우에는 워드 라인의 승압율은 내리지 않고 프로그램을 실시함으로써, 프로그램 전압 발생 회로(1)의 전류 공급 능력을 최대한 이용한 프로그램을 실시할 수 있다.According to the present embodiment, the WL voltage for monitoring the output voltage from the program voltage supply circuit 2 for supplying the drain voltage at the time of programming the memory cell, and for controlling the gate voltage when a voltage drop occurs due to a constant value. The frequency of the clock signal input to the generation circuit 10 is delayed so that current does not flow excessively in the memory cell. In other words, when the number of bits to be programmed is large and the current supply capability of the program voltage generation circuit 1 is exceeded, the boosting rate of the word line WL is lowered. When the number of bits to be programmed is small, the boosting rate of the word line is not lowered. By implementing, the program which utilizes the current supply capability of the program voltage generation circuit 1 to the maximum can be implemented.

제2 실시예Second embodiment

다음으로, 제2 실시예에 대하여 설명한다. 도 11(a)는 제2 실시 형태에 따른 비휘발성 반도체 기억 장치의 일부의 회로 구성을 나타낸 도면이다. 도 12는 제2 실시 형태에 따른 비휘발성 반도체 기억 장치의 일부의 회로 구성을 나타낸 도면이다. 도 11 및 도 12에 도시하는 바와 같이, 비휘발성 반도체 기억 장치(200)는 프로그램 전압 발생 회로(1), 프로그램 전압 공급 회로(2), 데이터 인 버퍼 회로(3), Y 디코더(ysel)(4), 메모리 셀(5), WL 전압 제어 신호 발생 회로(207), 발진 회로(8), 주파수 변환 회로(9), WL 전압 발생 회로(10), WL 전압 공급 회로(11), X 디코더(12) 및 전류 검출 회로(213)를 포함한다. 메모리 셀(5)은 게이트가 워드 라인(WL)에 인가된 전압에 따라서 제어된다. 패스 트랜지스터(41, 42)는 비트 라인(BL)을 선택하기 위한 것이다.Next, a second embodiment will be described. FIG. 11A is a diagram showing a circuit configuration of a part of the nonvolatile semiconductor memory device according to the second embodiment. 12 is a diagram showing a circuit configuration of a part of the nonvolatile semiconductor memory device according to the second embodiment. As shown in FIGS. 11 and 12, the nonvolatile semiconductor memory device 200 includes a program voltage generation circuit 1, a program voltage supply circuit 2, a data in buffer circuit 3, and a Y decoder ysel ( 4), memory cell 5, WL voltage control signal generation circuit 207, oscillation circuit 8, frequency conversion circuit 9, WL voltage generation circuit 10, WL voltage supply circuit 11, X decoder 12 and a current detection circuit 213. The memory cell 5 is controlled according to the voltage at which the gate is applied to the word line WL. The pass transistors 41 and 42 are for selecting the bit line BL.

데이터 인 버퍼 회로(3)는 NMOS 트랜지스터(31 내지 33), PMOS 트랜지스터(34 내지 36) 및 인버터(37)를 포함하고, NMOS 트랜지스터(32, 33), PMOS 트랜지스터(34, 35)는 레벨 시프트 회로를 구성한다. 프로그램시에 신호 PGMn이 하 이(High)로 되면, 프로그램 고전압(VPROG)는 그대로 PMOS 트랜지스터(36)로부터 데이터 버스 DATABn에 공급된다.The data in buffer circuit 3 includes the NMOS transistors 31 to 33, the PMOS transistors 34 to 36, and the inverter 37, and the NMOS transistors 32 and 33 and the PMOS transistors 34 and 35 are level shifted. Configure the circuit. When the signal PGMn becomes high during programming, the program high voltage VPROG is supplied from the PMOS transistor 36 to the data bus DATABn as it is.

전류 검출 회로 213은 프로그램 전압 공급 회로(2)가 공급하는 프로그램 전압 VPROC의 저하를 프로그램 전압 공급 회로(2)의 출력 전류에 따라서 검출한다. 전류 검출 회로(213)는 PMOS 트랜지스터(214) 및 비교 회로(215)를 포함한다. PMOS 트랜지스터 214는 프로그램 전압 공급 회로(2)의 출력과 16비트 분의 데이터 버스 DATABn의 사이에 게이트와 드레인이 접속되어 있다. 비교 회로(215)는 NMOS 트랜지스터(51 내지 53), PMOS 트랜지스터(54, 55), 인버터(56), 저항(57, 58)을 포함한다. PMOS 트랜지스터(214)의 상하에 있는 단자의 전압이 비교 회로(215)에 공급된다. 비교 회로(215)의 입력과 PMOS 트랜지스터(214)는 커런트 미러의 구성으로 되어 있고, 트랜지스터 사이즈는 비교 회로(215)의 입력 트랜지스터(54)를 작게 하는 것이 바람직하다.The current detection circuit 213 detects the drop in the program voltage VPROC supplied by the program voltage supply circuit 2 in accordance with the output current of the program voltage supply circuit 2. The current detection circuit 213 includes a PMOS transistor 214 and a comparison circuit 215. The PMOS transistor 214 has a gate and a drain connected between the output of the program voltage supply circuit 2 and the 16-bit data bus DATABn. The comparison circuit 215 includes NMOS transistors 51 to 53, PMOS transistors 54 and 55, an inverter 56, and resistors 57 and 58. The voltage at the terminals above and below the PMOS transistor 214 is supplied to the comparison circuit 215. It is preferable that the input of the comparison circuit 215 and the PMOS transistor 214 have a current mirror configuration, and the transistor size of the input circuit 54 of the comparison circuit 215 is reduced.

비교 회로 215는 데이터 버스 DATABn에 접속되는 메모리 셀(5)에 대하여 프로그램될 때에 신호 PGM이 하이(High)로 되면, 인버터(56)의 선행 노드 N1이 접지 전위로 된다. 노드 VR에서는 전원 전압 VCC와 접지 간의 저항 분할에 의하여 기준 전위가 생성된다. 전류 I_cell은 각 전류 I_celln의 합계 값(전체 셀 전류)에 상당하는 전류이다. 이 전류 I_cell을 비교용 전류 I_ref와 비교하여 상대적으로 커지면(제1 실시예의 드롭과 동일한 것을 나타낸다), 비교 회로 215 내의 VC가 로우(Low)로 된다. 도 11(b)에 이 반전 신호인 신호 VCB의 파형을 나타낸다. 이 신호 VCB는 제1 실시예의 VPROGCOMP2와 동일한 의미의 신호이다. 그 후의 동작은 제1 실 시 형태와 같다.When the comparison circuit 215 is programmed for the memory cell 5 connected to the data bus DATABn and the signal PGM goes high, the preceding node N1 of the inverter 56 becomes the ground potential. In node VR, the reference potential is generated by the resistance division between power supply voltage VCC and ground. The current I_cell is a current corresponding to the total value (total cell current) of each current I_celln. When this current I_cell is relatively large compared to the comparison current I_ref (which represents the same as the drop of the first embodiment), the VC in the comparison circuit 215 becomes Low. The waveform of the signal VCB which is this inversion signal is shown to FIG. 11 (b). This signal VCB is a signal having the same meaning as VPROGCOMP2 in the first embodiment. Subsequent operations are the same as in the first embodiment.

도 13은 WL 전압 제어 신호 발생 회로를 나타낸 도면이다. 도 13에 도시하는 바와 같이, WL 전압 제어 신호 발생 회로(207)는 회로(216, 217)를 포함한다. 회로 216는 PMOS 트랜지스터(81), NMOS 트랜지스터(82, 83), 래치 회로(84), 인버터(85, 86)를 포함하고, 프로그램시에 하이(High)로 되는 신호 PGM과, 전류 검출 회로(213)의 출력 신호 VCB로부터 신호 SLD를 생성한다. 회로 217은 NAND 회로(87) 및 인버터(88)를 포함하고, 신호 SLD 및 신호 PGM으로부터 신호 ENVPPSL2를 생성하고 주파수 변환 회로(9)에 공급한다.13 is a diagram illustrating a WL voltage control signal generation circuit. As shown in FIG. 13, the WL voltage control signal generation circuit 207 includes circuits 216 and 217. The circuit 216 includes the PMOS transistor 81, the NMOS transistors 82 and 83, the latch circuit 84, and the inverters 85 and 86, and the signal PGM to be high at the time of programming and the current detection circuit ( A signal SLD is generated from the output signal VCB of 213. Circuit 217 includes a NAND circuit 87 and an inverter 88 and generates a signal ENVPPSL2 from the signal SLD and the signal PGM and supplies it to the frequency conversion circuit 9.

WL 전압 제어 신호 발생 회로(207)는, 신호 PGM 및 신호 VCB가 액티브로 되었을 때(모두 하이(High))에, 래치 회로(84)는 신호 하이(High)(출력 DB 측)를 래치하고, 하이(High)의 신호 ENVPPSL2를 생성한다. 이 신호 ENVPPSL2를 사용하여 메모리 셀(5)의 게이트에 인가하는 전위를 조정한다. 발진 회로(8)는 클록 신호 OSC를 생성한다. 주파수 변환 회로(9)는 제어 신호 ENVPPSL2 및 신호 PGM을 받아서 클록 신호 OSC를 클록 신호 VPP_OSC로 변환한다.When the signal PGM and the signal VCB become active (both high), the WL voltage control signal generation circuit 207 latches the signal High (output DB side), Generate a high signal ENVPPSL2. The potential applied to the gate of the memory cell 5 is adjusted using this signal ENVPPSL2. The oscillator circuit 8 generates the clock signal OSC. The frequency conversion circuit 9 receives the control signal ENVPPSL2 and the signal PGM and converts the clock signal OSC into the clock signal VPP_OSC.

WL 전압 발생 회로(10)는 주파수 변환 회로(9)로부터의 클록 신호 VPP_OSC를 받아서 워드 라인(WL)의 고전압인 승압 전압 VPPI를 생성하는 회로이다. 이 WL 전압 발생 회로(10)는 주파수 변환 회로(9)로부터의 클록 신호 VPP_OSC에 따라 워드 라인(WL)이 승압될 때의 승압율을 결정한다.The WL voltage generator circuit 10 is a circuit which receives the clock signal VPP_OSC from the frequency converter circuit 9 and generates a boosted voltage VPPI which is a high voltage of the word line WL. This WL voltage generator circuit 10 determines the boost ratio when the word line WL is boosted in accordance with the clock signal VPP_OSC from the frequency converter circuit 9.

WL 전압 공급 회로(11)는 WL 전압 발생 회로(10)에 의하여 발생된 승압 전압 VPPI를 소정 전압으로 조정하도록 동작하고, 게이트 전압 VPXG를 X 디코더(12)에 인가한다.The WL voltage supply circuit 11 operates to adjust the boosted voltage VPPI generated by the WL voltage generation circuit 10 to a predetermined voltage, and applies the gate voltage VPXG to the X decoder 12.

제2 실시예에 따르면, 프로그램 시에 드레인 전압을 공급하는 프로그램 전압 공급 회로(2)로부터의 출력 전류를 모니터링하여 일정한 값에 의하여 전류가 흐르는 경우, WL 전압 발생 회로(10)에 입력되는 내부 클록 신호인 발진 신호의 주파수를 지연시켜서 게이트 전압을 제어함으로써, 메모리 셀에 전류가 과도하게 흐르지 않도록 할 수 있다.According to the second embodiment, the internal clock input to the WL voltage generation circuit 10 when the current flows by a constant value by monitoring the output current from the program voltage supply circuit 2 which supplies the drain voltage during programming. By controlling the gate voltage by delaying the frequency of the oscillation signal as a signal, it is possible to prevent the current from flowing excessively in the memory cell.

이상, 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 본 발명은 이러한 특정의 실시예에 한정되는 것은 아니며, 청구의 범위에 기재된 본 발명의 요지의 범위 내에서 다양한 변형 및 변경이 가능하다. 상기 비휘발성 반도체 기억 장치는 반도체 장치 내에 조립될 수도 있다. 또한, 본 실시 형태에 따른 비휘발성 반도체 기억 장치에서는 주파수 변환 회로에 의하여 발진 회로로부터의 클록 신호의 주파수를 변환함으로써, 주파수가 다른 클록 신호를 얻도록 하고 있지만, 예를 들면 복수의 발진 회로를 설치하여 주파수가 다른 클록 신호를 생성하고, WL 전압 발생 회로에서 프로그램 전압에 따라 이용하는 클록 신호를 선택하여 메모리 셀의 게이트에 공급하는 전압을 발생하도록 하여도 좋다.As mentioned above, although preferred embodiment of this invention was described in detail, this invention is not limited to this specific embodiment, A various deformation | transformation and a change are possible within the scope of the summary of this invention described in a claim. The nonvolatile semiconductor memory device may be assembled into a semiconductor device. In the nonvolatile semiconductor memory device according to the present embodiment, the frequency conversion circuit converts the frequency of the clock signal from the oscillation circuit to obtain a clock signal having a different frequency. For example, a plurality of oscillation circuits are provided. Thus, a clock signal having a different frequency may be generated, and a clock signal used in accordance with the program voltage in the WL voltage generation circuit may be selected to generate a voltage supplied to the gate of the memory cell.

본 발명에 의하면, 회로 규모를 크게 하지 않고 다비트를 동시에 프로그래밍을 수 있는 반도체 장치 및 반도체 장치의 제어 방법을 제공할 수 있다.According to the present invention, it is possible to provide a semiconductor device and a method of controlling the semiconductor device that can be programmed at the same time without increasing the circuit scale.

Claims (14)

메모리 셀의 드레인에 프로그램 전압을 공급하는 프로그램 전압 공급 회로와,A program voltage supply circuit for supplying a program voltage to a drain of the memory cell; 상기 프로그램 전압 공급 회로가 공급하는 프로그램 전압에 기초하여 결정되는 클록 신호를 사용하여 상기 메모리 셀의 게이트에 공급하는 전압을 발생하는 전압 발생 회로를 포함하는 반도체 장치.And a voltage generator circuit for generating a voltage supplied to a gate of the memory cell by using a clock signal determined based on a program voltage supplied by the program voltage supply circuit. 제1항에 있어서, 상기 전압 발생 회로는, 상기 프로그램 전압 공급 회로가 공급하는 프로그램 전압이 소정 전압 이하로 저하된 경우에, 제1 클록 신호보다 주파수가 낮은 제2 클록 신호를 상기 프로그램 전압에 기초하여 결정되는 클록 신호로서 사용하는 반도체 장치.The voltage generation circuit of claim 1, wherein the voltage generation circuit is configured to generate a second clock signal having a lower frequency than the first clock signal based on the program voltage when a program voltage supplied by the program voltage supply circuit is lowered to a predetermined voltage or less. A semiconductor device to be used as a clock signal determined by. 제1항에 있어서, 또한 상기 반도체 장치는 상기 프로그램 전압 공급 회로가 공급하는 프로그램 전압에 따라서 소정 발진 회로가 출력하는 클록 신호의 주파수를 변환함으로써, 상기 프로그램 전압에 기초하여 결정되는 클록 신호를 생성하는 주파수 변환 회로를 포함하는 반도체 장치.The semiconductor device of claim 1, wherein the semiconductor device generates a clock signal determined based on the program voltage by converting a frequency of a clock signal output by a predetermined oscillation circuit according to a program voltage supplied by the program voltage supply circuit. A semiconductor device comprising a frequency conversion circuit. 제1항에 있어서, 상기 반도체 장치는, 또한 상기 프로그램 전압 공급 회로가 공급하는 프로그램 전압이 소정 전압 이하로 저하된 경우에, 소정 발진 회로가 출 력하는 클록 신호의 주파수를 저하시킴으로써 상기 프로그램 전압에 기초하여 결정되는 클록 신호를 생성하는 주파수 변환 회로를 포함하는 반도체 장치.The semiconductor device according to claim 1, wherein when the program voltage supplied by the program voltage supply circuit falls below a predetermined voltage, the semiconductor device lowers the frequency of the clock signal output by the predetermined oscillation circuit to the program voltage. A semiconductor device comprising a frequency conversion circuit for generating a clock signal determined based on. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 반도체 장치는, 또한 상기 프로그램 전압 공급 회로가 공급하는 프로그램 전압의 저하를 상기 프로그램 전압 공급 회로의 출력 전압에 의하여 검출하는 검출 회로를 포함하는 반도체 장치.The semiconductor device according to any one of claims 1 to 4, wherein the semiconductor device further includes a detection circuit that detects a drop in a program voltage supplied by the program voltage supply circuit by an output voltage of the program voltage supply circuit. Semiconductor device. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 반도체 장치는, 또한 상기 프로그램 전압 공급 회로가 공급하는 프로그램 전압의 저하를 상기 프로그램 전압 공급 회로의 출력 전류에 의하여 검출하는 검출 회로를 더 포함하는 반도체 장치.The said semiconductor device further includes the detection circuit which detects the fall of the program voltage supplied by the said program voltage supply circuit by the output current of the said program voltage supply circuit. Semiconductor device. 제3항 또는 제4항에 있어서, 상기 반도체 장치는, 또한 상기 프로그램 전압 공급 회로가 공급하는 프로그램 전압에 따라서, 상기 주파수 변환 회로가 변환하는 클록 신호의 주파수를 제어하기 위한 제어 신호를 발생하는 발생 회로를 포함하는 반도체 장치.The semiconductor device according to claim 3 or 4, wherein the semiconductor device further generates a control signal for controlling a frequency of a clock signal that the frequency conversion circuit converts in accordance with a program voltage supplied by the program voltage supply circuit. A semiconductor device comprising a circuit. 제1항에 있어서, 상기 전압 발생 회로는 럼핑 게이트 방식에 의하여 상기 메모리 셀의 게이트에 공급하는 전압을 발생하는 반도체 장치.The semiconductor device of claim 1, wherein the voltage generation circuit generates a voltage supplied to a gate of the memory cell by a lumped gate method. 제1항에 있어서, 상기 전압 발생 회로는 다이오드형 챠지 펌프인 반도체 장 치.The semiconductor device of claim 1, wherein the voltage generation circuit is a diode-type charge pump. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 반도체 장치는 반도체 기억 장치인 반도체 장치.The semiconductor device according to any one of claims 1 to 9, wherein the semiconductor device is a semiconductor memory device. 메모리 셀의 드레인에 프로그램 전압을 공급하는 공급 단계와,A supply step of supplying a program voltage to the drain of the memory cell, 상기 프로그램 전압에 기초하여 결정되는 클록 신호를 사용하여 상기 메모리 셀의 게이트에 공급하는 전압을 발생하는 발생 단계를 포함하는 반도체 장치의 제어 방법.And generating a voltage supplied to a gate of the memory cell by using a clock signal determined based on the program voltage. 제11항에 있어서, 상기 반도체 장치의 제어 방법은, 또한 상기 프로그램 전압이 소정 전압 이하로 저하된 경우, 소정 발진 회로가 출력하는 클록 신호를 주파수가 낮은 클록 신호로 변환하는 단계를 포함하고,The method of claim 11, further comprising: converting a clock signal output by a predetermined oscillation circuit into a clock signal having a low frequency when the program voltage drops below a predetermined voltage, 상기 발생 단계는 상기 변환 후의 클록 신호를 사용하여 상기 메모리 셀의 게이트에 공급하는 전압을 생성하는 반도체 장치의 제어 방법.And the generating step generates a voltage supplied to a gate of the memory cell by using the converted clock signal. 제11항 또는 제12항에 있어서, 상기 반도체 장치의 제어 방법은, 또한 상기 프로그램 전압을 프로그램 전압 공급 회로의 출력 전압에 따라 검출하는 단계를 포함하는 반도체 장치의 제어 방법.The method according to claim 11 or 12, wherein the method of controlling the semiconductor device further comprises detecting the program voltage in accordance with an output voltage of a program voltage supply circuit. 제11항 또는 제12항에 있어서, 상기 반도체 장치의 제어 방법은, 또한 상기 프로그램 전압을 프로그램 전압 공급 회로의 출력 전류에 따라 검출하는 단계를 포함하는 반도체 장치의 제어 방법.The control method according to claim 11 or 12, wherein the control method of the semiconductor device further comprises detecting the program voltage according to an output current of a program voltage supply circuit.
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