KR20070090442A

KR20070090442A - 코드 분할 다중 접속 시스템을 위한 저전력 병렬 상관 장치및 방법

Info

Publication number: KR20070090442A
Application number: KR1020060020157A
Authority: KR
Inventors: 황상윤; 최현국
Original assignee: 삼성전자주식회사
Priority date: 2006-03-02
Filing date: 2006-03-02
Publication date: 2007-09-06

Abstract

본 발명은 코드 분할 다중 접속 시스템을 위한 저전력 병렬 상관 장치와 상기 저전력 병렬 상관 장치에서 적분을 수행하는 방법을 제공하는 것이다.

이러한 본 발명은 제1 상관기가 입력 데이터를 일정 구간 동안 적분하는 과정과, N 개의 상관기가 일정한 주기를 가지고 반복적으로 생성된 I 채널의 유사 잡음 코드와 Q 채널의 유사 잡음 코드에 대하여 '-1'일 경우 '1'로 변환하고, '1'일 경우 '0'으로 변환하며, 상기 변환된 I 채널의 유사 잡음 코드와 Q 채널의 유사 코드가 동일한 특정한 값을 가지는 경우, 레지스터에 저장된 이전 데이터를 출력하고, 상기 출력 데이터에 2 배 연산한 후, 상기 제1상관기의 출력에서 상기 2배 연산된 출력 데이터의 값을 빼기하는 과정을 포함함을 특징으로 한다.

유사 잡음 코드, 상관기, I 채널, Q채널, 클럭 제어부

Description

코드 분할 다중 접속 시스템을 위한 저전력 병렬 상관 장치 및 방법{Apparatus and method of low-power parallel correlators for CDMA systems}

도 1은 종래 기술에 따른 I채널 병렬 상관기 구조를 도시한 도면.

도 2는 본 발명에 따른 I채널 병렬 상관기 구조를 도시한 도면.

도 3은 본 발명에 따른 I채널 병렬 상관기의 연산 결과를 종래 기술에 따른 연산 결과와 비교한 도면.

본 발명은 코드 분할 다중 접속(Code Division Multiple Access: 이하 CDMA라 칭함) 통신 시스템에 관한 것으로, 특히, 저전력 병렬 상관 장치 및 방법을 제공함에 있다.

코드 분할 다중 접속 시스템(CDMA)에서는 기지국과의 타이밍을 맞추기 위해서 탐색 과정을 거치며, 이러한 탐색 과정은 I채널(XI)과 Q채널(XQ) 수신신호에 이동통신 단말 내부의 유사잡음 코드(Pseudo-noise code, PI(Q)i)를 복소곱(complex multiplier)하고 난 후 일정구간 동안 적분한 다음에 그 에너지를 측정하여 수행한 다. 이러한 일련 과정을 역확산 과정이라고 한다.

이러한 역확산 과정은 모든 가능한 기지국 타이밍에 대해서 수행하며, 역확산 과정의 결과가 크면 클수록 현재 역확산 과정을 수행한 기지국 타이밍에 대한 신뢰성이 높아진다. 또한, 가능한 기지국 타이밍은 매우 많으므로, 하나의 상관기를 사용할 경우에는 상대적으로 많은 시간이 소요되므로, 이를 줄이기 위해서 CDMA 시스템에서는 다수의 상관기를 사용하게 된다. 즉, 상관기의 수가 증가하여 하드웨어는 증가하게 되지만 동시에 여러 개의 유사잡음 코드 타이밍에 대해서 역확산 과정을 수행함으로 보다 빨리 시스템과의 동기를 획득 가능하게 한다.

도 1은 종래 기술에 따른 N개의 I채널 병렬 상관기의 구조를 도시한 도면이다. 실제 시스템에서는 입력신호에 대한 복조를 수행함에 있어서, 특정 타이밍에 대한 에너지를 구하기 위해서는 I와 Q채널에 대한 두 측면의 상관기가 필요하다. 그러나, 하기에서는 설명의 용이를 위하여 I채널에 대한 상관기를 예를 들어 설명한다.

도 1을 참조하면, 첫 번째 상관기에서 I 채널을 통해 입력되는 신호는 {xI1, xI2, xI3, xI4, xI5}로 가정한다. Q 채널을 통해 입력되는 신호는 {xQ1, xQ2, xQ3, xQ4, xQ5}로 가정한다. I 곱셈기(110)는 순차적으로 입력되는 입력 신호 {xI1, xI2, xI3, xI4, xI5}와 일정 주기를 가지고 반복되는 I 채널 PN 코드 {-1, 1, -1, 1, -1}를 곱셈 연산한다. Q 곱셈기(112)는 순차적으로 입력되는 입력 신호 {xQ1, xQ2, xQ3, xQ4, xQ5}와 일정 주기를 가지고 반복되는 Q 채널 PN 코드 {1. 1. -1, 1, -1}를 곱셈 연산한다. 제1 덧셈기(114)는 상기 I 곱셈기(110)의 결과 값인 {- xI1, +xI2, -xI3, +xI4, -xI5}과 Q 곱셈기(112)의 결과 값인 {+xQ1, +xQ2, -xQ3, +xQ4, -xQ5}을 더한다. 제2덧셈기(116)는 상기 제1덧셈기(114)의 출력 값과 제1레지스터(118)에 임시 저장되어 있는 이전의 제1덧셈기의 연산 값들의 피드백 값을 더한다. 제1레지스터(118)는 제2덧셈기의 결과값을 순차적으로 저장하고, 상기 저장된 연산값을 인가되는 클럭신호에 대응하여 일정 구간(M)동안 제2덧셈기(116)로 피드백하여 상기 제2덧셈기(116)이 연산을 수행하도록 한다. 여기서, 상기 제2덧셈기((116)와 상기 제1레지스터(118)는 일정 구간(M)동안 적분을 수행하는 적분기의 역할을 수행한다. 제2레지스터(120)는 상기 일정 구간(M)동안 적분 동작을 완료됨에 따라 인가되는 클럭신호에 따라 적분된 결과값을 저장한다. 상기 첫 번째 상관기의 적분 연산 결과는 Y1(n)이다.

N 번째 상관기는 다른 유사 잡음 코드(I채널 PN 코드와 Q채널 PN 코드)를 가지고 N번째 경로를 통해 수신된 입력 신호에 대하여 역확산 동작을 수행하고, 상기 역확산 과정에 따른 연산 결과 YN(n)을 출력한다.

상기 전술한 바와 같이, CDMA 시스템에서 N 개의 상관기를 구비하여 N개의 유사잡음 코드 타이밍에 대하여 동시에 N번의 역확산 과정, 즉, 상관 동작을 수행한다. 이러한, 상관 과정은 일반 심볼 레벨의 연산 과정과는 달리 매우 빠른 동작 주파수로 동작하므로 그 전력소모가 다른 블록에 비해 매우 크다. 또한, 상기 상관 과정은 확산 계수에 비례하여 빠른 주파수로 동작한다.

따라서, 종래 기술은 N 개의 상관기를 병렬로 구비하고, 빠른 탐색 과정을 수행함에 따라 기지국과의 타이밍 맞추기 위한 전력소모가 매우 증가하는 문제점을 가지게 된다.

따라서 상기한 바와 같이 동작되는 종래 기술의 문제점을 해결하기 위하여 창안된 본 발명은, 코드 분할 다중 접속 시스템에서 저전력 병렬 상관 장치를 제공함에 있다.

또한, 본 발명은 코드 분할 다중 접속 시스템을 위한 저전력 병렬 상관 장치에서 N개의 상관기가 적분을 수행하는 방법을 제공함에 있다.

이러한 본 발명을 이루기 위한 실시 예는, 코드 분할 다중 접속 시스템을 위한 저전력 병렬 상관 장치에 있어서, 입력 데이터를 일정 구간 동안 적분하는 제1상관기와, 일정한 주기를 가지고 반복적으로 생성된 I 채널의 유사 잡음 코드와 Q 채널의 유사 잡음 코드의 값을 변환하는 유사 잡음 코드 변환 블록과, 상기 변환된 I 채널의 유사 잡음 코드와 Q 채널의 유사 코드가 동일한 특정한 값을 가지는 경우, 적분 과정을 일시 정지하는 적분기와, 일정 적분 구간 이후에 적분 결과값을 2 배 연산하는 곱셈기와, 상기 제1상관기의 출력값에서 상기 곱셈기의 연산값을 빼기 연산하는 덧셈기를 포함하는 N개의 상관기를 포함함을 특징으로 한다.

이러한 본 발명을 이루기 위한 다른 실시 예는, 코드 분할 다중 접속 시스템을 위한 저전력 병렬 상관 장치에서 적분을 수행하는 방법에 있어서, 제1 상관기가 입력 데이터를 일정 구간 동안 적분하는 과정과, N 개의 상관기가 일정한 주기를 가지고 반복적으로 생성된 I 채널의 유사 잡음 코드와 Q 채널의 유사 잡음 코드에 대하여 '-1'일 경우 '1'로 변환하고, '1'일 경우 '0'으로 변환하며, 상기 변환된 I 채널의 유사 잡음 코드와 Q 채널의 유사 코드가 모두 '0'의 값을 가지는 경우, 레지스터에 저장된 이전 데이터를 출력하고 일정 구간(M) 적분한 상관기 출력값에 2 배 연산한 후, 상기 제1상관기의 출력에서 상기 2배 연산된 출력 데이터의 값을 빼는 과정을 수행함을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 후술되는 용어들의 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명에서는 코드 분할 다중 접속 시스템을 위한 병렬 상관기를 제안하는 것으로, 특히 저전력으로 동작하는 병렬 상관 장치 및 방법을 제공하는 것이다. 본 발명에서는 시스템 성능의 저하없이 적분기 입력 비트의 변화를 최소화함으로서 전체 병렬 상관기의 전력소모를 최소화하는 데에 있다.

도 2는 본 발명에 따른 I채널 병렬 상관기의 구조를 도시한 도면이다. 본 발명은 상관기에서 전력소모가 가장 많은 적분기부분에서의 입력 비트 변화를 최소화함으로서 각 상관기의 전력소모를 최소화함에 있다. 이러한 본 발명은 추가적으로 하나의 상관기를 더 필요로 한다. 상기 추가된 하나의 상관기는 입력데이터를 유사 잡음 코드와 상관없이 정해진 적분 구간(M)만큼 적분하여, N 개의 상관기들에서 적분기부분의 연산을 최소화함으로써 전체 시스템내에서 전력소모를 최소화한다. 즉, 본 발명은 총 N+1개의 상관기들로 구성된다.

상기 도 2를 참조하면, 본 발명은 N 개의 상관기와, 입력 데이터를 일정 구간 적분하는 블록(200)과, 입력 유사 잡음 코드를 변환하는 블록(220)과, 변환된 두 개의 유사 잡음 코드가 모두 '0'일 때에 레지스터의 입력을 이전 레지스터 출력값으로 넣어주는 블록(230)과, 변환된 두 개의 유사 잡음 코드가 모두 '0'일 때에 레지스터의 클럭을 오프시키는 블록(250)과, 상관기의 최종출력을 2배 곱해주고, 상기 2배 곱해진 값을 입력 데이터를 일정 구간 적분한 블록(200)의 출력에 빼주는 블록(260)으로 구성됨을 특징으로 한다.

우선, 입력 데이터를 일정 구간 적분하는 블록(200)에서 제1덧셈기(202)는 I 채널을 통해 입력되는 신호 {xI1, xI2, xI3, xI4, xI5}와, Q 채널을 통해 입력되는 신호 {xQ1, xQ2, xQ3, xQ4, xQ5}를 더한다. 즉, 상기 제1덧셈기(202)는 긍정의 값으로 처리된 I 채널의 데이터와 Q 채널의 데이터에 대하여 덧셈 연산을 한다. 제2덧셈기(204)는 상기 제1덧셈기(202)의 덧셈 값과, 제1레지스터(206)에 임시 저장되어 있는 이전 제2덧셈기(204)의 연산 값들의 피드백 값을 더한다. 제1레지스터(206)는 제2덧셈기(204)의 결과값을 인가되는 클럭신호에 대응하여 일정 구간(M)동안 순차적으로 저장하여 적분하고 상기 클럭 신호에 대응하여 제2덧셈기(204)로 피드백한다. 여기서, 상기 제2덧셈기((204)와 상기 제1레지스터(206)는 일정 구간(M)동안 적분을 수행하는 적분기의 역할을 수행한다. 제2레지스터(208)는 상기 일정 구간(M)동안 적분 동작을 완료됨에 따라 인가되는 클럭신호에 따라 적분된 결과값을 저장한다. 상기 입력 데이터를 일정 구간 적분하는 블록(200)은 상기 적분 연산 결과로 바이어스(Bias(n))를 출력한다.

나머지 상관기는 본 발명에 따라 입력 유사 잡음 코드를 변환하는 블록(220, 이하 'PN 코드 변환 블록'라 칭함)과, 변환된 두 개의 유사 잡음 코드가 모두 '0'일 때에 레지스터의 입력을 이전 레지스터 출력값으로 넣어주는 블록(230)과, 변환된 두 개의 유사 잡음 코드가 모두 '0'일 때에 레지스터의 클럭을 오프시키는 블록(250)과, 상관기의 최종출력을 2배 곱해주고, 상기 2배 곱해진 값을 입력 데이터를 일정 구간 적분한 블록(200)의 출력에 빼주는 블록(260)를 포함한다.

PN 코드 변환 블록(220)은 일정 주기를 가지고 반복되는 PN코드들에 대하여 '-1'을 '1'로 변환하고, '1'을 '0'으로 변환하여 출력한다. 이에 따라 상기 PN 코드 변환 블록(220)은 일정 주기로 반복되는 I 채널 PN 코드 {-1, 1, -1, 1, -1}을 {1, 0, 1, 0, 1}로 변환하여 출력하고, Q 채널 PN 코드 {1. 1. -1, 1, -1}은 {0, 0, 1, 0, 1}로 변환하여 출력한다. I 곱셈기(210)는 순차적으로 입력되는 입력 신호 {xI1, xI2, xI3, xI4, xI5}와 변환된 I 채널 PN 코드 {1, 0, 1, 0, 1}을 곱셈 연산한다. Q 곱셈기(212)는 순차적으로 입력되는 입력 신호 {xQ1, xQ2, xQ3, xQ4, xQ5}와 변환된 Q 채널 PN 코드 {0, 0, 1, 0, 1}을 곱셈 연산한다. 제1 덧셈기(214)는 상기 I 곱셈기(210)의 결과 값인 {+xI1, +xI3, +xI5}과 Q 곱셈기(212)의 결과 값인 {+xQ3, +xQ5}를 더한다. 상기 제1덧셈기(214)의 출력값은 다음 단인 적분기(240)에 전달되어 일정 구간(M)동안 적분되게 된다. 여기서, 상기 적분기(240)는 변환된 두 개의 PN 코드 즉, PIi와 PQi가 모두 '0'의 값을 가지는 경우에는 그 동작을 멈추게 하는 클럭 제어 블록(250)에 의해 제어된다. 상기 클럭 제어 블록(250는 상기 PN 코드 변환 블록(220)에 의해 변환된 I 채널의 PN 코드 PIi와 Q채널의 PN 코드 PQi의 입력이 동일하게 '0'의 값을 가지는 경우, 상기 클럭의 동작을 오프시킨다. 즉, 적분기(240)의 클럭을 오프로 동작하여, 제1레지스터(218)의 입력을 이전의 출력값이 입력되도록 한다. 따라서, 상기 적분기(240)는 변환된 두 개의 PN 코드(PIi와 PQi)가 모두 '0'일 때에 제1레지스터(218)의 입력을 이전 레지스터 출력값으로 넣어주는 블록(230)을 통해 Pi 코드와 PQ 코드가 동일하게 '0'의 신호를 받으면 별도의 연산을 수행하지 않고, 제1레지스터(218)에 저장되어 있는 이전의 연산값을 출력한다.

적분기(240)는 정해진 일정 구간(M)동안 PN 코드(PIi와 PQi)와 연산된 데이터에 대하여 적분을 수행한다. 상기 정해진 적분 구간(M)이 지나면, 적분기(240)의 출력은 제2 레지스터(320)에 저장되게 되고, 상기 제2레지스터의 출력값은 제3 곱셈기(261)에 의해 두 배가 된 후 출력된다. 그 후, 상기 두 배된 연산값은 입력 데이터만을 적분한 제1상관기(200)의 출력인 바이어스(Bias(n))에서 빼기 연산(262) 수행함으로써 모든 연산 과정을 완료하게 된다.

N 개의 상관기를 구비한 본원 발명은 이러한 연산 과정을 총 N 번 수행한다.

결과적으로, 본 발명은 두 개의 PN 코드(PIi코드와 PQi코드)가 모두 '0'이 될 경우에는 각 상관기 내부의 적분기(240)의 동작이 멈추게 되어, N 개의 상관기를 구비한 전체 시스템의 전력 소모는 현저하게 감소하게 된다, 확률적으로, 상기 적분기(240)에서의 데이터 연산에 따른 전력소모는 최대 25%가 감소할 수 있다. 왜냐하면, PN 코드는 랜덤한 특성을 가지고 있으므로, 두 개의 PN 코드(PIi코드와 PQi코드가 모두 '0'일 확률은 1/4을 가지기 때문이다. 따라서, 본 발명에 따라 병렬 상관기를 구비하게 되면 최소 25%의 전력 소모를 절약하는 효과를 가진다.

도 3은 본 발명에 따른 상관기의 연산 결과를 종래 기술의 연산 결과와 비교한 도면이다.

도 3을 참조하면, I 채널을 통해 입력되는 신호(11)가 {xI1, xI2, xI3, xI4, xI5}이고, Q 채널을 통해 입력되는 신호(14)가 {xQ1, xQ2, xQ3, xQ4, xQ5}이라고 가정할 때, I 채널 PN 코드(12) {-1, 1, -1, 1, -1}이며, Q 채널 PN 코드(15) {1. 1. -1, 1, -1}로 반복된다고 하자. 이때, 종래 기술은 입력되는 I 채널의 입력 신호와 I PN 코드를 곱하여 {-xI1, +xI2, -xI3, +xI4, -xI5}(13)을 구하고, Q 채널 신호는 Q PN 코드와 곱하여 {+xQ1, +xQ2, -xQ3, +xQ4, -xQ5}(16)를 구하였다. 예를 들어 N 개의 상관기가 16으로 설정되는 경우, 종래에는 총 16번의 적분 과정을 수행하개 된다.

그러나, 본 발명에 따르면, I 채널을 통해 입력되는 신호(300)가 {xI1, xI2, xI3, xI4, xI5}이고, Q 채널을 통해 입력되는 신호(303)가 {xQ1, xQ2, xQ3, xQ4, xQ5}이라고 가정한다. 그리고, I 채널 PN 코드 {-1, 1, -1, 1, -1}이며, Q 채널 PN 코드 {1. 1. -1, 1, -1}일 때, 상기 각 PN 코드에서 '-1'을 '1'로, '1'을 '0'으로 변환되어 I 채널 PN 코드 {1, 0, 1, 0, 1}(301)이고, Q 채널 PN 코드 {0, 0, 1, 0, 1}(304)을 가진다. 이때, 상기 I PN 코드와 Q PN 코드가 모두 '0'일 경우, 즉, 두 번째와 네 번째 PN 코드가 0으로 동일한 값을 가지는 경우, 본 발명에 따른 각 상관기 내부의 적분기(240)는 클럭 제어부(250)에 의해 클럭 오프 상태가 된다. 즉, 별도로 적분기(240)은 동작하지 않고, 제1레지스터(218)의 이전 출력값을 출력하여 연산을 수행하게 된다. 상기 PN 코드와 연산된 각 I 채널과 Q채널의 출력값에 2배를 수행하여 입력 데이터를 일정 구간 적분한 블록(200)의 출력에서 상기 갹 채널의 출력값을 뺌으로 종래 기술과 동일한 연산 결과를 얻는다.

여기서, 상기 I 채널의 PN 코드와 Q 채널의 PN 코드가 동일한 경우는 시스템 확률에 따라 총 25%를 가진다. 따라서, 본 발명의 일 예로, 16개의 상관기를 구비한 경우, 본 발명은 {16*(1/4)}+1(입력 데이터를 일정 구간 적분하는 블록(200)=5번의 적분 과정을 수행하게 된다. 즉, 본 발명은 비록 입력 데이터를 일정 구간 적분하는 블록(200)을 더 필요로 하지만, 전체 시스템(16개의 상관기)의 적분을 수행하는 횟수는 종래 기술에 비하여 현저히 감소하게 된다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.

상기 전술한 바와 같이, 본 발명의 병렬 상관기 구조는 총 (N+1)개의 상관기들을 필요로 하나, 나머지 N개의 상관기의 전력소모를 최대 25%정도 줄일 수 있는 효과를 가진다. 즉, 입력데이터를 단순히 적분한 상관기의 출력값에서 나머지 각 상관기의 출력값을 빼주는 과정은 적분 구간 동안에 한번만 이루어진다. 따라서, 상기 적분구간이 증가할수록 상기 적분기에서의 전력소모 증가는 매우 적게 된다. 다시 말해서, 본 발명은 병렬 상관기의 수가 증가할수록 그리고, 적분 구간(M)이 증가할수록 전력소모 이득을 최대화할 수 있는 장점을 가진다.

Claims

코드 분할 다중 접속 시스템을 위한 저전력 병렬 상관 장치에 있어서,

입력 데이터를 일정 구간 동안 적분하는 제1상관기와,

일정한 주기를 가지고 반복적으로 생성된 I 채널의 유사 잡음 코드와 Q 채널의 유사 잡음 코드의 값을 변환하는 유사 잡음 코드 변환 블록과, 상기 변환된 I 채널의 유사 잡음 코드와 Q 채널의 유사 코드가 모두 동일하게 특정한 값을 가지는 경우, 레지스터에 저장된 이전 데이터를 출력하는 적분기와, 상기 데이터를 2 배 연산하는 곱셈기와, 상기 제1상관기의 출력값에서 상기 곱셈기의 연산값을 빼기 연산하는 덧셈기를 포함하는 N개의 상관기를 포함함을 특징으로 하는 저전력 병렬 상관 장치.
제 1항에 있어서,

상기 N개의 상관기 각각은 상기 변환된 I 채널의 유사 잡음 코드와 Q 채널의 유사 코드가 모두 동일하게 특정한 값을 가지는 경우, 상기 적분기의 클럭을 오프시키는 클럭 제어부를 더 포함함을 특징으로 하는 저전력 병렬 상관 장치.
제 2항에 있어서,

상기 N개의 상관기 각각은 상기 클럭 제어부에 클럭 제어에 따라 상기 변환된 I채널의 유사 잡음 코드와 연산된 데이터를 출력하거나, 또는 레지스터에 저장된 이전 데이터를 출력하는 적분기를 포함함을 특징으로 하는 저전력 병렬 상관 장치.
제 1항에 있어서,

상기 N개의 상관기 각각은 상기 유사 잡음 코드가 '-1'일 경우 '1'로 변환하고, '1'일 경우 '0'으로 변환하는 유사 잡음 코드 변환 블록을 포함함을 특징으로 하는 저전력 병렬 상관 장치.
코드 분할 다중 접속 시스템을 위한 저전력 병렬 상관 장치에서 적분을 수행하는 방법에 있어서,

제1 상관기가 입력 데이터를 일정 구간 동안 적분하는 과정과,

N 개의 상관기가 일정한 주기를 가지고 반복적으로 생성된 I 채널의 유사 잡음 코드와 Q 채널의 유사 잡음 코드에 대하여 '-1'일 경우 '1'로 변환하고, '1'일 경우 '0'으로 변환하며, 상기 변환된 I 채널의 유사 잡음 코드와 Q 채널의 유사 코드가 모두 '0'의 값을 가지는 경우, 적분 과정을 일시 정지하고 적분기 출력값에 2 배 연산한 후, 상기 제1상관기의 출력에서 상기 2배 연산된 출력 데이터의 값을 빼 기하는 과정을 수행함을 특징으로 하는 적분 수행 방법.