KR20070083356A - Apparatus and method for outputting data of semiconductor memory - Google Patents

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Abstract

An apparatus and a method for outputting data of a semiconductor memory are provided to prevent a data output error even when a smaller number of registers than unit data output by one read command are used in outputting data. An apparatus for outputting data of a semiconductor memory includes a plurality of storage units. An input control signal generation unit(400) generates an input control signal to input data stored in the semiconductor memory into the storage units. An output control signal generation unit(500) generates an output control signal to output the data stored in the storage units. A second output control signal generation unit(600) generates a second output control signal by adjusting the output control signal in order for an enable period of the output control signal not to be overlapped with an enable period of the input control signal, and then outputs the second output control signal to the storage units.

Description

반도체 메모리의 데이터 출력장치 및 방법{Apparatus and Method for Outputting Data of Semiconductor Memory}Apparatus and Method for Outputting Data of Semiconductor Memory

도 1은 종래의 기술에 따른 반도체 메모리의 데이터 출력장치의 구성을 나타낸 블록도,1 is a block diagram showing the configuration of a data output device of a semiconductor memory according to the prior art;

도 2는 종래의 기술에 따른 반도체 메모리의 데이터 출력장치의 각부 출력을 나타낸 타이밍도,2 is a timing diagram showing the output of each part of the data output apparatus of the semiconductor memory according to the prior art;

도 3은 본 발명에 따른 반도체 메모리의 데이터 출력장치의 구성을 나타낸 블록도,3 is a block diagram showing a configuration of a data output device of a semiconductor memory according to the present invention;

도 4는 도 3의 제 2 출력 제어신호 생성부의 구성을 나타낸 회로도,4 is a circuit diagram illustrating a configuration of a second output control signal generator of FIG. 3;

도 5는 본 발명에 따른 반도체 메모리의 데이터 출력장치의 각부 출력을 나타낸 타이밍도이다.5 is a timing diagram showing the output of each part of the data output apparatus of the semiconductor memory according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100: 제 1 레지스터 200: 제 2 레지스터100: first register 200: second register

300: 제 3 레지스터 400: 입력 제어신호 생성부300: third register 400: input control signal generation unit

500: 출력 제어신호 생성부 600: 제 2 출력 제어신호 생성부500: output control signal generator 600: second output control signal generator

본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 데이터 출력장치 및 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memories, and more particularly, to a data output device and method for semiconductor memories.

종래의 데이터 출력장치를 구성함에 있어, 반도체 메모리에 저장된 4개의 데이터를 외부로 출력하기 위해서는 기본적으로 4개의 레지스터가 필요하다. 그러나 레지스터가 많아지면 로드(Load)가 증가하여 데이터 처리속도가 저하되고 면적도 증가하므로 3개의 레지스터를 사용하여 4개의 데이터 출력이 가능하도록 데이터 출력장치를 구성하였으며, CL(CAS Latency)4, BL(Burst Length)8을 기준으로 반도체 메모리의 데이터 출력장치를 구성한 것이 도 1에 도시 되어 있다.In configuring a conventional data output apparatus, four registers are basically required to output four data stored in the semiconductor memory to the outside. However, as the number of registers increases, the data processing speed decreases and the area increases due to the increase of the load. Therefore, the data output device is configured to enable four data outputs using three registers, and CL (CAS Latency) 4, BL A configuration of a data output device of a semiconductor memory based on (Burst Length) 8 is shown in FIG.

상기 CL은 데이터 리드 명령 후 반도체 메모리 내부의 데이터가 외부로 출력되기까지 소요되는 시간을 정의한 것이다.The CL defines a time taken for data in the semiconductor memory to be output to the outside after the data read command.

상기 BL은 한 번의 데이터 리드 명령에 의해 연속으로 출력이 이루어지는 데이터 비트(Bit)의 수를 정의한 것으로, 예를 들어, BL8의 경우 한번의 데이터 리드 명령에 대해 8비트의 데이터 출력이 연속으로 이루어진다.The BL defines the number of data bits Bit which are continuously output by one data read command. For example, in the case of BL8, 8 bits of data output are continuously performed for one data read command.

종래의 기술에 따른 반도체 메모리의 데이터 출력장치는 도 1에 도시된 바와 같이, 제 1 내지 제 3 레지스터(10, 20, 30), 글로벌 데이터 라인(GIO)의 데이터(DIN)를 상기 제 1 내지 제 3 레지스터(10, 20, 30)에 입력시키기 위한 입력 제어신호(PINB<0:2>)를 생성하는 입력 제어신호 생성부(40), 상기 제 1 내지 제 3 레지스터(10, 20, 30)의 데이터를 외부로 출력하기 위한 출력 제어신호(POUTB<0:2>)를 생성하는 출력 제어신호 생성부(50)를 포함한다.As shown in FIG. 1, a data output apparatus of a semiconductor memory according to the related art may include first to third registers 10, 20, and 30 and data DIN of a global data line GIO. An input control signal generator 40 for generating an input control signal PINB <0: 2> for input to the third registers 10, 20, and 30, and the first to third registers 10, 20, and 30; And an output control signal generation unit 50 for generating an output control signal POUTB <0: 2> for outputting data of the external data.

이와 같이 구성된 종래기술에 따른 반도체 메모리의 데이터 출력장치의 동작을 도 1 및 도 2를 참조하여 설명하면 다음과 같다.The operation of the data output device of the semiconductor memory according to the related art constructed as described above will be described with reference to FIGS. 1 and 2.

도 2와 같이, 리드 명령(RD)이 입력되면, 입력 제어신호 생성부(40)가 클럭(CLK)에 따라 입력 제어신호(이하, PINB<0:2>)를 생성하여 상기 제 1 내지 제 3 레지스터(10 ~ 30)에 출력한다. 이때 PINB<0> 파형을 보면, 도 2와 같이 EV<0>과 EV<3>에 대응되도록 2개의 펄스가 발생되며, 두 번째 펄스는 PINB<2>가 인에이블된 후 다음 클럭에 따라 발생된다.As shown in FIG. 2, when the read command RD is input, the input control signal generator 40 generates an input control signal (hereinafter referred to as PINB <0: 2>) according to the clock CLK to generate the first to the first to the first to first signals. Output to 3 registers (10 to 30). At this time, when looking at the PINB <0> waveform, two pulses are generated to correspond to EV <0> and EV <3> as shown in FIG. 2, and the second pulse is generated according to the next clock after PINB <2> is enabled. do.

상기 제 1 내지 제 3 레지스터(10 ~ 30)는 상기 PINB<0:2>에 따라 EV<0:3>을 입력 받는다.The first to third registers 10 to 30 receive EV <0: 3> according to the PINB <0: 2>.

상기 출력 제어신호 생성부(50)는 출력 인에이블 신호(OUTEN)가 인에이블된 구간동안 FDLLCLK의 주기(tCK)와 동일한 펄스폭으로 출력되는 출력 제어신호(이하, POUTB<0:2>)를 생성하여 상기 제 1 내지 제 3 레지스터(10 ~ 30)에 출력한다.The output control signal generator 50 outputs an output control signal (hereinafter, POUTB <0: 2>) output at the same pulse width as the period tCK of FDLLCLK during the period in which the output enable signal OUTEN is enabled. It generates and outputs to the first to third registers 10 to 30.

이때 FDLLCLK는 외부 클럭을 내부 타이밍에 맞도록 지연시간을 조정하여 생성한 DLL(Delay Locked Loop) 클럭의 한 종류로서, 상기 DLL 클럭의 폴링 에지(Falling Edge)에 동기시킨 클럭이다.In this case, the FDLLCLK is a type of a DLL (Delay Locked Loop) clock generated by adjusting a delay time to match an internal timing, and is a clock synchronized with a falling edge of the DLL clock.

상기 제 1 내지 제 3 레지스터(10 ~ 30)는 상기 POUTB<0:2>에 따라 EV<0:3>을 출력한다. 그리고 도 2와 같이, 최종출력 DQ는 이븐(EV<0:3>)과 오드(OD<0:3>)가 번갈아가며 8개의 데이터가 출력된다.The first to third registers 10 to 30 output EV <0: 3> according to POUTB <0: 2>. As shown in FIG. 2, eight data are outputted from the even output (EV <0: 3>) and the odd (OD <0: 3>) alternately.

이때 반도체 메모리의 실제 동작을 보면, 이븐과 오드를 번갈아가며, 리드 동작이 수행되는데, 오드의 경우에도 도 1과 동일한 구성을 갖는 장치를 통해 동일 한 방식으로 데이터 리드가 이루어지므로 그 설명은 생략하였다.At this time, when the actual operation of the semiconductor memory is performed, an even and an odd are alternately performed, and a read operation is performed. Since the data is read in the same manner through the device having the same configuration as that of FIG. .

한편, 도 1의 제 1 레지스터(10)는 상기 POUTB<0>에 따라 EV<0>을 출력해야 한다.Meanwhile, the first register 10 of FIG. 1 should output EV <0> according to POUTB <0>.

그러나 제 1 레지스터(10)가 PINB<0>의 두 번째 펄스의 인에이블 구간동안 EV<3> 데이터를 입력받아 저장하는 시점에 POUTB<0>가 인에이블 되어 있으므로 도 2와 같이, EV<3>을 출력하는 오류(Fail)가 발생된다.However, since POUTB <0> is enabled when the first register 10 receives and stores the EV <3> data during the enable period of the second pulse of PINB <0>, as shown in FIG. Fail occurs that outputs>.

이와 같이 종래의 기술에 따른 반도체 메모리의 데이터 출력장치는 데이터 출력에 관련된 제어신호의 tCK로 인하여 데이터 출력 오류가 발생되는 문제점이 있다.As described above, a data output device of a semiconductor memory according to the related art has a problem in that a data output error occurs due to a tCK of a control signal related to data output.

본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 데이터 출력 오류를 방지할 수 있도록 한 반도체 메모리의 데이터 출력장치 및 방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described conventional problems, and an object thereof is to provide a data output apparatus and method for a semiconductor memory capable of preventing data output errors.

본 발명에 따른 반도체 메모리의 데이터 출력장치는 복수개의 저장수단; 반도체 메모리에 저장된 데이터를 상기 복수개의 저장수단에 입력하기 위한 입력 제어신호를 생성하는 입력 제어신호 생성수단; 상기 복수개의 저장수단에 저장된 데이터를 출력하기 위한 출력 제어신호를 생성하는 출력 제어신호 생성수단; 및 상기 출력 제어신호의 인에이블 구간이 상기 입력 제어신호의 인에이블 구간과 중첩되지 않도록 상기 출력 제어신호를 조정한 제 2 출력 제어신호를 생성하여 상기 복수개 의 저장수단에 출력하는 제 2 출력 제어신호 생성수단을 포함함을 특징으로 한다.A data output apparatus of a semiconductor memory according to the present invention includes a plurality of storage means; Input control signal generation means for generating an input control signal for inputting data stored in a semiconductor memory into the plurality of storage means; Output control signal generation means for generating an output control signal for outputting data stored in the plurality of storage means; And a second output control signal for generating a second output control signal in which the output control signal is adjusted so that the enable period of the output control signal does not overlap with the enable period of the input control signal, and outputting the second output control signal to the plurality of storage means. And generating means.

본 발명에 따른 반도체 메모리의 데이터 출력방법은 주변영역에 복수개의 저장수단을 갖는 반도체 메모리의 데이터 출력방법에 있어서, 리드 명령이 입력되면 제 1 클럭에 따라 입력 제어신호를 생성하는 단계; 셀 영역에 저장된 데이터를 상기 입력 제어신호에 따라 상기 복수개의 저장수단에 순차적으로 저장하는 단계;A data output method of a semiconductor memory according to the present invention includes a data output method of a semiconductor memory having a plurality of storage means in a peripheral area, the method comprising: generating an input control signal according to a first clock when a read command is input; Sequentially storing data stored in a cell area in the plurality of storage means according to the input control signal;

제 2 클럭에 따라 상기 입력 제어신호와 인에이블 구간과 중첩되지 않는 출력 제어신호를 생성하는 단계; 및 상기 복수개의 저장수단에 저장된 데이터를 상기 출력 제어신호에 따라 출력하는 단계를 포함함을 특징으로 한다.Generating an output control signal not overlapping with the input control signal and the enable period according to a second clock; And outputting data stored in the plurality of storage means according to the output control signal.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체 메모리의 데이터 출력장치의 구성을 나타낸 블록도, 도 4는 도 3의 제 2 출력 제어신호 생성부의 구성을 나타낸 회로도, 도 5는 본 발명에 따른 반도체 메모리의 데이터 출력장치의 각부 출력을 나타낸 타이밍도이다.3 is a block diagram showing a configuration of a data output device of a semiconductor memory according to the present invention, FIG. 4 is a circuit diagram showing a configuration of a second output control signal generator of FIG. 3, and FIG. 5 is a data output of a semiconductor memory according to the present invention. A timing diagram showing the output of each part of the apparatus.

본 발명에 따른 반도체 메모리의 데이터 출력장치는 반도체 메모리의 주변영역에 형성되며 그 구성은 도 3에 도시된 바와 같다. 즉, 제 1 내지 제 3 레지스터(100 ~ 300), 반도체 메모리의 셀 영역에 저장된 데이터를 상기 제 1 내지 제 3 레지스터(100 ~ 300)에 입력하기 위한 입력 제어신호(이하, PINB<0:2>)를 생성하는 입력 제어신호 생성부(400), 상기 제 1 내지 제 3 레지스터(100 ~ 300)에 저장된 데이터를 출력하기 위한 출력 제어신호(POUTB<0:2>)를 생성하여 상기 제 1 내지 제 3 레지스터(100 ~ 300)에 출력하는 출력 제어신호 생성부(500), 및 상기 POUTB<0:2>의 인에이블 구간이 상기 PINB<0:2>와 중첩되지 않도록 상기 POUTB<0:2>를 조정한 제 2 출력 제어신호(이하, SPOUTB<0:2>)를 생성하여 상기 제 1 내지 제 3 레지스터(100 ~ 300)에 출력하는 제 2 출력 제어신호 생성부(600)를 포함한다.The data output apparatus of the semiconductor memory according to the present invention is formed in the peripheral region of the semiconductor memory and its configuration is as shown in FIG. That is, an input control signal (hereinafter, PINB <0: 2) for inputting data stored in the first to third registers 100 to 300 and the cell region of the semiconductor memory to the first to third registers 100 to 300. Input control signal generation unit 400 for generating &quot;) and an output control signal POUTB <0: 2> for outputting data stored in the first to third registers 100 to 300 to generate the first control signal. POUTB <0: such that the output control signal generator 500 outputs to the third registers 100 to 300, and the enable period of the POUTB <0: 2> do not overlap the PINB <0: 2>. And a second output control signal generator 600 for generating a second output control signal (SPOUTB <0: 2>) adjusted to 2> and outputting the second output control signal to the first to third registers 100 to 300. do.

상기 제 2 출력 제어신호 생성부(600)는 도 4에 도시된 바와 같이, POUTB<0:2>를 입력받아 상기 POUTB<0:2>와 동기되며, FDLLCLK의 펄스폭과 동일한 폭의 인에이블 구간을 갖는 SPOUTB<0:2>를 발생시키는 3개의 로우 펄스 발생기를 포함한다.As shown in FIG. 4, the second output control signal generator 600 receives POUTB <0: 2>, is synchronized with POUTB <0: 2>, and has the same width as the pulse width of FDLLCLK. It includes three low pulse generators that generate SPOUTB <0: 2> with intervals.

상기 3개의 로우 펄스 발생기의 구성은 동일하므로, 그 중 POUTB<0>를 입력받는 로우 펄스 발생기의 구성을 살펴보면, 상기 POUTB<0>를 입력받는 딜레이(610), 상기 딜레이(610)의 출력을 입력받는 제 1 인버터(IV61), 상기 POUTB<0>와 상기 제 1 인버터(IV61)의 출력을 입력받는 노아 게이트(NR61), 및 상기 노아 게이트(NR61)의 출력을 입력받아 SPOUTB<0>을 출력하는 제 2 인버터(IV62)를 포함한다. 상기 로우 펄스 발생기를 이용한 제 2 출력 제어신호 생성부(600)는 POUTB<0:2>가 하이에서 로우로 인에이블되면, 상기 POUTB<0:2>와 동기되며, FDLLCLK의 펄스폭과 동일한 폭의 로우 펄스 즉, SPOUTB<0:2>를 출력한다.Since the configurations of the three low pulse generators are the same, a configuration of the low pulse generator that receives POUTB <0> among them includes the delay 610 and the output of the delay 610 that receive the POUTB <0>. SPOUTB <0> is input to the first inverter IV61, the PORB <0> and the NOR gate NR61 that receives the output of the first inverter IV61, and the output of the NOR gate NR61. And a second inverter IV62 for outputting. When POUTB <0: 2> is enabled from high to low, the second output control signal generator 600 using the low pulse generator is synchronized with POUTB <0: 2> and has the same width as the pulse width of FDLLCLK. Outputs a low pulse of SPOUTB <0: 2>.

이와 같이 구성된 본 발명에 따른 반도체 메모리의 데이터 출력장치의 동작을 도 3 내지 도 5를 참조하여 설명하면 다음과 같다.The operation of the data output device of the semiconductor memory according to the present invention configured as described above will be described with reference to FIGS. 3 to 5.

도 5에 도시된 바와 같이, 리드 명령(RD)이 입력되면, 입력 제어신호 생성부(400)가 클럭(CLK)에 따라 입력 제어신호(이하, PINB<0:2>)를 생성하여 상기 제 1 내지 제 3 레지스터(100 ~ 300)에 출력한다. 이때 PINB<0> 파형을 보면, 도 5와 같이 EV<0>과 EV<3>에 대응되도록 2개의 펄스가 발생되며, 두 번째 펄스는 PINB<2>가 인에이블된 후 다음 클럭에 따라 발생된다.As shown in FIG. 5, when the read command RD is input, the input control signal generator 400 generates an input control signal (hereinafter referred to as PINB <0: 2>) according to the clock CLK. Output to the first to third registers (100 to 300). At this time, when looking at the PINB <0> waveform, two pulses are generated to correspond to EV <0> and EV <3> as shown in FIG. 5, and the second pulse is generated according to the next clock after PINB <2> is enabled. do.

상기 제 1 내지 제 3 레지스터(100 ~ 300)는 상기 PINB<0:2>에 따라 EV<0:3>을 입력 받는다.The first to third registers 100 to 300 receive EV <0: 3> according to the PINB <0: 2>.

상기 출력 제어신호 생성부(500)는 출력 인에이블 신호(OUTEN)가 인에이블된 구간동안 FDLLCLK의 클럭 타임(tCK)과 동일한 펄스폭으로 출력되는 출력 제어신호(이하, POUTB<0:2>)를 생성하여 상기 제 2 출력 제어신호 생성부(600)에 출력한다.The output control signal generator 500 outputs an output control signal (hereinafter, POUTB <0: 2>) that is output at the same pulse width as the clock time tCK of the FDLLCLK during the period in which the output enable signal OUTEN is enabled. Generates and outputs the generated signal to the second output control signal generator 600.

상기 제 2 출력 제어신호 생성부(600)는 로우 펄스 발생기를 이용하여 상기 POUTB<0:2>와 동기되고, 상기 POUTB<0:2>에 비해 짧은 폭을 갖는 제 2 출력 제어신호(이하, SPOUTB<0:2>)를 생성하여 상기 제 1 내지 제 3 레지스터(100 ~ 300)에 출력한다.The second output control signal generator 600 is synchronized with the POUTB <0: 2> using a low pulse generator, and has a second output control signal having a shorter width than the POUTB <0: 2> (hereinafter, SPOUTB <0: 2> is generated and output to the first to third registers 100 to 300.

이때 SPOUTB<0:2>는 POUTB<0:2>와 동기되어 인에이블되고 상기 제 1 내지 제 3 레지스터(100 ~ 300)에 저장된 데이터가 다음 데이터로 바뀌기 전에 디스에이블되는 조건을 만족하는 펄스 폭을 갖도록 생성하면 된다.At this time, SPOUTB <0: 2> is enabled in synchronization with POUTB <0: 2> and the pulse width satisfies a condition that is disabled before the data stored in the first to third registers 100 to 300 is changed to the next data. You can create it with

즉, 도 5에 도시된 바와 같이, SPOUTB<0>의 경우 POUTB<0>이 인에이블되는 시점에 같이 인에이블되고 제 1 레지스터(100)에 EV<3>가 저장되는 타이밍 전에 디스에이블 되도록 생성하였다. 상기 SPOUTB<0:2>의 펄스 폭은 도 4의 딜레이(610, 620, 630)를 이용하여 조절할 수 있다.That is, as shown in FIG. 5, in the case of SPOUTB <0>, the POUTB <0> is enabled at the time when the POUTB <0> is enabled and disabled before the timing at which EV <3> is stored in the first register 100. It was. The pulse width of the SPOUTB <0: 2> may be adjusted using the delays 610, 620, and 630 of FIG. 4.

본 발명에서는 상기 SPOUTB<0:2>의 펄스 폭을 FDLLCLK의 펄스 폭과 같도록 생성한 예를 든 것이다.In the present invention, the pulse width of SPOUTB <0: 2> is equal to the pulse width of FDLLCLK.

상기 제 1 내지 제 3 레지스터(100 ~ 300)는 상기 SPOUTB<0:2>에 따라 EV<0:3>을 출력한다. 그리고 도 5와 같이, 최종출력 DQ는 이븐(EV<0:3>)과 오드(OD<0:3>)가 번갈아가며 8개의 데이터가 출력된다.The first to third registers 100 to 300 output EV <0: 3> according to the SPOUTB <0: 2>. As shown in FIG. 5, in the final output DQ, eight data are alternately alternated between the even (EV <0: 3>) and the odd (OD <0: 3>).

이때 반도체 메모리의 실제 동작을 보면, 이븐과 오드를 번갈아가며, 리드 동작이 수행되는데, 오드의 경우에도 도 3과 동일한 구성을 갖는 장치를 통해 동일한 방식으로 데이터 리드가 이루어지므로 그 설명은 생략하였다.At this time, when the actual operation of the semiconductor memory is performed, the read operation is alternately performed between the even and the odd, and in the case of the odd, the data is read in the same manner through the device having the same configuration as that of FIG.

결국, 본 발명은 도 3의 제 1 레지스터(100)가 PINB<0>의 두 번째 펄스의 인에이블 구간동안 EV<3> 데이터를 입력받아 저장하는 시점에 SPOUTB<0>가 이미 디스에이블 되어 있다. 따라서 도 2에 도시된 종래기술에서처럼 POUTB<0>에 따라 EV<3>을 출력하는 에러가 완벽하게 방지된다.As a result, in the present invention, SPOUTB <0> is already disabled when the first register 100 of FIG. 3 receives and stores the EV <3> data during the enable period of the second pulse of PINB <0>. . Therefore, the error of outputting EV <3> according to POUTB <0> is completely prevented as in the prior art shown in FIG.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리의 데이터 출력장치 및 방법은 데이터 출력에 한번의 리드 명령에 의해 출력되는 단위 데이터에 비해 적은 수의 레지스터를 이용한 경우에도 데이터 출력 오류를 완벽하게 방지하므로 반도체 메모리의 동작 신뢰성을 향상시킬 수 있는 효과가 있다.The data output device and method of the semiconductor memory according to the present invention prevent the data output error even when using a small number of registers compared to the unit data output by one read command for data output, thereby improving operation reliability of the semiconductor memory. There is an effect that can be improved.

Claims (11)

복수개의 저장수단;A plurality of storage means; 반도체 메모리에 저장된 데이터를 상기 복수개의 저장수단에 입력하기 위한 입력 제어신호를 생성하는 입력 제어신호 생성수단;Input control signal generation means for generating an input control signal for inputting data stored in a semiconductor memory into the plurality of storage means; 상기 복수개의 저장수단에 저장된 데이터를 출력하기 위한 출력 제어신호를 생성하는 출력 제어신호 생성수단; 및Output control signal generation means for generating an output control signal for outputting data stored in the plurality of storage means; And 상기 출력 제어신호의 인에이블 구간이 상기 입력 제어신호의 인에이블 구간과 중첩되지 않도록 상기 출력 제어신호를 조정한 제 2 출력 제어신호를 생성하여 상기 복수개의 저장수단에 출력하는 제 2 출력 제어신호 생성수단을 포함하는 반도체 메모리의 데이터 출력장치. Generating a second output control signal in which the output control signal is adjusted so that the enable period of the output control signal does not overlap with the enable period of the input control signal, and outputting the second output control signal to the plurality of storage means; And a data output device of the semiconductor memory. 제 1 항에 있어서,The method of claim 1, 상기 복수개의 저장수단은 리드 명령에 따라 출력되는 데이터의 수에 비해 적은 수가 구비되는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.The plurality of storage means is a data output device of a semiconductor memory, characterized in that less than the number of data output according to the read command is provided. 제 1 항에 있어서,The method of claim 1, 상기 복수개의 저장수단은 레지스터인 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.And said plurality of storage means is a register. 제 1 항에 있어서,The method of claim 1, 상기 제 2 출력 제어신호 생성수단은The second output control signal generating means 상기 출력 제어신호를 입력받아, 상기 출력 제어신호와 동기되며 상기 출력 제어신호에 비해 짧은 펄스 폭을 갖는 상기 제 2 출력 제어신호를 생성하도록 구성된 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.And receive the output control signal and generate the second output control signal synchronized with the output control signal and having a shorter pulse width than the output control signal. 제 1 항에 있어서,The method of claim 1, 상기 제 2 출력 제어신호 생성수단은 적어도 하나의 펄스 발생기를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.And said second output control signal generating means comprises at least one pulse generator. 제 5 항에 있어서,The method of claim 5, 상기 펄스 발생기는The pulse generator 상기 출력 제어신호를 입력받는 지연소자,A delay element receiving the output control signal; 상기 지연소자의 출력을 입력받는 제 1 인버터,A first inverter receiving an output of the delay element; 상기 출력 제어신호와 상기 인버터의 출력을 입력받는 노아 게이트, 및Noah gate receiving the output control signal and the output of the inverter, And 상기 노아 게이트의 출력을 입력받아 제 2 출력 제어신호를 생성하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.And a second inverter configured to receive an output of the NOR gate and generate a second output control signal. 주변영역에 복수개의 저장수단을 갖는 반도체 메모리의 데이터 출력방법에 있어서,In the data output method of a semiconductor memory having a plurality of storage means in the peripheral area, 리드 명령이 입력되면 제 1 클럭에 따라 입력 제어신호를 생성하는 단계;Generating an input control signal according to a first clock when a read command is input; 셀 영역에 저장된 데이터를 상기 입력 제어신호에 따라 상기 복수개의 저장수단에 순차적으로 저장하는 단계;Sequentially storing data stored in a cell area in the plurality of storage means according to the input control signal; 제 2 클럭에 따라 상기 입력 제어신호와 인에이블 구간이 중첩되지 않는 출력 제어신호를 생성하는 단계; 및Generating an output control signal in which the input control signal and the enable period do not overlap according to a second clock; And 상기 복수개의 저장수단에 저장된 데이터를 상기 출력 제어신호에 따라 출력하는 단계를 포함하는 반도체 메모리의 데이터 출력방법.And outputting data stored in the plurality of storage means according to the output control signal. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 1 클럭은 외부 클럭인 것을 특징으로 하는 반도체 메모리의 데이터 출력방법. And the first clock is an external clock. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 2 클럭은 DLL(Delay Locked Loop) 클럭을 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력방법.And the second clock comprises a delay locked loop (DLL) clock. 제 7 항에 있어서,The method of claim 7, wherein 상기 출력 제어신호는 상기 제 2 클럭과 동기되고 상기 제 2 클럭의 주기에 비해 짧은 폭의 인에이블 구간을 갖는 것을 특징으로 하는 반도체 메모리의 데이터 출력방법.And the output control signal is synchronized with the second clock and has an enable period shorter than a period of the second clock. 제 7 항에 있어서,The method of claim 7, wherein 상기 출력 제어신호의 인에이블 구간은 상기 제 2 클럭의 펄스 폭과 동일한 것을 특징으로 하는 반도체 메모리의 데이터 출력방법.The enable period of the output control signal is the same as the pulse width of the second clock data output method of the semiconductor memory.
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