KR20070081030A - Semiconductor memory device using pmos bulk bios control scheme - Google Patents

Semiconductor memory device using pmos bulk bios control scheme Download PDF

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Abstract

A semiconductor memory device using a PMOS bulk bias control scheme is provided to prevent the decrease of operation speed by using a different driving time according to an operation mode of the semiconductor memory device. In a semiconductor memory device using a PMOS bulk bias control scheme, a plurality of logic circuits(300) is operated by an enable signal. A selection circuit(200) selects a different period of the enable signal according to an operation mode of the semiconductor memory device. The selection circuit changes the period of the enable signal by comprising a plurality of delay lines. The selection circuit uses an MRS(Mode Register Set) in selecting the period of the enable signal.

Description

피모스 벌크 바이어스 콘트롤 스킴을 이용하는 반도체 메모리 장치{Semiconductor Memory Device using PMOS Bulk Bios Control Scheme}Semiconductor memory device using PMOS bulk bios control scheme

도 1은 피모스 벌크 바이어스 콘트롤 스킴을 이용한 반도체 메모리 장치의 인버터에 대한 실시예이다.1 is an embodiment of an inverter of a semiconductor memory device using a PMOS bulk bias control scheme.

도 2는 본 발명에 따른 피모스 벌크 바이어스 콘트롤 스킴을 이용한 반도체 메모리 장치를 도시하고 있다.2 illustrates a semiconductor memory device using a PMOS bulk bias control scheme according to the present invention.

도 3은 본 발명에 따른 피모스 벌크 바이어스 콘트롤 스킴을 이용한 반도체 메모리 장치의 선택회로에 대한 실시예이다.3 is an embodiment of a selection circuit of a semiconductor memory device using a PMOS bulk bias control scheme according to the present invention.

도 4는 본 발명에 따른 피모스 벌크 바이어스 콘트롤 스킴을 이용한 반도체 메모리 장치의 선택회로에 대한 다른 실시예이다. 4 is another embodiment of a selection circuit of a semiconductor memory device using a PMOS bulk bias control scheme according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100: 반도체 메모리 장치100: semiconductor memory device

200: 선택회로200: selection circuit

300: 로직회로300: logic circuit

PT1,PT2: 패스 트랜지스터PT1, PT2: pass transistor

220,240,260,280: 지연라인220,240,260,280: delay line

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로 피모스 벌크 바어이스 콘트롤 스킴을 이용하는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device using a PMOS bulk bias control scheme.

반도체 메모리 장치(Semiconductor Memory Device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory;RAM)과 롬(Read Only Memory;ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리 장치(Volatile Memory Device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(Nonvolatile Memory Device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등을 포함한다.A semiconductor memory device is a memory device that stores data and can be read out when needed. Semiconductor memory devices may be classified into random access memory (RAM) and read only memory (ROM). RAM is a volatile memory device in which stored data is destroyed when power is cut off. A ROM is a nonvolatile memory device in which stored data is not destroyed even when a power supply is cut off. RAM includes Dynamic RAM (DRAM), Static RAM (SRAM), and the like. The ROM includes a programmable ROM (PROM), an erasable PROM (EPROM), an electrically EPROM (EPROM), a flash memory device, and the like.

일반적으로 반도체 메모리 장치는 셀프 리프레쉬 커런트(Self refresh current)를 줄이기 위해 피모스 벌크 바이어스 콘트롤 스킴(PMOS Bulk Bias Control Scheme) 을 이용한다. 피모스 벌크 바이어스 콘트롤 스킴을 이용하여 피모스 트랜지스터의 오프 커런트(Off current)를 줄여주기 때문이다.In general, a semiconductor memory device uses a PMOS Bulk Bias Control Scheme to reduce self refresh current. This is because a PMOS bulk bias control scheme is used to reduce the off current of the PMOS transistor.

서브-쓰레쓰홀드 리키지 커런트(Sub-threshold leakage current)는 오프 상태의 트랜지스터에서 발생한다. 이때 오프 커런트는 트랜지스터의 문턱전압(Vt)에 반비례하고, 드레인-소스 전압(Vds)에 비례한다.Sub-threshold leakage current occurs in the transistor in the off state. At this time, the off current is inversely proportional to the threshold voltage Vt of the transistor and is proportional to the drain-source voltage Vds.

반도체 메모리 장치의 동작이 셀프 리프레쉬(Self Refresh) 모드일 때, 일반적으로 이러한 오프 커런트를 줄이기 위해서 피모스 트랜지스터의 벌크 전압 레벨을 높여 주고 있다. 도 1은 피모스 벌크 바이어스 콘트롤 스킴을 이용한 반도체 메모리 장치의 인버터에 대한 실시예이다. 도 1을 참조하면, 피모스 트랜지스터들(PM1,PM2)는 제어신호(PSELFB)에 응답하여 벌크 전압을 Vint(1.4V)에서 Evcc(1.8V)로 승압시킨다. 이렇게 함으로 피모스 트랜지스터들(PM1,PM2)의 오프 커런트를 줄인다. 그러나 이러한 피모스 벌크 바이어스 콘트롤 스킴은 트랜지스터의 동작전류(Idsat)을 감소시키게 된다. 따라서 반도체 메모리 장치의 동작 스피드가 그 만큼 떨어지는 문제점이 발생하고 있다.When the semiconductor memory device is in the self refresh mode, the bulk voltage level of the PMOS transistor is generally increased to reduce such off current. 1 is an embodiment of an inverter of a semiconductor memory device using a PMOS bulk bias control scheme. Referring to FIG. 1, the PMOS transistors PM1 and PM2 boost the bulk voltage from Vint (1.4V) to Evcc (1.8V) in response to the control signal PSELFB. This reduces the off current of the PMOS transistors PM1 and PM2. However, this PMOS bulk bias control scheme reduces the operating current (Idsat) of the transistor. Therefore, there is a problem that the operation speed of the semiconductor memory device is reduced by that much.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 피모스 벌크 바이어스 콘트롤 스킴을 이용하면서 동작 스피드가 떨어지는 않는 반도체 메모리 장치를 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a semiconductor memory device in which the operation speed does not decrease while using a PMOS bulk bias control scheme.

본 발명에 따른 피모스 벌크 바이어스 콘트롤 스킴(PMOS Bulk Bias Scheme)을 사용하는 반도체 메모리 장치는 인에이블 신호에 의해 작동하는 복수의 로직회로들; 및 상기 반도체 메모리 장치의 동작 모드에 따라 상기 인에이블 신호의 주기를 다르게 선택하는 선택회로를 포함한다.A semiconductor memory device using the PMOS Bulk Bias Scheme according to the present invention includes a plurality of logic circuits operated by an enable signal; And a selection circuit for differently selecting a period of the enable signal according to an operation mode of the semiconductor memory device.

이 실시예에 있어서, 상기 선택회로는 복수의 지연 라인을 구비하여 상기 인에이블 신호의 주기를 다르게 하는 것을 특징으로 한다.In this embodiment, the selection circuit is provided with a plurality of delay lines to vary the period of the enable signal.

이 실시예에 있어서, 상기 선택회로는 상기 인에이블 신호의 주기를 선택하는데 있어서, 모드 레지스터 셋(MRS)를 이용하는 것을 특징으로 한다.In this embodiment, the selection circuit is characterized by using a mode register set (MRS) in selecting the period of the enable signal.

이 실시예에 있어서, 상기 반도체 메모리 장치는 DRAM인 것을 특징으로 한다.In this embodiment, the semiconductor memory device is a DRAM.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 2는 본 발명에 따른 피모스 벌크 바이어스 콘트롤 스킴을 이용한 반도체 메모리 장치를 도시하고 있다. 도 2를 참조하면, 반도체 메모리 장치(100)는 선택회로(200) 및 로직회로(300)를 포함하고 있다. 2 illustrates a semiconductor memory device using a PMOS bulk bias control scheme according to the present invention. Referring to FIG. 2, the semiconductor memory device 100 includes a selection circuit 200 and a logic circuit 300.

선택회로(200)는 로직회로(300)의 구동을 명령하는 신호(CM)와 반도체 메모리 장치의 동작 모드를 알려주는 신호(PSELFB)에 응답하여 인에이블 신호(EN)을 출력한다. 선택회로(200)는 반도체 메모리 장치의 동작 모드신호(PSELFB)에 따라 서로 다른 주기를 가지는 인에이블 신호(EN)를 생성한다. 이를 위해 서로 다른 지연 라인들을 구비하고 있다.The selection circuit 200 outputs the enable signal EN in response to a signal CM for commanding the driving of the logic circuit 300 and a signal PSELFB indicating an operation mode of the semiconductor memory device. The selection circuit 200 generates an enable signal EN having different periods according to the operation mode signal PSELFB of the semiconductor memory device. To this end, different delay lines are provided.

로직회로(300)는 반도체 메모리 장치(100)의 내부에 이용되는 다양한 회로들이다. 로직회로(300)는 선택회로(200)에서 생성된 인에이블 신호(EN)에 응답하여 동작을 실시하게 된다. 따라서 로직회로(300)는 반도체 메모리 장치(100)의 동작 모드에 따라서 동작 시간을 다르게 할 수 있다. The logic circuit 300 is various circuits used in the semiconductor memory device 100. The logic circuit 300 performs an operation in response to the enable signal EN generated by the selection circuit 200. Therefore, the logic circuit 300 may change the operation time according to the operation mode of the semiconductor memory device 100.

도 3은 본 발명에 따른 피모스 벌크 바이어스 콘트롤 스킴을 이용한 반도체 메모리 장치의 선택회로에 대한 실시예이다. 3 is an embodiment of a selection circuit of a semiconductor memory device using a PMOS bulk bias control scheme according to the present invention.

도 3을 참조하면, 선택회로(200)는 두 개의 지연라인들(220,240)을 포함하고 있다. 도 3을 참조하면, 선택회로(200)는 다음과 같이 동작하게 된다. 인버터(211)는 동작 모드 신호(PSELFB)를 반전하여 노아게이트(212)에 전달한다. 노아게이트(212)는 반전된 동작 모든 신호(PSELFB)와 로직 회로(300)를 구동하는 명령 신호(CM)를 입력받아 노아(NOR) 논리연산하여, 제 1 지연라인(220)에 전달한다. 제 1 지연라인(220)은 네개의 인버터들(221~224)의 직렬로 연결되어 있다. 제 1 지연라인(220)에 의하여 전달된 신호는 노아게이트(250)에 전달된다.Referring to FIG. 3, the selection circuit 200 includes two delay lines 220 and 240. Referring to FIG. 3, the selection circuit 200 operates as follows. The inverter 211 inverts the operation mode signal PSELFB and transmits the inverted mode signal to the NOA gate 212. The NOR gate 212 receives all of the inverted operation signals PSELFB and the command signal CM driving the logic circuit 300, and performs a NOR logic operation on the inverted operation signal PELFB to the first delay line 220. The first delay line 220 is connected in series with four inverters 221 ˜ 224. The signal transmitted by the first delay line 220 is transmitted to the noah gate 250.

노아게이트(213)는 명령 신호(CM)와 모드 신호(PSELFB)을 입력받아 노아 논리 연산하여 제 2 지연라인(240)에 전달한다. 제 2 지연라인(240)는 두개의 인버터들(241,242)이 직렬연결되어 있다. 제 2 지연라인(240)에 의하여 전달된 신호는 노아게이트(250)에 전달된다.The NOR gate 213 receives the command signal CM and the mode signal PSELFB, and performs a NOR logic operation to transmit the logic signal to the second delay line 240. In the second delay line 240, two inverters 241 and 242 are connected in series. The signal transmitted by the second delay line 240 is transmitted to the noah gate 250.

노아게이트(250)는 제 1 지연라인(220)에 의하여 전달된 신호와 제 2 지연라인(240)에 의하여 전달된 신호을 입력받아 노아 논리 연산하여 로직회로(300)의 인에이블 신호(EN)를 생성한다.The NOR gate 250 receives a signal transmitted by the first delay line 220 and a signal transmitted by the second delay line 240 to perform a NOR logic operation to generate an enable signal EN of the logic circuit 300. Create

명령 신호(CM)이 논리 '로우'이고, 모드 신호(PSELFB)가 논리 '하이'이면, 가변 펄스 생성회로(100)는 제 1 지연라인(220)을 통하여 지연된 인에이블 신호(EN)를 생성한다. 명령신호(CM)이 논리 '로우'이고, 모드 신호(PSELFB)가 논리 '로우'이면, 가변 펄스 생성회로(100)는 제 2 지연라인(240)을 통하여 지연된 인에이블 신호(EN)를 생성한다. 따라서 모드 신호(PSELFB)에 따라 인에이블 신호(EN)의 주기를 조절할 수 있게 된다.If the command signal CM is logic 'low' and the mode signal PSELFB is logic 'high', the variable pulse generation circuit 100 generates the delayed enable signal EN through the first delay line 220. do. If the command signal CM is logic 'low' and the mode signal PSELFB is logic 'low', the variable pulse generation circuit 100 generates the delayed enable signal EN through the second delay line 240. do. Therefore, the period of the enable signal EN can be adjusted according to the mode signal PSELFB.

도 4는 본 발명에 따른 피모스 벌크 바이어스 콘트롤 스킴을 이용한 반도체 메모리 장치의 선택회로에 대한 다른 실시예이다. 4 is another embodiment of a selection circuit of a semiconductor memory device using a PMOS bulk bias control scheme according to the present invention.

도 4를 참조하면, 선택회로(200)는 두 개의 지연라인들(260,280), 패스 트랜지스터들(PT1,PT2) 및 인버터(290)을 포함하고 있다. Referring to FIG. 4, the selection circuit 200 includes two delay lines 260 and 280, pass transistors PT1 and PT2, and an inverter 290.

제 3 지연라인(260)은 두 개의 인버터들(261,262)이 직렬로 연결되어 있다. 제 4 지연 라인(280)은 네 개의 인버터들(281,282,283,284)이 직렬로 연결되어 있다. 제 3 지연라인(260)와 제 4 지연라인은 명령 신호(CM)을 입력받는다.In the third delay line 260, two inverters 261 and 262 are connected in series. In the fourth delay line 280, four inverters 281, 282, 283, and 284 are connected in series. The third delay line 260 and the fourth delay line receive the command signal CM.

패스 트랜지스터(PT1)는 노드(ND1)와 노드(ND3) 사이에 연결되어 있어 제 3 지연라인(260)을 통과한 신호를 MRS신호에 응답하여 제어한다. 패스 트랜지스터(PT4)는 노드(ND2)와 노드(ND3) 사이에 연결되어 있어 제 4 지연라인(280)을 통과한 신호를 MRS신호에 응답하여 제어한다.The pass transistor PT1 is connected between the node ND1 and the node ND3 to control the signal passing through the third delay line 260 in response to the MRS signal. The pass transistor PT4 is connected between the node ND2 and the node ND3 to control the signal passing through the fourth delay line 280 in response to the MRS signal.

인버터(290)는 노드(ND4)와 노드(ND5)사이에 연결되어 있다. 노드(ND3)는 인에이블 신호(EN)가 생성되는 접점이다. 노드(ND1)는 제 3 지연라인(260)의 출력을 나타내는 접점이다. 노드(ND2)는 제 4 지연라인(280)의 출력을 나타내는 접점이다. 노드(ND4)는 모드 레지스터 셋(MRS)의 정보를 전달받는 접점이다.The inverter 290 is connected between the node ND4 and the node ND5. The node ND3 is a contact point at which the enable signal EN is generated. The node ND1 is a contact indicating the output of the third delay line 260. Node ND2 is a contact indicating the output of fourth delay line 280. The node ND4 is a contact receiving information of the mode register set MRS.

도 4를 참조하면, 선택회로(200)의 동작을 설명하면 다음과 같다. MRS가 논리 '하이'일때, 패스 트랜지스터(PT1)가 턴온된다. 따라서 제 3 지연라인(260)을 통해 지연된 신호가 선택회로(200)의 인에이블 신호(EN)가 된다. MRS가 논리 '로우'일때, 패스 트랜지스터(PT2)가 턴온된다. 따라서 제 4 지연라인(280)을 통해 지 연된 신호가 선택회로(200)의 인에이블 신호(EN)가 된다. 선택회로(200)는 MRS의 값에 따라 인에이블 신호(EN)의 주기를 다르게 한다.Referring to FIG. 4, the operation of the selection circuit 200 will be described below. When MRS is logic 'high', pass transistor PT1 is turned on. Therefore, the signal delayed through the third delay line 260 becomes the enable signal EN of the selection circuit 200. When MRS is logic 'low', pass transistor PT2 is turned on. Therefore, the signal delayed through the fourth delay line 280 becomes the enable signal EN of the selection circuit 200. The selection circuit 200 changes the period of the enable signal EN according to the value of the MRS.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the equivalents of the claims of the present invention as well as the following claims.

상술한 바와 같이 본 발명에 따른 피모스 벌크 바이어스 콘트롤 스킴을 이용하는 반도체 메모리 장치는 내부 로직회로들을 구동하기 위한 선택회로를 구비하여 반도체 메모리 장치의 동작 모드에 따라 구동 시간을 다르게 하게 된다. 따라서 피모스 벌크 바이어스 콘트롤 스킴을 사용하면서 동작 스피트가 떨어지게 않게 한다.As described above, the semiconductor memory device using the PMOS bulk bias control scheme according to the present invention includes a selection circuit for driving internal logic circuits to vary driving time according to an operation mode of the semiconductor memory device. Therefore, using the PMOS bulk bias control scheme ensures that the operating speed does not fall.

Claims (4)

피모스 벌크 바이어스 콘트롤 스킴(PMOS Bulk Bias Scheme)을 사용하는 반도체 메모리 장치에 있어서:In a semiconductor memory device using a PMOS Bulk Bias Scheme: 인에이블 신호에 의해 작동하는 복수의 로직회로들; 및A plurality of logic circuits operating by an enable signal; And 상기 반도체 메모리 장치의 동작 모드에 따라 상기 인에이블 신호의 주기를 다르게 선택하는 선택회로를 포함하는 반도체 메모리 장치.And a selection circuit for differently selecting a period of the enable signal according to an operation mode of the semiconductor memory device. 제 1 항에 있어서,The method of claim 1, 상기 선택회로는 복수의 지연 라인을 구비하여 상기 인에이블 신호의 주기를 다르게 하는 것을 특징으로 하는 반도체 메모리 장치.And the selection circuit comprises a plurality of delay lines to vary the period of the enable signal. 제 1 항에 있어서,The method of claim 1, 상기 선택회로는 상기 인에이블 신호의 주기를 선택하는데 있어서, 모드 레지스터 셋(MRS)를 이용하는 것을 특징으로 하는 반도체 메모리 장치,Wherein the selection circuit uses a mode register set (MRS) to select a period of the enable signal; 제 1 항에 있어서,The method of claim 1, 상기 반도체 메모리 장치는 DRAM인 것을 특징으로 하는 반도체 메모리 장치.And said semiconductor memory device is a DRAM.
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