KR20070074368A - 지연 고정 루프 - Google Patents

지연 고정 루프 Download PDF

Info

Publication number
KR20070074368A
KR20070074368A KR1020060002389A KR20060002389A KR20070074368A KR 20070074368 A KR20070074368 A KR 20070074368A KR 1020060002389 A KR1020060002389 A KR 1020060002389A KR 20060002389 A KR20060002389 A KR 20060002389A KR 20070074368 A KR20070074368 A KR 20070074368A
Authority
KR
South Korea
Prior art keywords
delay
delay cells
phase
common
group
Prior art date
Application number
KR1020060002389A
Other languages
English (en)
Inventor
전영진
배창현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060002389A priority Critical patent/KR20070074368A/ko
Publication of KR20070074368A publication Critical patent/KR20070074368A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 지연 고정 루프를 공개한다. 그 지연 고정 루프는 지연 고정 루프는 직렬 연결되고 제1 및 제2 그룹으로 분류되며, 지연동작 제어신호에 응답하여 클럭 신호의 지연 여부를 선택하고 출력셀 선택신호에 응답하여 지연된 클럭 신호의 출력 여부를 선택하는 복수개의 지연셀들을 구비하고, 제1 또는 제2 그룹내의 한쌍의 지연셀들을 통해 지연된 클럭 신호들을 출력하는 지연체인과, 제1그룹의 지연셀들이 지연된 클럭 신호들을 출력하면, 지연된 클럭 신호들을 위상합성하여 내부 클럭 신호를 발생하는 제1 위상 합성부와, 제2그룹의 지연셀들이 지연된 클럭 신호들을 출력하면, 지연된 클럭 신호들을 위상합성하여 내부 클럭 신호를 발생하는 제2위상 합성부와, 제1그룹의 지연셀들과 제1 위상 합성부간을 연결하여, 제1그룹의 지연셀들로부터 출력되는 클럭 신호들을 제1 위상 합성부로 전송하는 제1 공통 신호라인들과, 제2그룹의 지연셀들과 제2위상 합성부간을 연결하여, 제2그룹의 지연셀들로부터 출력되는 홀수 및 짝수 클럭 신호를 제2위상 합성부로 전송하는 제2공통 신호라인들을 구비하는 것을 특징으로 한다. 따라서 신호라인의 로딩을 감소하여 신호의 보전성을 향상시키고, 이를 통해 지연 고정 루프가 저전력 및 고속동작에서도 안정적으로 동작될 수 있도록 한다.

Description

지연 고정 루프{delay locked loop}
도1은 종래 기술에 따른 레지스터 제어 지연 고정 루프의 내부 블록도를 간략히 도시한 도면.
도2는 도1 및 도2의 지연부의 배치구조를 설명하기 위한 도면.
도3a 및 도3b는 도2와 같은 배치 구조를 가지는 지연부의 지연셀과 위상합성기의 상세회로도를 도시한 도면.
도4는 본 발명의 제1실시예에 따른 지연부의 배치 구조를 나타낸 도면.
도5는 본 발명의 제2실시예에 따른 지연부의 배치 구조를 나타낸 도면.
도6은 본 발명의 제3실시예에 따른 지연부의 배치 구조를 나타낸 도면.
도7은 도5 및 도6의 배치 구조를 지원하기 위한 제1 및 제2 위상합성부의 상세회로도를 도시한 도면.
도8은 본 발명의 제4실시예에 따른 지연부의 배치 구조를 나타낸 도면.
도9는 도8의 배치 구조를 지원하기 위한 제1 및 제2 위상합성부의 상세회로도를 도시한 도면.
본 발명은 지연 고정 루프(Delay Locked Loop; DLL)에 관한 것으로, 더욱 상세하게는 지연 체인과 위상 합성기간의 신호라인 로딩을 최소화하여 위상 합성기로 입력되는 신호의 보전성을 증대하도록 하는 지연 고정 루프에 관한 것이다.
메모리장치와 메모리 콘트롤러 간의 데이터 전송과 같이 클록 신호에 동기시켜 데이터를 전송하는 입출력 방식에서는 버스의 부하가 커지고 전송 주파수가 빨라짐에 따라 클록 신호와 데이터 간의 시간적 동기를 이루는 것이 매우 중요하다. 즉 클록 신호에 응답하여 데이터가 버스에 실리는 데 걸리는 시간을 역보상하여 데이터를 클록 신호의 에지(Edge)또는 중앙(Center)에 정확히 위치시켜야 한다. 이러한 목적으로 사용될 수 있는 회로로는 위상동기루프(Phase Locked Loop, PLL)및 지연 고정 루프(Delay Locked Loop, DLL)가 있으며 일반적으로 메모리장치에는 지연 고정 루프가 사용된다.
이중 지연 고정 루프는 기존에 사용되어 온 위상고정루프(PLL)에 비해 잡음(noise)의 영향을 덜 받는 장점이 있어 SDRAM(Synchronous DRAM), DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서 널리 사용되고 있으며, 그 중에서도 디지털 지연 고정 루프의 일종인 레지스터 제어 지연 고정 루프가 일반화되어 사용되고 있다.
레지스터 제어 지연 고정 루프는 코어스 루프(coarse loop)와 파인 루프(fine loop)를 가지며, 코어스 락 구간에서의 지연을 조절하기 위해 지연 체인 즉, 딜레이 라인이 사용되고 파인 락 구간에서의 지연을 조절하기 위해 위상 합성기(phase interpolator)를 사용한다.
도 1은 종래 기술에 따른 레지스터 제어 지연 고정 루프의 내부 블록도를 간략히 도시한 도면으로서, 종래의 지연 고정 루프는 위상검출기(2), 지연 재생부(1), 지연 제어부(3), 레지스터부(4), 및 지연부(5)를 구비하고, 레지스터부(4)는 제1 레지스터(41)와 제2 레지스터(42)를 구비하고, 지연부(5)는 지연 체인(51)과 위상 합성부(52)를 구비한다.
이하, 각 구성요소의 기능을 설명하면 다음과 같다.
지연 재생부(1)는 내부 클록 신호(iclk,clkb)를 수신하고, 이를 반도체 메모리 장치의 실제 클럭 경로(clock path, tSAC path)를 통해 전송될 때와 동일한 시간만큼 보상 지연한 후, 위상 검출기(1)로 출력한다.
위상검출기(2)는 외부로부터 전송되는 클럭 신호(clk,clkb)와 지연 재생부(1)로부터 전송되는 지연 클럭 신호(diclk,dclkb)간의 위상차(pdiff)를 검출하여, 지연 제어부(3)로 출력한다.
지연 제어부(3)는 위상 검출부(1)로부터 전송되는 위상차(pdiff)를 분석하여 지연 체인(51)을 통해 코어스 조정을 수행할 것인지 위상 합성기(52)를 통한 파인 조정을 수행할 것인지를 결정하고, 코어스 조정시에는 지연 체인(51)의 지연량을 조정하기 위한 제1 제어신호들(eup/dn 또는 oup/dn)을 발생하여 제1 레지스터(41)로 전송하고, 파인 조정시에는 위상 합성기(52)의 지연 시간을 조정하기 위한 제2 제어신호들(wup/dn 또는 wup/dn)을 발생하여 제2 레지스터(42)로 전송한다.
레지스터부(4)는 제1 레지스터(41)와 제2 레지스터(42)를 구비하고, 제1 레지스터(41)는 제1 제어신호들(eup/dn 또는 oup/dn)을 수신 및 분석하여, 지연 체인 (51)의 지연량을 제어하기 위한 출력셀 선택신호들(cs[1:n])과 지연동작 제어신호들(on[1:n])을 발생하고, 제2 레지스터(42)는 제2 제어신호들(wup/dn)을 수신 및 분석하여, 위상 합성기(52)의 지연량을 제어하기 위한 위상 가변 신호들(ps[1:m])과 위상 합성 동작 제어신호(pon)를 발생한다.
지연부(5)는 지연 체인(51)과 위상 합성부(52)를 구비하고, 지연 체인(51)을 통해 외부의 클럭 신호(clk,clkb)의 위상을 코어스 조정하고, 위상 합성부(52)를 통해 외부의 클럭 신호(clk,clkb)의 위상을 파인 조정한다.
지연 체인(51)은 직렬 연결된 복수개의 지연셀들(DC1~DCn(n은 자연수))을 구비하고, 복수개의 지연동작 제어신호들(on[1:n])에 응답하여 지연동작을 수행할 소정개의 지연셀들(DC1~DCx(x는 1이상이고 n 이하인 자연수)을 선택하며, 복수개의 출력셀 선택신호들(cs[1:n])에 응답하여 출력 동작을 수행할 한쌍의 지연셀들(DCx-1,DCx)을 선택한다. 이때, 한쌍의 지연셀들(DCx-1,DCx)은 지연동작을 수행할 소정개의 지연셀들(DC1~DCx)의 마지막단에 인접하여 위치되는 홀수 및 짝수 지연셀들(DCx-1,DCx)이다. 이에 출력 동작을 수행하는 홀수 및 짝수 지연셀(DCx-1,DCx)은 소정개의 지연셀들(DC1~DCx)에 의해 지연된 위상을 가지는 홀수 및 짝수 클럭 신호(eclk/b,oclk/b)를 위상 합성기(52)로 전송한다.
위상 합성기(52)는 위상 합성 동작 제어신호(pon)에 응답하여 위상 합성 동작 수행여부를 결정하고, 위상 합성기(52)의 위상 가변량을 제어하기 위한 위상 복수개의 가변 신호들(ps[1:m])에 응답하여 지연량을 결정한다. 이에 위상 합성 동작시에 홀수 및 짝수 클럭 신호(eclk/b,oclk/b)가 전송되면, 이를 위상 가변량에 따 라 서로 합성하여 내부 클럭 신호(iclk,clkb)를 발생한다.
이에 도 1의 레지스터 제어 지연 고정 루프는 위상 검출부(1)를 통해 외부 클럭 신호(clk,clkb) 및 지연 재생부(1)의 출력신호 사이의 위상차를 실시간으로 검출하고, 검출된 위상차가 큰 경우에는 지연 체인을 통해 위상차를 코어스 조정하고, 작은 경우에는 위상 합성부(52)를 통해 위상차를 파인 조정한다.
도2는 도1 및 도2의 지연부(5)의 배치구조를 설명하기 위한 도면이다.
도2에서 설명의 편이를 위해 복수개의 지연셀들(51~518)을 8개로 가정한다. 그리고 CD1내지 CD8은 코어스 조정동작을 수행하는 지연셀들을, cesl 및 ceslb는 짝수 지연셀(DC2,DC4,DC6,DC8)로부터 출력되는 짝수 클럭 신호(eclk/b)를 전송하는 공통 짝수 신호라인쌍을, cosl 및 coslb는 홀수 지연셀(DC1,DC3,DC5,DC7)로부터 출력되는 홀수클럭 신호쌍(oout/b)을 전송하는 공통 홀수 신호라인쌍을, esl 및 eslb는 짝수 지연셀들(DC2,DC4,DC6,DC8) 각각으로부터 출력되는 짝수 클럭 신호쌍(eclk/b)을 공통 짝수 신호라인쌍(cesl,ceslb)으로 전송하는 짝수 신호라인쌍을, osl 및 oslb는 홀수 지연셀들(DC1,DC3,DC5,DC7) 각각으로부터 출력되는 홀수 클럭 신호쌍(oout/b)을 공통 홀수 신호라인쌍(cosl,coslb)으로 전송하는 홀수 신호라인쌍을, sl 및 slb는 앞단의 지연셀의 출력 신호쌍(out/b)을 뒷단의 지연셀로 전송하는 출력 신호라인쌍을 각각 나타낸다.
이하, 도2를 참조하여 구성요소의 배치 구조를 설명하면 다음과 같다.
먼저, 직렬 연결되는 복수개의 지연셀들(DC1~DC8)을 일렬 배치하고, 위상 합성기(52)는 제1 지연셀(DC1)과는 이격되며 마지막단의 지연셀(DC8)에 인접되도록 배치한다.
그리고 공통 짝수 신호라인쌍(cesl,ceslb) 및 공통 홀수 신호라인쌍(cosl,coslb)을 위상 합성기(52)와 연결되면서 복수개의 지연셀들(DC1~DCn)과 평행되도록 배치한다.
그리고 복수개의 지연셀들(DC1~DC8)과 공통 홀수 및 짝수 신호라인쌍(cosl,coslb,cesl,ceslb)간을 각각 연결하기 위한 복수개의 홀수 및 짝수 신호라인쌍들(osl,oslb,esl,eslb)을 배치하고, 앞단의 지연셀(DC1~DC7)과 뒷단의 지연셀(DC2~DC8)간을 각각 연결하기 위한 복수개의 출력 신호라인쌍(sl1,slb1~sl7,slb7)을 더 배치한 후, 지연부(5)의 배치를 완료한다.
도3a 및 도3b는 도2와 같은 배치 구조를 가지는 지연부(5)의 상세회로도를 도시한 도면으로, 도3a는 지연셀(DC1)의 상세회로도를 도시한 도면이고, 도3b는 위상 합성기(52)의 상세회로도를 도시한 도면이다.
계속하여 도3a를 참조하면, 지연셀(DC1)은 지연동작 제어신호(on1)에 응답하여 지연동작을 수행하는 제1 및 제2 클력 신호 지연부들(511,512)과, 출력셀 선택신호(cs1)에 응답하여 소정시간 지연된 홀수 클럭 신호쌍(oclk1,clkb1)을 공통 홀수 신호라인쌍(cesl,ceslb)으로 전송하는 클럭출력부(513)를 구비하고, 제1 클럭 지연부(511)는 지연동작 제어신호(on1)의 인에이블시에 온되는 제1 트랜지스터(Q1)와, 제1 트랜지스터(Q1)의 온시에 클럭 신호쌍(clk,clkb)을 소정 시간 지연하고 반전한 출력 신호쌍(outb1'/out1')을 발생하는 제2 및 제3 트랜지스터(Q2,Q3)를 구비하고, 제2 클럭 지연부(512)는 지연동작 제어신호(on1)의 인에이블시에 온되는 제4 트랜지스터(Q4)와, 제4 트랜지스터(Q4)의 온시에 제1 클럭 지연부(511)의 출력 신호쌍(outb1'/out1')을 다시 소정 시간 지연하고 반전하여 출력 신호쌍(out1,outb1)을 발생한 후, 이를 제1 출력 신호라인쌍(sl1,slb1)으로 전송하는 제5 및 제6 트랜지스터(Q5,Q6)를 구비하고, 클럭출력부(513)는 지연동작 제어신호(on1)의 인에이블시에 온되는 제7 트랜지스터(Q7)와, 제7 트랜지스터(Q7)의 인에이블시에 제1 클럭 지연부(511)의 출력 신호쌍(outb1'/out1')을 다시 소정 시간 지연하고 반전하여 출력 신호쌍(out1,outb1)을 발생하는 제8 및 제9 트랜지스터(Q8,Q9)와, 출력셀 선택신호(cs1)에 응답하여 출력 신호쌍(out1,outb1)으로부터 홀수 클럭 신호쌍(oclk1,oclkb1)을 발생한 후, 홀수 신호라인쌍(osl1,oslb1)을 통해 공통 홀수 신호라인쌍(cosl,coslb)으로 전송하는 제10 및 제22 트랜지스터(Q10,Q11)를 구비한다.
이에 지연셀(DC1)은 지연동작 제어신호(on1)에 응답하여 지연동작의 수행 여부를 결정하고, 지연동작 수행시에 클럭 신호쌍(clk,clkb)이 인가되면, 제1 및 제2 클럭 지연부(511,512)를 통해 클럭 신호쌍(clk,clkb)을 소정시간 지연한 출력 신호쌍(out1,outb1)을 발생한 후, 출력 신호쌍(outb1'/out1')을 통해 뒷단의 지연셀(DC2)로 전송한다.
이러한 상태에서 출력셀 선택신호(cs1)가 인에이블되면, 클럭출력부(513)의 제10 및 제1 트랜지스터(Q10,Q11)는 제7 및 제8 트랜지스터(Q8,Q10)에 의해 발생된 출력 신호쌍(out1,outb1)에 응답하여 홀수 클럭 신호쌍(oclk1,oclkb1)을 발생한 후, 공통 홀수 신호 신호라인쌍(cosl,coslb)으로 전송한다.
계속하여 도3b를 참조하면, 위상 합성기(52)는 공통 홀수 및 짝수 신호라인 (cosl,cesl)을 통해 전송되는 홀수 및 짝수 클럭신호(oclk,eclk)의 위상을 합성하여 내부 클럭신호(iclk)를 생성하는 클럭 신호 발생부(521)와, 상보 공통 홀수 및 짝수 신호라인(coslb,ceslb)을 통해 전송되는 상보 홀수 및 짝수 클럭신호(oclkb,eclkb)의 위상을 합성하여 상보 내부 클럭신호(iclkb)를 생성하는 상보 클럭 신호 발생부(522)를 구비한다.
클럭 신호 발생부(521)는 위상 합성 동작 제어신호(pon)의 인에이블시에 온되는 제1 트랜지스터(Q21)와, 위상 가변 신호들(ps[1:m]) 각각에 응답하여 제3 및 제4 트랜지스터(Q23,Q24)의 도통 전류량을 가변하는 제2 트랜지스터들(Q221~Q22m)과, 제1 트랜지스터(Q21)의 온시에 가변된 도통된 전류량에 따라 홀수 및 짝수 클럭신호(oclk,eclk)의 위상을 합성하여 내부 클럭 신호(iclk)를 발생하는 제3 및 제4 트랜지스터(Q23,Q24)를 구비하고, 반전 클럭 신호 발생부(522)는 위상 합성 동작 제어신호(pon)의 인에이블시에 온되는 제5 트랜지스터(Q25)와, 위상 가변 신호들(ps[1:m]) 각각에 응답하여 제7 및 제8 트랜지스터(Q27,Q28)의 도통 전류량을 가변하는 제6 트랜지스터들(Q261~Q26m)과, 제5 트랜지스터(Q25)의 온시에 가변된 도통된 전류량에 따라 상보 홀수 및 짝수 클럭신호(oclkb,eclkb)의 위상을 합성하여 상보 내부 클럭 신호(iclkb)를 발생하는 제7 및 제8 트랜지스터(Q27,Q28)를 구비한다.
이에 위상 합성기(52)는 위상 합성 동작 제어신호(pon)에 위상 합성 동작의 수행 여부를 결정하고, 위상 합성 동작시에 홀수 및 짝수 클럭 신호쌍(oclk,oclkb,eclk,eclkb)이 인가되면, 클럭 신호 발생부(521)는 홀수 및 짝수 클럭 신호(oclk,eclk)의 위상을 합성하여 내부 클럭 신호(iclk)를 발생하고, 상보 클럭 신호 발생부(522)를 통해 상보 홀수 및 짝수 클럭 신호(oclkb,eclkb)의 위상을 합성하여 상보 내부 클럭 신호(iclkb)를 발생한다.
이와 같이 도2와 같은 배치구조를 가지고 도3과 같은 회로 구성을 가지는 지연셀들과 위상 합성기를 통해 종래의 지연부(5)는 외부로부터 인가되는 클럭 신호쌍(clk,clkb)의 위상을 필요한 만큼 지연시키도록 하였었다.
그러나 종래의 기술에 따른 지연부(5)는 공통 홀수 및 짝수 신호라인쌍을 복수개의 지연셀들에 평행되도록 배치한 후 공통 홀수 및 짝수 신호라인쌍의 일측에 위상 합성부를 연결하도록 함으로써, 위상 합성부와 지연셀들간의 거리가 멀어지게 된다.
이에 위상 합성부에 대해 먼 거리에 위치되는 지연셀들의 출력 신호들은 많은 신호 감쇄를 가지게 되고, 이에 따라 신호 보전성(integrity)이 급격히 저하되는 문제가 있었다.
또한 공통 홀수 및 짝수 신호라인쌍에는 도3a와 같이 구성되는 지연셀이 공통 연결되는데, 이러한 경우 공통 홀수 및 짝수 신호라인쌍은 자체적인 신호라인 로딩뿐만 아니라 지연셀들에 의해 정션 커패시턴스 또한 가지게 된다.
이에 지연부(5)내에 구비되는 지연셀이 증가되면 될 수록 신호라인의 로딩은 급격히 증가하게 되고, 이에 따라 위상 합성부로 입력되는 신호의 보전성은 더욱 급격히 저하되는 문제가 있었다.
결국, 종래의 지연부를 도2와 같이 배치하게 되면 신호의 보전성이 저하되어 지연 고정 루프가 저전력 및 고속 동작에서 안정적으로 동작할 수 없는 문제가 있었다.
본 발명의 목적은 지연셀의 출력 신호가 거쳐야 하는 신호라인의 길이를 감소시켜 위상 합성기로 입력되는 신호의 보전성을 증대시키는 지연 고정 루프를 제공하는 것이다.
본 발명의 다른 목적은 하나의 공통 신호라인에 연결되는 지연셀들의 하나의 공통 신호라인에 연결되는 지연셀들의 개수를 감소하여 위상 합성기로 입력되는 신호의 보전성을 증대하고, 이에 따라 저전력 및 고속동작에서도 안정적으로 동작될 수 있도록 하는 지연 고정 루프를 제공하는 것이다.
상기의 목적을 달성하기 위한 본 발명의 지연 고정 루프는 일렬 배치되며 직렬 연결된 복수개의 지연셀들을 구비하는 지연 체인과, 복수개의 지연셀들의 중앙 지점에 인접하여 배치되는 위상 합성기와, 복수개의 지연셀들에 팽행되도록 배치되며, 복수개의 지연셀들 각각과 위상 합성기가 공통 연결되는 공통 신호라인들을 구비하는 것을 특징으로 한다.
상기의 다른 목적을 달성하기 위한 본 발명의 지연 고정 루프는 직렬 연결되고 제1 및 제2 그룹으로 분류되며, 지연동작 제어신호에 응답하여 클럭 신호의 지연 여부를 선택하고 출력셀 선택신호에 응답하여 지연된 클럭 신호의 출력 여부를 선택하는 복수개의 지연셀들을 구비하고, 제1 또는 제2 그룹내의 한쌍의 지연셀들을 통해 지연된 클럭 신호들을 출력하는 지연체인과, 제1그룹의 지연셀들이 지연된 클럭 신호들을 출력하면, 지연된 클럭 신호들을 위상합성하여 내부 클럭 신호를 발생하는 제1 위상 합성부와, 제2그룹의 지연셀들이 지연된 클럭 신호들을 출력하면, 지연된 클럭 신호들을 위상합성하여 내부 클럭 신호를 발생하는 제2위상 합성부와, 제1그룹의 지연셀들과 제1 위상 합성부간을 연결하여, 제1그룹의 지연셀들로부터 출력되는 클럭 신호들을 제1 위상 합성부로 전송하는 제1 공통 신호라인들과, 제2그룹의 지연셀들과 제2위상 합성부간을 연결하여, 제2그룹의 지연셀들로부터 출력되는 홀수 및 짝수 클럭 신호를 제2위상 합성부로 전송하는 제2공통 신호라인들을 구비하는 것을 특징으로 한다.
지연체인은 복수개의 지연셀들이 N이면, 1번째에서 N/2번째까지 직렬 연결된 지연셀들을 제1 그룹으로 설정하고, N/2+1번째에서 N번째까지 직렬 연결된 지연셀들을 제2 그룹으로 설정하고, 복수개의 지연셀들은 일렬 배치하고, 제1 위상 합성기는 제1 그룹의 중앙 지점에 인접되도록 배치하고, 제2 위상 합성기는 제2 그룹의 중앙 지점에 인접되도록 배치하고, 제1 공통신호라인은 제1 그룹과 제1 위상 합성기 사이에 복수개의 지연셀들과 평행되도록 배치하고, 제2 공통신호라인은 제2 그룹과 제3 위상 합성기 사이에 복수개의 지연셀들과 평행되도록 배치하거나, 복수개의 지연셀들은 일렬 배치하고, 제1 및 제2 위상합성기는 첫 번째 단의 지연셀과는 이격되며 마지막단의 지연셀과는 인접되며, 복수개의 지연셀들과는 직교되도록 일렬 배치하고, 제1 및 제2 공통신호라인은 복수개의 지연셀들에 평행되도록 배치하는 것을 특징으로 한다.
그리고 제1 위상 합성부는 N/2+1번째의 지연셀의 지연동작을 중지하는 지연 동작 제어신호에 응답하여 제1 위상 합성 동작 제어신호를 발생하는 제1 동작 선택부와, 제1 위상 합성 동작 제어신호가 발생되면, 클럭 신호들의 위상을 합성하여 내부 클럭 신호를 발생하는 제1 내부 클럭 신호발생부를 구비하고, 제2 위상 합성부는 N/2+1번째의 지연셀의 지연동작을 요청하는 지연동작 제어신호에 응답하여 제2 위상 합성 동작 제어신호를 발생하는 제2 동작 선택부와, 제2 위상 합성 동작 제어신호가 발생되면, 클럭 신호들의 위상을 합성하여 내부 클럭 신호를 발생하는 제1 내부 클럭 신호발생부를 구비하는 것을 특징으로 한다.
또한 지연체인은 "4x(x는 자연수)-3" 및 "4x-2"번째의 지연셀들을 제1 그룹으로 설정하고, "4x-2" 및 "4x"번째의 지연셀들을 제2 그룹으로 설정하고, 복수개의 지연셀들은 일렬 배치하고, 제1 및 제2 위상합성기는 첫 번째 단의 지연셀과는 이격되며 마지막단의 지연셀과는 인접되며, 복수개의 지연셀들과는 직교되도록 일렬 배치하고, 제1 및 제2 공통신호라인은 복수개의 지연셀들에 평행되도록 배치하는 것을 특징으로 한다.
그릭 제1 위상 합성부는 제1 그룹내의 한쌍의 지연셀들이 클럭 신호들을 출력하도록 하는 출력셀 선택신호들에 응답하여 제3 위상 합성 동작 제어신호를 발생하는 제3동작 선택부와, 제3 위상 합성 동작 제어신호가 발생되면, 클럭 신호들의 위상을 합성하여 내부 클럭 신호를 발생하는 제3 내부 클럭 신호발생부를 구비하고, 제2 위상 합성부는 제2 그룹내의 한쌍의 지연셀들이 클럭 신호들을 출력하도록 하는 출력셀 선택신호들에 응답하여 제4 위상 합성 동작 제어신호를 발생하는 제4동작 선택부와, 제4 위상 합성 동작 제어신호가 발생되면, 클럭 신호들의 위상을 합성하여 내부 클럭 신호를 발생하는 제4 내부 클럭 신호발생부를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 지연 고정 루프를 설명하면 다음과 같다.
도4는 본 발명의 제1실시예에 따른 지연부(5)의 배치 구조를 나타낸 것으로, 도4의 지연부(5)는 종래의 지연부(5)와 동일한 구성요소를 가지되 위상 합성부(52)의 배치 위치를 가변하도록 한 것이다.
도4에서 설명의 편이를 위해 복수개의 지연셀들(DC1~DC8)을 8개로 가정한다. 그리고 52는 도3b와 동일하게 구성되는 위상 합성기를, CD1내지 CD8은 도3a와 동일하게 구성되는 지연셀을 각각 나타낸다.
그리고 CD1내지 CD8은 코어스 조정동작을 수행하는 지연셀들을, cesl 및 ceslb는 짝수 지연셀(DC2,DC4,DC6,DC8)로부터 출력되는 짝수 클럭 신호(eclk/b)를 전송하는 공통 짝수 신호라인쌍을, cosl 및 coslb는 홀수 지연셀(DC1,DC3,DC5,DC7)로부터 출력되는 홀수클럭 신호쌍(oout/b)을 전송하는 공통 홀수 신호라인쌍을, esl 및 eslb는 짝수 지연셀들(DC2,DC4,DC6,DC8) 각각으로부터 출력되는 짝수 클럭 신호쌍(eclk/b)을 공통 짝수 신호라인쌍(cesl,ceslb)으로 전송하는 짝수 신호라인쌍을, osl 및 oslb는 홀수 지연셀들(DC1,DC3,DC5,DC7) 각각으로부터 출력되는 홀수 클럭 신호쌍(oout/b)을 공통 홀수 신호라인쌍(cosl,coslb)으로 전송하는 홀수 신호라인쌍을, out 및 outb는 앞단의 지연셀의 출력 신호쌍(out/b)을 뒷단의 지연셀로 전송하는 출력 신호라인쌍을 각각 나타낸다.
이하, 도4를 참조하여 지연부의 배치 구조를 설명하면 다음과 같다.
먼저, 직렬 연결되는 복수개의 지연셀들(DC1~DC8)을 일렬 배치하고, 위상 합성기(52)는 복수개의 지연셀들(DC1~DC8)의 중간 지점에 인접되도록 배치한다.
공통 홀수 및 짝수 신호라인쌍(cosl,coslb,cesl,ceslb)은 복수개의 지연셀들(DC1~DC8)과 위상 합성기(52) 사이에서 복수개의 지연셀들(DC1~DC8)과 평행되도록 배치한다.
그리고 복수개의 지연셀들(DC2,DC4,DC6,DC8) 각각과 공통 홀수 및 짝수 신호라인쌍(cosl,coslb,cesl,ceslb)간을 서로 연결하기 위한 복수개의 홀수 및 짝수 신호라인쌍들(osl,oslb,esl,eslb)과, 앞단의 지연셀(DC1~DC7)과 뒷단의 지연셀(DC2~DC8)간을 서로 연결하기 위한 복수개의 출력 신호라인쌍(sl1,slb1~sl7,slb7)을 더 배치한 후, 지연부(5)의 배치를 완료한다.
이와 같이 도4의 지연부는 위상 합성부(52)를 복수개의 지연셀들(DC1~DC8)의 중앙 지점에 배치함으로써, 복수개의 지연셀들(DC1~DC8)과 위상 합성부(52)간의 거리를 상대적으로 감소시켜 주었다. 즉, 복수개의 지연셀들 각각의 클럭 신호쌍이 거치게 되는 공통 홀수 및 짝수 신호라인쌍의 길이를 감소시켜, 위상 합성기(52)로 입력되는 클럭 신호쌍의 신호 보전성을 증대시킨다.
도5는 본 발명의 제2실시예에 따른 지연부(5')의 배치 구조를 나타낸 것으로, 도5의 지연부(5')는 종래의 지연부(5)와는 달리 3개의 위상합성부들과 두개의 공통 홀수 및 짝수 신호라인쌍을 구비함으로써, 하나의 공통 홀수 및 짝수 신호라 인쌍에 연결되는 지연셀들이 감소하도록 한다. 이때, 3개의 위상합성부 각각의 구성 및 동작 방법에 대해서는 이하에서 상세히 설명하도록 한다.
도5에서 설명의 편이를 위해 복수개의 지연셀들(DC1~DC8)을 8개로 가정한다. 그리고 61은 제1 위상 합성기를, 62는 제2 위상 합성기를, CD1내지 CD8은 코어스 조정동작을 수행하는 지연셀을 각각 나타낸다.
그리고 cesl 및 ceslb는 짝수 지연셀(DC2,DC4,DC6,DC8)로부터 출력되는 짝수 클럭 신호(eclk/b)를 전송하는 공통 짝수 신호라인쌍을, cosl 및 coslb는 홀수 지연셀(DC1,DC3,DC5,DC7)로부터 출력되는 홀수클럭 신호쌍(oout/b)을 전송하는 공통 홀수 신호라인쌍을, esl 및 eslb는 짝수 지연셀들(DC2,DC4,DC6,DC8) 각각으로 출력되는 짝수 클럭 신호쌍(eclk/b)을 공통 짝수 신호라인쌍(cesl,ceslb)으로 전송하는 짝수 신호라인쌍을, osl 및 oslb는 홀수 지연셀들(DC1,DC3,DC5,DC7) 각각으로 출력되는 홀수 클럭 신호쌍(oout/b)을 공통 홀수 신호라인쌍(cosl,coslb)으로 전송하는 홀수 신호라인쌍을, sl 및 slb는 앞단의 지연셀의 출력 신호쌍(out/b)을 뒷단의 지연셀로 전송하는 출력 신호라인쌍을 각각 나타낸다.
이하, 도5를 참조하여 구성요소의 배치 구조를 설명하면 다음과 같다.
먼저, 직렬 연결되는 8개의 지연셀들(DC1~DC8)을 일렬 배치하고, 제1 내지 제4 지연셀들(DC1~DC4)은 제1 그룹(G1)으로 설정하고, 제5 내지 제8 지연셀들(DC5~DC8)은 제2그룹(G2)으로 설정한다.
그리고 제1 위상 합성기(61)는 제1 내지 제4 지연셀들(DC1~DC4)의 중앙 지점에 인접되도록 배치하고, 제2 위상 합성기(62)는 제5 내지 제8 지연셀들(DC5~DC8) 의 중앙 지점에 인접되도록 배치한다.
제1 공통 홀수 및 짝수 신호라인쌍(cosl1,coslb1,cesl1,ceslb1)은 지연셀들(DC1~DC4)과 제1 위상 합성기(61) 사이에서 지연셀들(DC1~DC4)과 평행되도록 배치하고, 제2 공통 홀수 및 짝수 신호라인쌍(cosl2,coslb2,cesl2,ceslb2)은 지연셀들(DC5~DC8)과 제2 위상 합성기(62) 사이에서 지연셀들(DC5~DC8)과 평행되도록 배치한다.
그리고 제1 위상 합성기(61)와 제1 공통 홀수 및 짝수 신호라인쌍(cosl1,coslb1,cesl1,ceslb1)간을 서로 연결하고, 제2 위상 합성기(62)와 제2 공통 홀수 및 짝수 신호라인쌍(cosl2,coslb2,cesl2,ceslb2)간을 서로 연결하는 입력 신호라인들(isl1~isl4)을 배치한다.
그리고 제1그룹(G1)내에 포함되는 제1내지 제4 지연셀들(DC1~DC4)과 제1 공통 홀수 및 짝수 신호라인쌍(cosl1,coslb1,cesl1,ceslb1)간을 각각 연결하고, 제2그룹(G2)내에 포함되는 제5 내지 제8 지연셀들(DC5~DC8)과 제2 공통 홀수 및 짝수 신호라인쌍(cosl2,coslb2,cesl2,ceslb2)간을 각각 연결하기 위한 복수개의 홀수 및 짝수 신호라인쌍들(osl,oslb,esl,eslb)을 배치한다.
마지막으로 앞단의 지연셀(DC1~DC7)과 뒷단의 지연셀(DC2~DC8)간을 각각 연결하기 위한 복수개의 출력 신호라인쌍(sl1,slb1~sl7,slb7)을 더 배치한 후, 지연부(5')의 배치를 완료한다.
도6은 본 발명의 제3실시예에 따른 지연부(5')의 배치 구조를 나타낸 것으로, 도6의 지연부(5')도 도5의 지연부와 같이 두개의 위상합성부들과 공통 홀수 및 짝수 신호라인쌍을 구비함으로써, 하나의 공통 홀수 및 짝수 신호라인쌍에 연결되는 지연셀들을 반으로 감소시킨다.
도6에서 설명의 편이를 위해 복수개의 지연셀들(DC1~DC8)을 8개로 가정한다. 그리고 61은 제1 위상 합성기를, 62는 제2 위상 합성기를, CD1내지 CD8은 코어스 조정동작을 수행하는 지연셀을 각각 나타낸다.
그리고 CD1내지 CD8은 코어스 조정동작을 수행하는 지연셀들을, cesl 및 ceslb는 짝수 지연셀(DC2,DC4,DC6,DC8)로부터 출력되는 짝수 클럭 신호(eclk/b)를 전송하는 공통 짝수 신호라인쌍을, cosl 및 coslb는 홀수 지연셀(DC1,DC3,DC5,DC7)로부터 출력되는 홀수클럭 신호쌍(oout/b)을 전송하는 공통 홀수 신호라인쌍을, esl 및 eslb는 짝수 지연셀들(DC2,DC4,DC6,DC8) 각각으로부터 출력되는 짝수 클럭 신호쌍(eclk/b)을 공통 짝수 신호라인쌍(cesl,ceslb)으로 전송하는 짝수 신호라인쌍을, osl 및 oslb는 홀수 지연셀들(DC1,DC3,DC5,DC7) 각각으로부터 출력되는 홀수 클럭 신호쌍(oout/b)을 공통 홀수 신호라인쌍(cosl,coslb)으로 전송하는 홀수 신호라인쌍을, out 및 outb는 앞단의 지연셀의 출력 신호쌍(out/b)을 뒷단의 지연셀로 전송하는 출력 신호라인쌍을 각각 나타낸다.
이하, 도6을 참조하여 지연부(5')의 배치 구조를 설명하면 다음과 같다.
먼저, 직렬 연결되는 8개의 지연셀들(DC1~DC8)을 일렬 배치하고, 제1 내지 제4 지연셀들(DC1~DC4)은 제1 그룹(G1)으로 설정하고, 제5 내지 제8 지연셀들(DC5~DC8)은 제2그룹(G2)으로 설정한다.
그리고 제1 및 제2 위상 합성기(61,62) 모두를 제1 지연셀(DC1)과는 이격되 고 제8 지연셀(DC8)과는 인접되도록 배치한다. 더욱 바람직하게는 도6에서와 같이 제1 및 제2 위상 합성기(61,62)를 복수개의 지연셀들(DC1~DC8)에 직교되는 방향으로 일렬 배치하도록 한다. 즉, 복수개의 지연셀들(DC1~DC8)이 좌우로 일렬 배치된다면, 제1 및 제2 위상 합성기(61,62)는 상하로 일렬 배치하도록 한다.
제1 공통 홀수 및 짝수 신호라인쌍(cosl1,coslb1,cesl1,ceslb1)은 복수개의 지연셀들(DC1~DC8)의 상측에 인접되며, 복수개의 지연셀들(DC1~DC8)과 평행되도록 배치하고, 제2 공통 홀수 및 짝수 신호라인쌍(cosl2,coslb2,cesl2,ceslb2)은 복수개의 지연셀들(DC1~DC8)의 하측에 인접되며, 복수개의 지연셀들(DC1~DC8)에 평행되도록 배치한다.
그리고 제2 위상 합성기(62)와 제1 공통 홀수 신호라인쌍(cosl1,coslb1) 및 제2 공통 짝수 신호라인쌍(cesl2,ceslb2)간을 서로 연결하는 입력 신호라인들(isl1~isl4)을 배치한다.
그리고 제1그룹(G1)내에 포함되는 제1내지 제4 지연셀들(DC1~DC4)과 제1 공통 홀수 및 짝수 신호라인쌍(cosl1,coslb1,cesl1,ceslb1)간을 각각 연결하고, 제2그룹(G2)내에 포함되는 제5 내지 제8 지연셀들(DC5~DC8)과 제2 공통 홀수 및 짝수 신호라인쌍(cosl2,coslb2,cesl2,ceslb2)간을 각각 연결하기 위한 복수개의 홀수 및 짝수 신호라인쌍들(osl,oslb,esl,eslb)을 배치한다.
마지막으로 앞단의 지연셀(DC1~DC7)과 뒷단의 지연셀(DC2~DC8)간을 각각 연결하기 위한 복수개의 출력 신호라인쌍(sl1,slb1~sl7,slb7)을 더 배치한 후, 지연부(5')의 배치를 완료한다.
도7은 도5 및 도6의 배치 구조를 지원하기 위한 제1 및 제2 위상합성부(61,62)의 상세회로도를 도시한 도면이다.
계속하여 도7을 참조하면, 제1 및 제2 위상합성부(61,62) 각각을 도3의 위상 합성부(52)를 동일하게 구비하되, 제1 위상 합성부(61)에는 반전된 제5 지연동작 제어신호(onb5)를 위상 합성 동작 제어신호(pon)로서 인가하고, 제2 위상 합성부(62)에는 제5 지연동작 제어신호(on5)를 위상 합성 동작 제어신호(pon)로서 인가한다. 바람직하게는 제1위상 합성부(61) 인버터(미도시)를 더 구비하여 제5 지연동작 제어신호(on5)를 반전하도록 한다.
복수개의 지연동작 제어신호들(on[1:8])은 지연동작을 수행할 소정개의 지연셀들을 선택하도록 하는 것으로, 제1 내지 제4 지연동작 제어신호들(on1[1:4])은 제1 그룹(G1)의 지연셀들(DC1~DC4)을 선택하도록 하는 것이고, 제5 내지 제8 지연동작 제어신호들(on1[4:8])은 제2 그룹(G2)의 지연셀들(DC5~DC8)을 선택하도록 하는 것이다.
이에 제2그룹(G2)의 시작단에 위치되는 제5 지연셀(DC5)을 선택하는 제5 지연동작 제어신호(on5)는 지연체인이 제1 그룹(G1)내의 지연셀들(DC1~DC4)만을 이용하여 클럭 신호쌍(clk.clkb)의 지연동작과 출력동작을 수행하는 경우에는 디스에이블 상태가 되고, 제1 그룹(G1) 뿐만 아니라 제2 그룹(G2)내의 지연셀들(DC1~DC8) 모두를 이용하여 클럭 신호쌍(clk.clkb)의 지연동작과 출력 동작을 수행하는 경우에는 제5 지연동작 제어신호(on5)는 인에이블 상태가 되는 특징을 가진다. 즉, 제5 지연동작 제어신호(on5)는 현재 클럭 신호쌍(clk.clkb)의 지연동작과 출력동작을 수행하는 그룹이 어떤 그룹인지를 통보해줄 수 있게 된다.
따라서 제1 그룹(g1)에 대응되는 제1 위상합성기(61)는 제5 지연동작 제어신호(on5)가 디스에이블된 경우 즉, 제1 그룹(G1)으로부터 홀수 및 짝수 클럭 신호쌍(oclk.oclkb,eclk,eclkb)이 전송되는 경우에만 위상합성 동작을 수행하고, 제2 그룹(g2)에 대응되는 제2 위상합성기(62)는 제5 지연동작 제어신호(on5)가 인에이블된 경우 즉, 제2 그룹(G2)으로부터 홀수 및 짝수 클럭 신호쌍(oclk.oclkb,eclk,eclkb)이 전송되는 경우에만 위상합성 동작을 수행한다.
이상과 같이, 도5 내지 도7을 통해 설명된 지연부(5')은 하나의 공통 신호라인에 연결되는 지연셀들의 개수를 반으로 감소시켜, 지연셀들에 의한 공통 홀수 및 짝수 신호라인쌍의 정션 커패시턴스를 획기적으로 감소시켜 준다. 이에 공통 홀수 및 짝수 신호라인쌍을 통해 전송되는 신호의 보전성을 증대한다.
도8은 본 발명의 제4실시예에 따른 지연부(5')의 배치 구조를 나타낸 것으로, 도8의 지연부(5')도 도5의 지연부와 같이 두개의 위상합성부들과 공통 홀수 및 짝수 신호라인쌍을 구비하나, 복수개 지연셀들의 그룹핑 방법을 달리한다.
도8에서 설명의 편이를 위해 복수개의 지연셀들(DC1~DC8)을 8개로 가정한다. 그리고 61'은 제1 위상 합성기를, 62'는 제2 위상 합성기를, 63'는 제3 위상 합성기를, CD1내지 CD8은 코어스 조정동작을 수행하는 지연셀을 각각 나타낸다.
그리고 CD1내지 CD8은 코어스 조정동작을 수행하는 지연셀들을, cesl 및 ceslb는 짝수 지연셀(DC2,DC4,DC6,DC8)로부터 출력되는 짝수 클럭 신호(eclk/b)를 전송하는 공통 짝수 신호라인쌍을, cosl 및 coslb는 홀수 지연셀(DC1,DC3,DC5,DC7) 로부터 출력되는 홀수클럭 신호쌍(oout/b)을 전송하는 공통 홀수 신호라인쌍을, esl 및 eslb는 짝수 지연셀들(DC2,DC4,DC6,DC8) 각각으로부터 출력되는 짝수 클럭 신호쌍(eclk/b)을 공통 짝수 신호라인쌍(cesl,ceslb)으로 전송하는 짝수 신호라인쌍을, osl 및 oslb는 홀수 지연셀들(DC1,DC3,DC5,DC7) 각각으로부터 출력되는 홀수 클럭 신호쌍(oout/b)을 공통 홀수 신호라인쌍(cosl,coslb)으로 전송하는 홀수 신호라인쌍을, out 및 outb는 앞단의 지연셀의 출력 신호쌍(out/b)을 뒷단의 지연셀로 전송하는 출력 신호라인쌍을 각각 나타낸다.
이하, 도8을 참조하여 지연부(5')의 배치 구조를 설명하면 다음과 같다.
먼저, 직렬 연결되는 8개의 지연셀들(DC1~DC8)을 일렬 배치하고, 제1, 제2, 제5, 및 제6 지연셀(DC1,DC2,DC5,DC6)을 제1 그룹(G1)으로 설정하고, 제3, 제4, 제7, 및 제8 지연셀(DC3,DC4,DC7,DC8)을 제2그룹(G2)으로 설정한다.
즉, 지연 체인이 N개의 지연셀들을 구비하는 경우, "4N(N은 자연수)-3"번째 및 "4N-2"번째에 직렬 연결되는 지연셀들을 제1 그룹(G1)으로 설정하고, "4N-1"번째 및 "4N"번째에 직렬 연결되는 지연셀들을 제2 그룹(G2)으로 설정하여 준다.
그리고 제1 및 제2 위상 합성기(61',62') 모두를 제1 지연셀(DC1)과는 이격되고 제8 지연셀(DC8)과는 인접되도록 배치한다. 더욱 바람직하게는 도8에서와 같이 제1 및 제2 위상 합성기(61',62')를 복수개의 지연셀들(DC1~DC8)에 직교되는 방향으로 일렬 배치하도록 한다. 즉, 복수개의 지연셀들(DC1~DC8)이 좌우로 일렬 배치된다면, 제1 및 제2 위상 합성기(61',62')를 상하로 일렬 배치한다.
제1 위상 합성기(61')와 연결되는 제1 공통 홀수 및 짝수 신호라인쌍 (cosl1,coslb1,cesl1,ceslb1)은 복수개의 지연셀들(DC1~DC8)의 상측에 인접되며, 복수개의 지연셀들(DC1~DC8)과 평행되도록 배치하고, 제2 위상 합성기(62')와 연결되는 제2 공통 홀수 및 짝수 신호라인쌍(cosl2,coslb2,cesl2,ceslb2)은 복수개의 지연셀들(DC1~DC8)의 하측에 인접되며, 복수개의 지연셀들(DC1~DC8)과 평행되도록 배치한다.
그리고 제1그룹(G1)내에 포함되는 제1, 제2, 제5, 및 제6 지연셀들(DC1,DC2,DC5,DC6)과 제1 공통 홀수 및 짝수 신호라인쌍(cosl1,coslb1,cesl1,ceslb1)간을 각각 연결하고, 제2그룹(G2)내에 포함되는 제3, 제4, 제7, 및 제8 지연셀들(DC3,DC4,DC7,DC8)과 제2 공통 홀수 및 짝수 신호라인쌍(cosl2,coslb2,cesl2,ceslb2)간을 각각 연결하기 위한 복수개의 홀수 및 짝수 신호라인쌍들(osl,oslb,esl,eslb)을 더 배치한다.
마지막으로 앞단의 지연셀(DC1~DC7)과 뒷단의 지연셀(DC2~DC8)간을 각각 연결하기 위한 복수개의 출력 신호라인쌍(sl1,slb1~sl7,slb7)을 더 배치한 후, 지연부(5')의 배치를 완료한다.
도9는 도8의 배치 구조를 지원하기 위한 제1 및 제2 위상합성부(61,62)의 상세회로도를 도시한 도면이다.
계속하여 도9를 참조하면, 제1 및 제2 위상합성부(61',62') 각각을 도3의 위상 합성부(52)를 동일하게 구비하되, 위상 합성 동작 제어신호(pon)를 발생하기 위한 동작 선택부(610,620)를 더 구비하도록 한다.
제1 위상 합성부(61')의 제1 동작 선택부(610)는 제1 및 제2 출력셀 선택신 호(cs1,cs2)를 논리곱하는 제1 논리곱 게이트(AND1), 제5 및 제6 출력셀 선택신호(cs5,cs6)를 논리곱하는 제2 논리곱 게이트(AND2), 및 제1 논리곱 게이트(AND11)의 출력 신호와 제2 논리곱 게이트(AND2)의 출력 신호를 논리합하여 위상 합성 동작 제어신호(pon)를 발생하는 제1 논리합 게이트(OR1)를 구비한다.
제2 위상 합성부(62')의 제2 동작 선택부(620)는 제3 및 제4 출력셀 선택신호(cs3,cs4)를 논리곱하는 제3 논리곱 게이트(AND3), 제7 및 제8 출력셀 선택신호(cs7,cs8)를 논리곱하는 제4 논리곱 게이트(AND4), 및 제3 논리곱 게이트(AND3)의 출력 신호와 제4 논리곱 게이트(AND4)의 출력 신호를 논리합하여 위상 합성 동작 제어신호(pon)를 발생하는 제3 논리합 게이트(OR3)를 구비한다.
복수개의 출력셀 선택신호들(cs[1:8])은 홀수 및 짝수 클럭 신호쌍(oclk,oclkb,eclk,eclkb)의 출력 동작을 수행할 한쌍의 지연셀들을 선택하도록 하는 것으로, 제1,제2,제5 및 제6 출력셀 선택신호들(cs1,cs2,cs5,cs6)은 제1 그룹(G1)의 지연셀들(DC1,DC2,DC5,DC6)을 선택하도록 하는 것이고, 제3,제4,제7 및 제8 출력셀 선택신호들(cs3,cs4,cs7,cs8)은 제2 그룹(G2)의 지연셀들(DC3,DC4,DC7,DC8)을 선택하도록 하는 것이다. 따라서 복수개의 출력셀 선택신호들(cs[1:8])도 현재 클럭 신호쌍(clk.clkb)의 지연동작과 출력동작을 수행하는 그룹이 어떤 그룹인지를 통보해줄 수 있게 된다.
이에 제1 동작 선택부(610)는 제1 그룹(G1)내에 포함되는 한쌍의 지연셀들(DC1,DC2)의 출력셀 선택신호들(cs1,cs2)의 인에이블시에만 위상 합성 동작 제어신호(pon)를 인에이블시켜, 제1 위상 합성부(61')가 위상 합성 동작을 수행하도록 하 고, 제2 동작 선택부(620)는 제2 그룹(G2)내에 포함되는 한쌍의 지연셀들(DC3,DC4)의 출력셀 선택신호들(cs3,cs4)의 인에이블시에만 위상 합성 동작 제어신호(pon)를 인에이블시켜, 제2 위상 합성부(62')가 위상 합성 동작을 수행하도록 한다 .
즉, 도9에서는 복수개의 출력셀 선택신호(cs[1:8])를 이용하여 클럭 신호쌍의 출력 동작을 수행하는 지연셀들을 포함하는 그룹을 파악하고, 파악된 그룹에 대응되는 위상 합성부(61',62')만이 위상 합성 동작을 수행하도록 한다.
이상과 같이, 도8 및 도9를 통해 설명된 지연부(5')도 하나의 공통 신호라인에 연결되는 지연셀들의 개수를 반으로 감소시켜, 지연셀들에 의한 공통 홀수 및 짝수 신호라인쌍의 정션 커패시턴스를 획기적으로 감소시켜 준다. 이에 공통 홀수 및 짝수 신호라인쌍을 통해 전송되는 신호의 보전성을 증대한다.
따라서 제1 및 제2 위상합성기(61',62')가 지연 동기 루프가 보다 낮은 전력과 보다 높은 동작 주파수를 가지는 홀수 및 짝수 클럭 신호쌍(oclk,oclkb,eclk,eclkb)도 안정적으로 인식하고 동작할 수 있도록 한다. 즉, 지연 고정 루프가 저전력 및 고속동작에서도 안정적으로 동작될 수 있도록 한다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 지연 고정 루프는 클럭 신호가 거쳐야하는 공통 신호라인의 길이 를 감소하고, 공통 신호라인이 연결된 지연셀들의 개수도 반으로 감소시켜 지연셀들에 의해 발생되었던 정션 커패시턴스를 획기적으로 감소시켜 준다. 이에 공통 신호라인을 통해 전송되는 신호의 보전성을 향상시켜, 지연 고정 루프가 저전력 및 고속동작에서도 안정적으로 동작될 수 있도록 한다.

Claims (12)

  1. 일렬 배치되며 직렬 연결된 복수개의 지연셀들을 구비하는 지연 체인;
    상기 복수개의 지연셀들의 중앙 지점에 인접하여 배치되는 위상 합성기; 및
    상기 복수개의 지연셀들에 팽행되도록 배치되며, 상기 복수개의 지연셀들 각각과 상기 위상 합성기가 공통 연결되는 공통 신호라인들을 구비하는 것을 특징으로 하는 지연 고정 루프.
  2. 제1항에 있어서, 상기 공통 신호라인들은
    짝수 번째 연결되는 상기 지연셀들과 상기 위상 합성기간을 공통 연결하는 공통 짝수 신호라인; 및
    홀수 번째 연결되는 상기 지연셀들과 상기 위상 합성기간을 공통 연결하는 공통 홀수 신호라인을 구비하는 것을 특징으로 하는 지연 고정 루프.
  3. 직렬 연결되고 제1 및 제2 그룹으로 분류되며, 지연동작 제어신호에 응답하여 클럭 신호의 지연 여부를 선택하고 출력셀 선택신호에 응답하여 상기 지연된 클럭 신호의 출력 여부를 선택하는 복수개의 지연셀들을 구비하고, 상기 제1 또는 제2 그룹내의 한쌍의 지연셀들을 통해 상기 지연된 클럭 신호들을 출력하는 지연체인;
    상기 제1그룹의 지연셀들이 상기 지연된 클럭 신호들을 출력하면, 상기 지연 된 클럭 신호들을 위상합성하여 내부 클럭 신호를 발생하는 제1 위상 합성부;
    상기 제2그룹의 지연셀들이 상기 지연된 클럭 신호들을 출력하면, 상기 지연된 클럭 신호들을 위상합성하여 상기 내부 클럭 신호를 발생하는 제2위상 합성부;
    상기 제1그룹의 지연셀들과 상기 제1 위상 합성부간을 연결하여, 상기 제1그룹의 지연셀들로부터 출력되는 상기 클럭 신호들을 상기 제1 위상 합성부로 전송하는 제1 공통 신호라인들; 및
    상기 제2그룹의 지연셀들과 상기 제2위상 합성부간을 연결하여, 상기 제2그룹의 지연셀들로부터 출력되는 상기 홀수 및 짝수 클럭 신호를 상기 제2위상 합성부로 전송하는 제2공통 신호라인들을 구비하는 것을 특징으로 하는 지연 고정 루프.
  4. 제3항에 있어서, 상기 지연체인은
    상기 복수개의 지연셀들이 N이면, 1번째에서 N/2번째까지 직렬 연결된 지연셀들을 상기 제1 그룹으로 설정하고, N/2+1번째에서 N번째까지 직렬 연결된 지연셀들을 상기 제2 그룹으로 설정하는 것을 특징으로 하는 지연 고정 루프.
  5. 제4항에 있어서,
    상기 복수개의 지연셀들은 일렬 배치하고,
    상기 제1 위상 합성기는 상기 제1 그룹의 중앙 지점에 인접되도록 배치하고,
    상기 제2 위상 합성기는 상기 제2 그룹의 중앙 지점에 인접되도록 배치하고,
    상기 제1 공통신호라인은 상기 제1 그룹과 상기 제1 위상 합성기 사이에 상기 복수개의 지연셀들과 평행되도록 배치하고,
    상기 제2 공통신호라인은 상기 제2 그룹과 상기 제3 위상 합성기 사이에 상기 복수개의 지연셀들과 평행되도록 배치하는 것을 특징으로 하는 지연 고정 루프.
  6. 제4항에 있어서,
    상기 복수개의 지연셀들은 일렬 배치하고,
    상기 제1 및 제2 위상합성기는 첫 번째 단의 지연셀과는 이격되며 마지막단의 지연셀과는 인접되며, 상기 복수개의 지연셀들과는 직교되도록 일렬 배치하고,
    상기 제1 및 제2 공통신호라인은 상기 복수개의 지연셀들에 평행되도록 배치하는 것을 특징으로 하는 지연 고정 루프.
  7. 제4항에 있어서, 상기 제1 위상 합성부는
    상기 N/2+1번째의 지연셀의 지연동작을 중지하는 상기 지연동작 제어신호에 응답하여 제1 위상 합성 동작 제어신호를 발생하는 제1 동작 선택부; 및
    상기 제1 위상 합성 동작 제어신호가 발생되면, 상기 클럭 신호들의 위상을 합성하여 상기 내부 클럭 신호를 발생하는 제1 내부 클럭 신호발생부를 구비하는 것을 특징으로 하는 지연 고정 루프.
  8. 제4항에 있어서, 상기 제2 위상 합성부는
    상기 N/2+1번째의 지연셀의 지연동작을 요청하는 상기 지연동작 제어신호에 응답하여 제2 위상 합성 동작 제어신호를 발생하는 제2 동작 선택부; 및
    상기 제2 위상 합성 동작 제어신호가 발생되면, 상기 클럭 신호들의 위상을 합성하여 상기 내부 클럭 신호를 발생하는 제1 내부 클럭 신호발생부를 구비하는 것을 특징으로 하는 지연 고정 루프.
  9. 제3항에 있어서, 상기 지연체인은
    "4x(x는 자연수)-3" 및 "4x-2"번째의 지연셀들을 상기 제1 그룹으로 설정하고, "4x-2" 및 "4x"번째의 지연셀들을 상기 제2 그룹으로 설정하는 것을 특징으로 하는 지연 고정 루프.
  10. 제9항에 있어서,
    상기 복수개의 지연셀들은 일렬 배치하고,
    상기 제1 및 제2 위상합성기는 첫 번째 단의 지연셀과는 이격되며 마지막단의 지연셀과는 인접되며, 상기 복수개의 지연셀들과는 직교되도록 일렬 배치하고,
    상기 제1 및 제2 공통신호라인은 상기 복수개의 지연셀들에 평행되도록 배치하는 것을 특징으로 하는 지연 고정 루프.
  11. 제9항에 있어서, 상기 제1 위상 합성부는
    상기 제1 그룹내의 한쌍의 지연셀들이 상기 클럭 신호들을 출력하도록 하는 상기 출력셀 선택신호들에 응답하여 제3 위상 합성 동작 제어신호를 발생하는 제3동작 선택부; 및
    상기 제3 위상 합성 동작 제어신호가 발생되면, 상기 클럭 신호들의 위상을 합성하여 상기 내부 클럭 신호를 발생하는 제3 내부 클럭 신호발생부를 구비하는 것을 특징으로 하는 지연 고정 루프.
  12. 제9항에 있어서, 상기 제2 위상 합성부는
    상기 제2 그룹내의 한쌍의 지연셀들이 상기 클럭 신호들을 출력하도록 하는 상기 출력셀 선택신호들에 응답하여 제4 위상 합성 동작 제어신호를 발생하는 제4동작 선택부; 및
    상기 제4 위상 합성 동작 제어신호가 발생되면, 상기 클럭 신호들의 위상을 합성하여 상기 내부 클럭 신호를 발생하는 제4 내부 클럭 신호발생부를 구비하는 것을 특징으로 하는 지연 고정 루프.
KR1020060002389A 2006-01-09 2006-01-09 지연 고정 루프 KR20070074368A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060002389A KR20070074368A (ko) 2006-01-09 2006-01-09 지연 고정 루프

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060002389A KR20070074368A (ko) 2006-01-09 2006-01-09 지연 고정 루프

Publications (1)

Publication Number Publication Date
KR20070074368A true KR20070074368A (ko) 2007-07-12

Family

ID=38508547

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060002389A KR20070074368A (ko) 2006-01-09 2006-01-09 지연 고정 루프

Country Status (1)

Country Link
KR (1) KR20070074368A (ko)

Similar Documents

Publication Publication Date Title
KR100486268B1 (ko) 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법
US6593786B2 (en) Register controlled DLL reducing current consumption
US6839860B2 (en) Capture clock generator using master and slave delay locked loops
US7865756B2 (en) Methods and apparatus for clock signal synchronization in a configuration of series-connected semiconductor devices
USRE43775E1 (en) Register controlled delay locked loop and its control method
JP3564392B2 (ja) 二重ループの遅延同期ループ
US6043717A (en) Signal synchronization and frequency synthesis system configurable as PLL or DLL
JP3690899B2 (ja) クロック発生回路及び半導体装置
US8120397B2 (en) Delay locked loop apparatus
KR100732760B1 (ko) 지연고정루프회로
US8698533B2 (en) Phase mixer with adjustable load-to-drive ratio
US20080211554A1 (en) Time Delay Compensation Circuit Comprising Delay Cells Having Various Unit Time Delays
KR20050048838A (ko) 지연 고정 루프 및 그 제어 방법
JP4564047B2 (ja) ブレンダー遅延を２つ用いた可変遅延線
US6996026B2 (en) Devices for synchronizing clock signals
US7605624B2 (en) Delay locked loop (DLL) circuit for generating clock signal for memory device
JP2003058275A (ja) 遅延同期ループ及び位相調節方法
KR100520657B1 (ko) 지연 고정 루프 회로에 적용되는 위상 비교기
US7804727B2 (en) Semiconductor device having multiple I/O modes
US20080094115A1 (en) DLL circuit
KR20070074368A (ko) 지연 고정 루프
US20080157838A1 (en) Delay locked loop and method for operating thereof
JP3786540B2 (ja) タイミング制御回路装置
KR20110023533A (ko) 카스 레이턴시에 따라 1 분주 방식 또는 2 분주 방식의 레이턴시 신호를 발생하는 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치
US20060139075A1 (en) Delay locked loop using synchronous mirror delay

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination