KR20070071109A - Method for fabricating interconnecting contact in semiconductor device - Google Patents

Method for fabricating interconnecting contact in semiconductor device Download PDF

Info

Publication number
KR20070071109A
KR20070071109A KR1020050134294A KR20050134294A KR20070071109A KR 20070071109 A KR20070071109 A KR 20070071109A KR 1020050134294 A KR1020050134294 A KR 1020050134294A KR 20050134294 A KR20050134294 A KR 20050134294A KR 20070071109 A KR20070071109 A KR 20070071109A
Authority
KR
South Korea
Prior art keywords
layer
deposition
wetting layer
contact
contact hole
Prior art date
Application number
KR1020050134294A
Other languages
Korean (ko)
Inventor
류인철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050134294A priority Critical patent/KR20070071109A/en
Publication of KR20070071109A publication Critical patent/KR20070071109A/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

A method for forming an interconnecting contact of a semiconductor device is provided to improve sidewall coating quality by depositing a conductive wetting layer with different pressures at a first and a latter deposition stages. An insulating layer(230) having a contact hole(235) is formed on a semiconductor substrate(100). A conductive wetting layer(400) extended to an inner wall of the contact hole is deposited. Second pressure of a process chamber at a first deposition stage for depositing the conductive wetting layer is higher than first pressure thereof at a latter deposition stage. Therefore, the conductive wetting layer is prominently deposited on a bottom of the contact hole at the first deposition stage, but on a sidewall of the contact hole at the latter deposition stage. A contact gap-fill layer is deposited on the conductive wetting layer.

Description

반도체 소자의 연결 콘택 형성 방법{Method for fabricating interconnecting contact in semiconductor device}Method for fabricating interconnecting contact in semiconductor device

도 1 및 도 2는 본 발명의 실시예에 따른 반도체 소자의 연결 콘택 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 and 2 are cross-sectional views schematically illustrating a method of forming a connection contact of a semiconductor device according to an embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 티타늄층의 증착에 사용되는 자기 이온화 플라즈마 스퍼터(SIP) 장비를 설명하기 위해서 개략적으로 도시한 도면이다. FIG. 3 is a diagram schematically illustrating a self ionizing plasma sputter (SIP) device used for depositing a titanium layer according to an embodiment of the present invention.

본 발명은 반도체 소자에 관한 것으로, 특히, 웨팅층(wetting layer)의 측벽 도포성(side wall coverage)을 개선할 수 있는 연결 콘택 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a method for forming a contact contact capable of improving sidewall coverage of a wetting layer.

반도체 소자의 디자인 룰(design rule)이 축소됨에 따라, 콘택 매립 특성이 점점 더 열악해지고 있다. 이에 따라, 미세한 선폭을 가지고 높은 종횡비(aspect ratio)의 콘택을 위한 홀(hole)을 효과적으로 매립하기 위해, 화학적기상증착(CVD)으로 텅스텐을 증착하는 텅스텐 콘택 형성 방법이 도입되고 있다. As design rules of semiconductor devices are reduced, contact embedding characteristics are becoming worse. Accordingly, in order to effectively fill holes for high aspect ratio contacts with a fine line width, a tungsten contact forming method for depositing tungsten by chemical vapor deposition (CVD) has been introduced.

그런데, 반도체 소자, 예컨대, 그래픽 메모리(graphic memory) 소자에서 보 다 높은 수준의 동작 속도, 예컨대, 667㎒ 이상의 동작 속도가 요구됨에 따라, 연결 콘택의 저항을 보다 더 낮추고자 하는 요구가 제기되고 있다. 텅스텐은 대략 20μΩ㎝ 이상의 상대적으로 높은 비저항을 가지고 있어, 보다 낮은 콘택 저항의 요구를 충족하는 데 한계를 나타내고 있다. 따라서, 콘택 저항을 더 낮출 수 있는 콘택 구조를 형성하고자 하는 시도들이 이루어지고 있다. However, as semiconductor devices, such as graphic memory devices, require higher operating speeds, for example, operating speeds of 667 MHz or higher, there is a demand for lowering the resistance of connection contacts. . Tungsten has a relatively high resistivity of about 20 mu OMEGA cm or more, limiting the demand for lower contact resistance. Thus, attempts have been made to form contact structures that can lower contact resistance.

텅스텐 보다 낮은 비저항을 가지는 도전 물질로 알루미늄(Al)을 고려할 수 있는 데, 알루미늄을 증착하기 위해서는 하부에 웨팅층의 우선적인 도입이 요구되고 있다. 이러한 웨팅층은 자기 이온화 플라즈마(SIP: Self Ionized Plasma) 스퍼터(sputter)에 의해 증착되는 티타늄(Ti)층을 고려할 수 있다. Aluminum (Al) may be considered as a conductive material having a lower resistivity than tungsten, but preferential introduction of a wetting layer is required to deposit aluminum. Such a wetting layer may consider a titanium (Ti) layer deposited by a self ionized plasma (SIP) sputter.

SIP 스퍼터는 금속 원자의 이온화를 증대시키기 위해서, 타겟(target)의 상측의 부분 영역에 마그네트론(magnetron)이 국부적으로 도입되고 있다. 마그네트론을 구성하는 개별 자석(magnet)의 배열 및 자기장의 세기에 따라 이러한 국부적 이온화는 증가될 수 있으며, 타겟(target)과 웨이퍼(wafer)의 이격 거리의 증가와 증착 시 챔버 압력(chamber pressure)의 감소를 통해, 금속 이온의 웨이퍼 상으로의 직진성을 증대시키고 있다. In SIP sputtering, a magnetron is locally introduced into a partial region on the upper side of a target to increase ionization of metal atoms. Depending on the arrangement of the individual magnets constituting the magnetron and the strength of the magnetic field, this local ionization can be increased, increasing the separation distance between the target and the wafer, and increasing the chamber pressure during deposition. Through the reduction, the linearity of the metal ions onto the wafer is increased.

이에 따라, SIP 스퍼터는 콘택홀의 바닥에 증착되는 특성, 예컨대, 바닥 도포성(bottom coverage)은 상대적으로 우수하나, 콘택홀의 측벽에 증착되는 특성, 예컨대, 측벽 도포성은 상대적으로 열악한 것으로 평가될 수 있다. 이는 SIP 스퍼터가 타겟에서 떨어져 나오는 원자(atom)의 국부적인 이온화를 통해, 증착될 이온의 직진성을 주로 증대시키고 있는 데 기인한다. Accordingly, the SIP sputter may be evaluated to have a relatively good property deposited on the bottom of the contact hole, for example, bottom coverage, but a relatively poor property deposited on the sidewall of the contact hole, for example, sidewall applicability. . This is due to the SIP sputter mainly increasing the linearity of the ions to be deposited, through localized ionization of atoms falling off the target.

따라서, 웨팅층이 콘택홀 내에 도포되게 SIP 스퍼터를 이용하여 증착될 때, SIP 스퍼터링의 증착 특성에 의해 콘택홀의 측벽에의 도포성이 열악해질 경우, 웨팅층 상에 증착되는 알루미늄의 매립이 불량해질 수 있다. 이에 따라, 보이드(void) 등의 발생에 의해 콘택홀의 채움 특성이 열악해지고, 이에 따라, 콘택 저항이 원하지 않게 증가될 수 있다. Therefore, when the wetting layer is deposited using the SIP sputter to be applied in the contact hole, if the applicability to the sidewall of the contact hole is poor due to the deposition property of the SIP sputtering, the embedding of aluminum deposited on the wetting layer will be poor. Can be. Accordingly, the filling property of the contact hole becomes poor due to the generation of voids or the like, and accordingly, the contact resistance may be undesirably increased.

본 발명이 이루고자 하는 기술적 과제는, 콘택 하부에 도입되는 웨팅층의 측벽 도포성을 개선하여 콘택 저항을 낮출 수 있는 반도체 소자의 콘택 형성 방법을 제시하는 데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for forming a contact of a semiconductor device capable of lowering contact resistance by improving sidewall applicability of a wetting layer introduced under a contact.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 관통 콘택홀을 가지는 절연층을 형성하는 단계, 상기 반도체 기판을 증착이 수행되는 공정 챔버, 상기 공정 챔버 내에 도입된 페데스탈(pedestal), 상기 페데스탈에 대향되게 도입된 타겟, 및 상기 타겟 상측의 국부적인 위치에 도입되어 이온화를 증대시키는 마그네트론(magnetron)을 포함하는 자기 이온화 플라즈마 스퍼터 장비의, 상기 페데스탈 상에 장착하여 상기 콘택홀 내부로 연장되는 도전성 웨팅층(wetting layer)을 증착하되, 상기 웨팅층의 증착 초기의 상기 챔버의 제1압력에 비해 상기 웨팅층의 증착 후기의 제2압력이 높게 전환되게 하여 상기 증착 초기에 상기 웨팅층의 증착이 상기 콘택홀의 바닥 부분에 우세하게 유도하고 상기 증착 후기에 상기 웨팅층의 증착이 상기 콘택홀의 측벽 부분에 우세하게 유도하며 상기 웨 팅층을 증착하는 단계, 및 상기 웨팅층 상에 알루미늄층의 콘택 매립층을 증착하는 단계를 포함하는 반도체 소자의 연결 콘택 형성 방법을 제시한다. One aspect of the present invention for achieving the above technical problem is, forming an insulating layer having a through contact hole on a semiconductor substrate, a process chamber in which the semiconductor substrate is deposited, a pedestal introduced into the process chamber ( a self-ionizing plasma sputter device comprising a pedestal, a target introduced opposite the pedestal, and a magnetron introduced at a local location above the target to enhance ionization, mounted on the pedestal to the contact hole. Depositing a conductive wetting layer extending therein, wherein the second pressure at the end of the deposition of the wetting layer is higher than the first pressure of the chamber at the beginning of the deposition of the wetting layer so that the second pressure The deposition of the wetting layer predominantly induces the bottom portion of the contact hole and the deposition of the wetting layer later in the deposition Derived predominantly chosen in the hole portion and the side wall presents a contact connection method for forming a semiconductor device including a step, and depositing a buried contact of an aluminum layer over the wetting layer to deposit the said wetting layer.

상기 웨팅층은 티타늄층을 포함하여 증착될 수 있다. The wetting layer may be deposited including a titanium layer.

상기 콘택 매립층을 형성하는 단계는, 상기 티타늄층 상에 제1알루미늄층을 화학적기상증착하는 단계, 및 상기 제1알루미늄층 상에 제2알루미늄층을 물리적기상증착하는 단계를 포함할 수 있다. The forming of the contact buried layer may include chemical vapor deposition of a first aluminum layer on the titanium layer, and physical vapor deposition of a second aluminum layer on the first aluminum layer.

상기 웨팅층의 증착 초기의 상기 챔버의 제1압력은 많아야 3mTorr로 인가되고, 상기 웨팅층의 증착 후기의 상기 챔버의 제2압력은 많아야 20mTorr로 인가될 수 있다. The first pressure of the chamber at the beginning of the deposition of the wetting layer may be applied at most 3 mTorr, and the second pressure of the chamber after the deposition of the wetting layer may be applied at most 20 mTorr.

상기 웨팅층의 증착 초기에 상기 타겟에 인가되는 직류 전류(DC) 파워는 적어도 12kW로 인가되고, 상기 웨팅층의 증착 후기의 상기 타겟에 인가되는 직류 전류(DC) 파워는 많아야 12kW 미만으로 인가될 수 있다. The direct current (DC) power applied to the target at the beginning of the deposition of the wetting layer is applied at least 12 kW, and the direct current (DC) power applied to the target after the deposition of the wetting layer is applied at most to less than 12 kW. Can be.

본 발명에 따르면, 콘택 하부에 도입되는 웨팅층으로 티타늄층을 자기 이온화 플라즈마(SIP) 스퍼터로 증착할 때, 초기 압력을 낮은 상태로 하고 후기 압력 상태를 보다 더 높은 상태로 하여, 티타늄층의 측벽 도포성을 개선할 수 있다. 이에 따라, 웨팅층 상에 증착된 콘택 매립층의 콘택 저항을 낮출 수 있는 반도체 소자의 콘택 형성 방법을 제시할 수 있다. According to the present invention, when depositing a titanium layer with a self-ionizing plasma (SIP) sputter with a wetting layer introduced under the contact, the initial pressure is lowered and the late pressure is higher than the sidewalls of the titanium layer. The applicability can be improved. Accordingly, it is possible to provide a method for forming a contact of a semiconductor device capable of lowering the contact resistance of the contact buried layer deposited on the wetting layer.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식 을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it should not be construed that the scope of the present invention is limited by the embodiments described below. Embodiments of the invention are preferably to be interpreted as being provided to those skilled in the art to more fully describe the invention.

본 발명의 실시예에서는, 콘택홀을 알루미늄층을 포함하는 콘택 매립층으로 매립할 때, 콘택 매립층의 웨팅층으로 티타늄(Ti)층을 도입한 콘택 형성 방법을 제시한다. 티타늄 웨팅층의 콘택홀의 측벽 도포성을 보다 안정적으로 증가시키기 위해서, 자기 이온화 플라즈마(SIP) 스퍼터를 이용하여 티타늄층을 증착하되, 스퍼터링(sputtering) 증착 초기의 공정 챔버 초기 압력을 상대적으로 더 낮게 진행하고, 증착 후기의 공정 챔버 후기 압력을 상대적으로 더 높게 진행한다. 이에 따라, 티타늄층의 측벽 도포성을 상대적으로 더 증가시킬 수 있다. An embodiment of the present invention provides a contact formation method in which a titanium (Ti) layer is introduced into a wetting layer of a contact filling layer when the contact hole is filled with a contact filling layer including an aluminum layer. In order to more stably increase the sidewall coverage of the contact hole of the titanium wetting layer, the titanium layer is deposited using a self-ionizing plasma (SIP) sputter, but the process chamber initial pressure during the sputtering deposition is relatively lowered. And the process chamber late pressure during the late deposition proceeds relatively higher. Accordingly, the sidewall applicability of the titanium layer can be relatively further increased.

SIP 스퍼터는 어플라이드 머티리얼(applied material) 사(미국 소재)에서 제조된 엔듀라(endura) 시스템의 스퍼터 장비에서 수행될 수 있다. 이러한 SIP 스퍼터는, 기본적으로 공정 챔버 내에 도입되는 티타늄 타겟이 웨이퍼가 장착되는 페데스탈(pedestal)에 대향되게 도입되는 챔버 구조로 구성될 수 있다. 이때, 국부적 이온화를 통해 금속 이온화를 증가시키는 마그네트론 소스(magnetron source)가 타겟 상측의 국부적 영역에 도입되게 SIP 스퍼터가 구성될 수 있다. SIP sputtering may be performed on sputter equipment of an endura system manufactured by Applied Material, Inc. (USA). Such a SIP sputter may basically consist of a chamber structure in which a titanium target introduced into the process chamber is introduced opposite the pedestal on which the wafer is mounted. At this time, the SIP sputter may be configured such that a magnetron source that increases metal ionization through local ionization is introduced into a local region above the target.

이러한 SIP 스퍼터 장비는 마그네트론의 자석 배열, 자기상의 세기, 타겟-웨이퍼 이격 간격 또는/ 및 매우 낮은 증착 압력을 통해, 스퍼터된 이온의 직진성을 증대시키고 있다. SIP 스퍼터는 타겟 스퍼터링을 위한 직류 파워(DC power)가 적어도 15kW 이상의 수십 kW의 높은 파워를 일반적으로 사용하고 있으며, 대략 2mTorr 이하의 매우 낮은 챔버 압력을 사용하고 있다. Such SIP sputter equipment is increasing the straightness of sputtered ions through magnet arrangement of magnetrons, magnetic phase strength, target-wafer spacing or / or very low deposition pressures. SIP sputters typically use high power with a DC power of at least 15 kW or more and tens of kW for target sputtering, and very low chamber pressures of approximately 2 mTorr or less.

본 발명의 실시예에서는 이러한 SIP 스퍼터 장비를 이용하여 콘택홀 내에 Ti 웨팅층을 증착할 때, 증착 과정 중에 공정 챔버의 압력을 상대적으로 낮은 압력에서 높은 압력으로 변화시켜, 증착되는 Ti층의 콘택홀의 측벽에 증착되는 정도, 즉, 측벽 도포성을 증가시킨다. 이때, 초기 압력은 매우 낮은 압력, 예컨대, 많아야 3mTorr 이하의 압력으로 유지되고, 후기 압력은 초기 압력에 비해 수배 높은 압력, 예컨대, 적어도 20mTorr 이상의 압력으로 설정한다. In the embodiment of the present invention, when depositing the Ti wet layer in the contact hole by using the SIP sputtering equipment, the pressure of the process chamber is changed from a relatively low pressure to a high pressure during the deposition process, so that the contact hole of the Ti layer is deposited. It increases the degree of deposition on the sidewalls, i.e. sidewall applicability. At this time, the initial pressure is maintained at a very low pressure, such as at most 3 mTorr or less, and the later pressure is set to a pressure several times higher than the initial pressure, for example, at least 20 mTorr or more.

이와 같이 증착 후기의 챔버 압력을 상대적으로 높게 설정함으로써, 스퍼터된 Ti 이온의 평균 자유 행로(mean free path)를 감소시켜 측벽에의 증착을 유도할 수 있다. 평균 자유 행로는 kT/(Pπσ2)에 비례하는 값으로 표현될 수 있으므로, 챔버 압력(P), 공정 온도(T), 입자 지름(σ) 등을 변수로 고려할 수 있다. By setting the chamber pressure in the late deposition relatively high in this manner, the mean free path of the sputtered Ti ions can be reduced to induce deposition on the sidewalls. Since the average free path may be expressed as a value proportional to kT / (Pπσ 2 ), the chamber pressure P, the process temperature T, the particle diameter σ, and the like may be considered as variables.

이때, 온도(T)의 증가는 콘택홀의 측벽에 노출되는 절연층에서의 가스 배기(outgassing)를 유도할 수 있어, 티타늄층의 측벽 도포성을 악화시킬 수 있을 것으로 예측된다. 또한, 증착 온도를 상승시켜 티타늄을 증착할 경우, 후속에 바람직하게 증착되는 알루미늄과의 반응으로 TiAl3의 형성, 응집 현상을 유발할 수 있으므로, 웨팅층으로서의 특성 열화가 예측된다. In this case, the increase in the temperature T may induce outgassing in the insulating layer exposed to the sidewalls of the contact holes, which may degrade the sidewall applicability of the titanium layer. In addition, when titanium is deposited by increasing the deposition temperature, formation of TiAl 3 and aggregation may be caused by a reaction with aluminum which is preferably deposited subsequently, and thus deterioration of characteristics as a wetting layer is expected.

증착 압력을 증가시킬 경우 평균 자유 행로가 감소됨에 따라, 콘택홀 바닥 부위의 도포성은 다소 감소하지만, 트레이드 오프(trade-off) 관계로서, 상대적으로 콘택홀의 상부 부위 및 측벽 도포성은 개선될 수 있다. 이에 따라, 본 발명의 실시예에 따른 콘택홀 개선 방법은, 후속 증착되는 Al의 웨팅층으로서 Ti층의 역할 을 효과적으로 구현할 수 있어, Al의 콘택 매립 특성 개선을 구현할 수 있다. As the average free path decreases with increasing deposition pressure, the applicability of the contact hole bottom portion is somewhat reduced, but as a trade-off relationship, the top portion and sidewall applicability of the contact hole can be relatively improved. Accordingly, the contact hole improvement method according to the embodiment of the present invention can effectively implement the role of the Ti layer as a wetting layer of Al to be subsequently deposited, thereby realizing the improvement of the contact filling property of Al.

도 1 및 도 2는 본 발명의 실시예에 따른 반도체 소자의 연결 콘택 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 도 3은 본 발명의 실시예에 따른 티타늄층의 증착에 사용되는 자기 이온화 플라즈마 스퍼터(SIP) 장비를 설명하기 위해서 개략적으로 도시한 도면이다. 1 and 2 are cross-sectional views schematically illustrating a method of forming a connection contact of a semiconductor device according to an embodiment of the present invention. FIG. 3 is a diagram schematically illustrating a self ionizing plasma sputter (SIP) device used for depositing a titanium layer according to an embodiment of the present invention.

도 1 및 도 3을 참조하면, 본 발명의 실시예에 따른 연결 콘택 형성 방법은, 배선들 간을 전기적으로 연결시키는 콘택에 효과적으로 적용될 수 있으나 다른 반도체 소자의 연결 콘택을 형성하는 데에도 적용될 수 있다. 1 and 3, the method of forming a connection contact according to an embodiment of the present invention may be effectively applied to a contact electrically connecting wirings, but may be applied to forming a connection contact of another semiconductor device. .

구체적으로, 반도체 기판(100) 상에 층간 절연층(ILD)으로서의 제1절연층(210)을 형성하고, 제1절연층(210) 상에 제1금속 배선(300)을 형성할 수 있다. 제1배선(300)은 알루미늄층 등과 같은 금속층을 포함하여 형성될 수 있다. In detail, the first insulating layer 210 as the interlayer insulating layer ILD may be formed on the semiconductor substrate 100, and the first metal wire 300 may be formed on the first insulating layer 210. The first wiring 300 may include a metal layer such as an aluminum layer.

제1배선(300)을 덮는 금속층간 절연층(IMD)으로서의 제2절연층(230)을 형성하고, 제2절연층(230)을 관통하여 제1금속 배선(300)에 정렬되는 콘택홀(235)을 형성한다. 콘택홀(235)은 사진 공정 및 식각 공정 등에 의해 제2절연층(230)을 선택적으로 식각하여 형성될 수 있다. A contact hole formed as a second insulating layer 230 as an interlayer insulating layer IMD covering the first wiring 300, and aligned with the first metal wiring 300 through the second insulating layer 230. 235). The contact hole 235 may be formed by selectively etching the second insulating layer 230 by a photo process or an etching process.

콘택홀(235)을 채우는 도전층을 형성하기 이전에, 도전층을 금속층 등으로 형성하기 위한 웨팅층(wetting layer: 400)을 형성한다. 이때, 콘택홀(235)을 채우는 도전층을 알루미늄층으로 형성할 경우 텅스텐에 비해 접촉 저항의 감소를 구현할 수 있다. 콘택홀(235)을 채우는 알루미늄층을 증착할 때, 콘택홀(235) 채움 특성을 고려하여 화학적기상증착(CVD)에 의한 제1알루미늄층을 형성하고, 이후에, 증 착 속도 등이 우수한 물리적기상증착(PVD)에 의한 제2알루미늄층을 형성하여 콘택 또는/ 및 배선을 형성할 수 있다. Before forming the conductive layer filling the contact hole 235, a wetting layer 400 for forming the conductive layer as a metal layer is formed. In this case, when the conductive layer filling the contact hole 235 is formed of an aluminum layer, the contact resistance may be reduced compared to tungsten. When the aluminum layer filling the contact hole 235 is deposited, the first aluminum layer is formed by chemical vapor deposition (CVD) in consideration of the filling property of the contact hole 235, and then, the physical property of which the deposition rate is excellent is excellent. The second aluminum layer by vapor deposition (PVD) may be formed to form contacts or / and wiring.

그런데, CVD-알루미늄층의 증착에는 웨팅층(400)이 요구되고 있으며, 웨팅층(400)이 단절되어 콘택홀(235)의 측벽 등을 이루는 절연층(230)이 노출될 경우, 노출된 절연 물질 상에는 CVD-알루미늄층이 증착 또는/ 및 성장되지 못할 수 있다. 이는 CVD에 의한 금속층 증착 특성에 의한 것으로 이해될 수 있다. 따라서, CVD-Al층의 증착 시 매립 불량이 발생되는 것을 방지하기 위해서는 우선적으로 웨팅층(400)이 콘택홀(235)의 바닥뿐만 아니라 측벽에도 균일하게 연장되도록 증착되는 것이 요구된다. However, when the CVD-aluminum layer is deposited, the wetting layer 400 is required. When the wetting layer 400 is disconnected to expose the insulating layer 230 forming the sidewall of the contact hole 235, the exposed insulation is exposed. A CVD-aluminum layer may not be deposited or / and grown on the material. It can be understood that this is due to the metal layer deposition characteristics by CVD. Therefore, in order to prevent the occurrence of buried defects during the deposition of the CVD-Al layer, first, the wetting layer 400 needs to be deposited to uniformly extend not only to the bottom of the contact hole 235 but also to the sidewall.

본 발명의 실시예에서는 웨팅층(400)으로 티타늄층을 바람직하게 형성한다. 이때, 티타늄층은 도 3에 제시된 바와 같은 SIP 스퍼터(500)에 의해서 콘택홀(400)의 바닥 및 측벽을 바람직하게 덮도록 형성될 수 있다. In an embodiment of the present invention, the wetting layer 400 preferably forms a titanium layer. At this time, the titanium layer may be formed to preferably cover the bottom and sidewalls of the contact hole 400 by the SIP sputter 500 as shown in FIG.

SIP 스퍼터(500)는, 증착이 수행되는 공정 챔버(510)와, 공정 챔버(510) 내에 도입되어 웨이퍼 형태의 반도체 기판(100)이 장착되는 페데스탈(520), 반도체 기판(100) 후면에 라디오 주파수(RF) 바이어스(bias)를 인가하는 바이어스 파워부(530), 웨이퍼에 대향되는 위치에 도입되는 바람직하게 티타늄의 평판형 타겟(540), 타겟(540) 상측의 국부적인 위치에 도입되는 마그네트론(550), 타겟(540)에 직류 전류(DC)의 파워를 인가하는 직류 파워부(560), 챔버 벽면 상에 도입되는 실드(shied: 570)를 포함하여 구성될 수 있다. 이때, 챔버 내부 공간(580)에는 타겟(540)의 스퍼터링에 의한 플라즈마 또는/ 및 이온들이 발생되어 반도체 기판(100) 상에 증착되게 된다. The SIP sputter 500 includes a process chamber 510 in which deposition is performed, a pedestal 520 introduced into the process chamber 510 to mount a wafer-like semiconductor substrate 100, and a radio behind the semiconductor substrate 100. A bias power unit 530 for applying a frequency (RF) bias, preferably a planar target 540 of titanium introduced at a position opposite the wafer, and a magnetron introduced at a local position above the target 540. 550, a DC power unit 560 for applying power of DC current DC to the target 540, and a shield 570 introduced on the chamber wall surface. In this case, plasma or / and ions due to sputtering of the target 540 are generated in the chamber internal space 580 to be deposited on the semiconductor substrate 100.

SIP 스퍼터(500)는 바닥 도포성은 장비 특성 상 상당히 우수한 것으로 평가될 수 있지만, 본 발명의 실시예에서는 바닥 도포성에 대한 트레이드 오프 관계로 평가되는 티타늄층의 측벽 도포성의 증가를 구현하기 위해서, SIP 스퍼터링의 초기 단계에서는 상대적으로 낮은 챔버 압력을 설정하고, 후기 단계에는 상대적으로 높은 챔버 압력을 설정하여, 티타늄층의 증착을 수행한다. Although SIP sputtering 500 may be evaluated as having significantly superior floor applicability in terms of equipment characteristics, in the embodiment of the present invention, in order to realize an increase in the sidewall applicability of the titanium layer evaluated in a trade-off relationship to floor applicability, SIP sputtering In the initial stage of setting a relatively low chamber pressure, in the later stage to set a relatively high chamber pressure, the deposition of the titanium layer is carried out.

예컨대, 초기에는 챔버(도 3의 510) 내부의 압력을 대략 3mTorr 이하의 상대적으로 낮은 압력, 바람직하게는 대략 1 내지 3mTorr 정도의 압력을 인가하여 티타늄층의 증착을 수행한다. 이때, 타겟(도 3의 540)으로부터의 스퍼터링을 위해 인가되는 DC 파워는 적어도 12kW 이상 수십 kW로 설정하여, 스퍼터링되는 Ti 원자의 이온화 효율을 높게 유도한다. 이러한 초기 증착 과정은 콘택홀(도 1의 235)의 바닥 부위에 Ti의 우선적인 증착을 유도하여 바닥 도포성의 증가를 유도하는 것으로 이해될 수 있다. For example, the deposition of the titanium layer is performed by initially applying a pressure inside the chamber 510 of FIG. 3 to a relatively low pressure of about 3 mTorr or less, preferably about 1 to 3 mTorr. At this time, the DC power applied for the sputtering from the target (540 in Fig. 3) is set to at least 12kW or several tens of kW, leading to high ionization efficiency of the sputtered Ti atoms. This initial deposition process can be understood to induce an increase in the bottom coatability by inducing preferential deposition of Ti in the bottom portion of the contact hole (235 of FIG. 1).

이후에, 챔버(510)의 압력을 초기 압력보다 바람직하게 수배 높은 압력, 예컨대, 대략 20mTorr 이하로 변화시켜 Ti층의 측벽 도포성의 증가를 유도한다. 이때, 챔버(510)의 압력 뿐만 아니라 스퍼터링을 위한 DC 파워 또한 감소시켜, 예컨대, 12kW 이하, 예컨대, 대략 3kW 내지 12kW 미만으로 유지하여, 스퍼터링된 Ti 이온의 평균 자유 행로의 감소를 유도할 수 있다. 즉, 콘택홀(235) 바닥 방향으로의 Ti 이온의 직진성의 감소를 유도할 수 있다. 이러한 후기 증착 과정은 콘택홀(235)의 측벽 부분에서의 우세한 증착을 유도하여 측벽 도포성의 증가를 유도하는 것으 로 이해될 수 있다. Thereafter, the pressure in the chamber 510 is preferably changed to several times higher than the initial pressure, such as about 20 mTorr or less, leading to an increase in the sidewall applicability of the Ti layer. At this time, not only the pressure of the chamber 510 but also the DC power for sputtering may be reduced, for example, to be maintained below 12 kW, for example, approximately 3 kW to less than 12 kW, thereby inducing a reduction in the average free path of the sputtered Ti ions. . That is, the linearity of Ti ions in the bottom direction of the contact hole 235 can be induced. This late deposition process may be understood to induce an increase in sidewall coatability by inducing predominant deposition in the sidewall portion of the contact hole 235.

이와 같은 증착 과정에 의해서 형성되는 티타늄층의 웨팅층(235)은 바닥 도포성뿐만 아니라 상대적으로 우수한 측벽 도포성을 나타낼 수 있어, 콘택홀(235)의 바닥 및 측벽을 보다 균일하게 도포하도록 형성될 수 있다. The wetting layer 235 of the titanium layer formed by such a deposition process may exhibit not only bottom coating properties but also relatively excellent sidewall coating properties, so that the bottom and sidewalls of the contact holes 235 may be more uniformly coated. Can be.

도 2를 참조하면, 웨팅층(400) 상에 바람직하게 알루미늄층을 포함하는 콘택 매립층(450)을 증착한다. 이때, 콘택 매립 특성의 제고를 위해, 바람직하게 CVD 방식으로 제1알루미늄층(451)을 증착하고, 연후에, PVD 방식으로 제2알루미늄층(453)을 증착하여 콘택 매립층(450)을 형성할 수 있다. 이때, 후속 열처리 과정으로 알루미늄층(451, 453)을 리플로우(reflow)하는 단계를 더 수행할 수 있다. Referring to FIG. 2, a contact buried layer 450 including an aluminum layer is deposited on the wetting layer 400. At this time, in order to improve the contact embedding property, preferably, the first aluminum layer 451 is deposited by CVD method, and after that, the second aluminum layer 453 is deposited by PVD method to form the contact buried layer 450. Can be. In this case, a step of reflowing the aluminum layers 451 and 453 may be further performed in a subsequent heat treatment process.

웨팅층(400)의 Ti층은 도 1 및 도 3을 참조하여 설명한 바와 같이 측벽 도포성이 개선되어, 콘택홀(235)의 바닥뿐만 아니라 측벽에도 보다 균일하게 형성될 수 있으므로, 웨팅층(400) 상에 CVD 증착되는 제1알루미늄층(451)은 보이드(void)와 같은 매립 불량의 발생을 배제하며 상대적으로 높은 매립 특성을 나타내며 증착될 수 있다. As described with reference to FIGS. 1 and 3, the Ti layer of the wetting layer 400 may have improved sidewall applicability, so that the Ti layer may be formed more uniformly on the sidewalls as well as the bottom of the contact hole 235. The first aluminum layer 451 deposited by CVD may be deposited with a relatively high embedding property, excluding the occurrence of buried defects such as voids.

따라서, 콘택 매립층(450)의 콘택홀(235)을 매립하는 부분으로 이해될 수 있는 콘택은, 알루미늄층(451, 453)으로 구성될 수 있어, 텅스텐 콘택에 비해 상대적으로 낮은 접촉 저항을 구현할 수 있다. 또한, Ti 웨팅층(400)이 보다 균일한 도포 특성을 가지며 증착될 수 있으므로, 알루미늄 콘택의 안정적인 형성이 가능하다. Therefore, the contact, which can be understood as a part of filling the contact hole 235 of the contact buried layer 450, may be composed of aluminum layers 451 and 453, thereby realizing a relatively low contact resistance compared to tungsten contacts. have. In addition, since the Ti wetting layer 400 may be deposited with more uniform coating properties, stable formation of aluminum contacts is possible.

상술한 본 발명에 따르면, 미세한 콘택, 예컨대, 대략 0.025㎛2 정도 면적을 가지는 연결 콘택을 알루미늄층을 포함하여 형성할 수 있어, 콘택의 접촉 저항 감소를 구현할 수 있다. According to the present invention described above, a fine contact, for example, a connection contact having an area of about 0.025 μm 2 may be formed including an aluminum layer, thereby reducing contact resistance of the contact.

CVD 알루미늄층의 증착에 요구되는 Ti 웨팅층을 보다 균일하게 단절없이 콘택홀의 바닥 및 측벽을 덮게 형성할 수 있어, Ti 웨팅층에 의존하여 증착되는 CVD-Al층의 콘택 매립 특성을 개선할 수 있다. Ti 웨팅층의 측벽 도포성의 증가를 구현할 수 있어, 보다 안정적인 웨팅층의 구현이 가능하다. The Ti wetting layer required for the deposition of the CVD aluminum layer can be formed to more uniformly cover the bottom and sidewalls of the contact hole, thereby improving the contact embedding characteristics of the CVD-Al layer deposited depending on the Ti wetting layer. . An increase in the sidewall coatability of the Ti wetting layer can be realized, thereby enabling a more stable wetting layer.

이에 따라, 알루미늄층을 이용하여 콘택 매립을 수행할 때, 보이드 등과 같은 콘택 매립 불량의 발생을 효과적으로 방지할 수 있다. 따라서, 보다 안정된 콘택 저항을 구현할 수 있다. Accordingly, when performing contact filling using the aluminum layer, it is possible to effectively prevent the occurrence of contact filling defects such as voids and the like. Therefore, more stable contact resistance can be realized.

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다. As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention.

Claims (6)

반도체 기판 상에 관통 콘택홀을 가지는 절연층을 형성하는 단계;Forming an insulating layer having a through contact hole on the semiconductor substrate; 상기 콘택홀 내부로 연장되는 도전성 웨팅층(wetting layer)을 증착하되 상기 웨팅층의 증착 초기의 증착 장비의 공정 챔버의 제1압력에 비해 상기 웨팅층의 증착 후기의 제2압력이 높게 전환되게 하여 상기 증착 초기에 상기 웨팅층의 증착이 상기 콘택홀의 바닥 부분에 우세하게 유도하고 상기 증착 후기에 상기 웨팅층의 증착이 상기 콘택홀의 측벽 부분에 우세하게 유도하며 상기 웨팅층을 증착하는 단계; 및Depositing a conductive wetting layer extending into the contact hole, wherein the second pressure at the end of deposition of the wetting layer is higher than the first pressure of the process chamber of the deposition equipment at the beginning of the deposition of the wetting layer. Depositing the wetting layer predominantly inducing deposition of the wetting layer early in the deposition and at the bottom portion of the contact hole and inducing deposition of the wetting layer predominantly in the sidewall portion of the contact hole later in the deposition; And 상기 웨팅층 상에 알루미늄층의 콘택 매립층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 연결 콘택 형성 방법.Forming a contact buried layer of an aluminum layer on the wetting layer. 제1항에 있어서,The method of claim 1, 상기 웨팅층의 증착은Deposition of the wetting layer 상기 웨팅층의 증착이 수행되는 상기 공정 챔버;The process chamber in which deposition of the wetting layer is performed; 상기 공정 챔버 내에 도입된 페데스탈(pedestal); A pedestal introduced into the process chamber; 상기 페데스탈에 대향되게 도입된 타겟; 및 A target introduced opposite the pedestal; And 상기 타겟 상측의 국부적인 위치에 도입되어 이온화를 증대시키는 마그네트론(magnetron)을 포함하는 자기 이온화 플라즈마(SIP) 스퍼터 장비를 상기 증착 장비로 사용하는 것을 특징으로 하는 반도체 소자의 연결 콘택 형성 방법.And a self ionizing plasma (SIP) sputtering device including a magnetron introduced at a local position above the target to increase ionization as the deposition device. 제2항에 있어서, The method of claim 2, 상기 웨팅층의 증착 초기에 상기 타겟에 인가되는 직류 전류(DC) 파워는 적어도 12kW로 인가되고The direct current (DC) power applied to the target at the beginning of the deposition of the wetting layer is applied at least 12kW 상기 웨팅층의 증착 후기의 상기 타겟에 인가되는 직류 전류(DC) 파워는 많아야 12kW 미만으로 인가되는 것을 특징으로 하는 반도체 소자의 연결 콘택 형성 방법.The direct current (DC) power applied to the target after the deposition of the wetting layer is applied to at least less than 12kW. 제1항에 있어서, The method of claim 1, 상기 웨팅층은 티타늄층을 포함하여 증착되는 것을 특징으로 하는 반도체 소자의 연결 콘택 형성 방법.The wetting layer includes a titanium layer is deposited, characterized in that for depositing a contact of the semiconductor device. 제4항에 있어서, The method of claim 4, wherein 상기 콘택 매립층을 형성하는 단계는Forming the contact buried layer 상기 티타늄층 상에 제1알루미늄층을 화학적기상증착하는 단계; 및Chemical vapor deposition of a first aluminum layer on the titanium layer; And 상기 제1알루미늄층 상에 제2알루미늄층을 물리적기상증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 연결 콘택 형성 방법.Physical vapor deposition of a second aluminum layer on the first aluminum layer. 제1항에 있어서, The method of claim 1, 상기 웨팅층의 증착 초기의 상기 챔버의 제1압력은 많아야 3mTorr로 인가되 고The first pressure of the chamber at the beginning of the deposition of the wetting layer is applied at most 3mTorr and 상기 웨팅층의 증착 후기의 상기 챔버의 제2압력은 많아야 20mTorr로 인가되는 것을 특징으로 하는 반도체 소자의 연결 콘택 형성 방법.And a second pressure of the chamber at the end of the deposition of the wetting layer is applied at most 20 mTorr.
KR1020050134294A 2005-12-29 2005-12-29 Method for fabricating interconnecting contact in semiconductor device KR20070071109A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050134294A KR20070071109A (en) 2005-12-29 2005-12-29 Method for fabricating interconnecting contact in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050134294A KR20070071109A (en) 2005-12-29 2005-12-29 Method for fabricating interconnecting contact in semiconductor device

Publications (1)

Publication Number Publication Date
KR20070071109A true KR20070071109A (en) 2007-07-04

Family

ID=38506302

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050134294A KR20070071109A (en) 2005-12-29 2005-12-29 Method for fabricating interconnecting contact in semiconductor device

Country Status (1)

Country Link
KR (1) KR20070071109A (en)

Similar Documents

Publication Publication Date Title
US6045666A (en) Aluminum hole filling method using ionized metal adhesion layer
KR100365643B1 (en) Method for forming damascene interconnection of semiconductor device and damascene interconnection fabricated thereby
US7026238B2 (en) Reliability barrier integration for Cu application
JP5759891B2 (en) Sputtering apparatus and method for producing metallized structure
KR100442023B1 (en) Filling of narrow holes and formation of metal interconnects using a liner layer arranged in a crystalline phase
US20080190760A1 (en) Resputtered copper seed layer
US7214619B2 (en) Method for forming a barrier layer in an integrated circuit in a plasma with source and bias power frequencies applied through the workpiece
US7399943B2 (en) Apparatus for metal plasma vapor deposition and re-sputter with source and bias power frequencies applied through the workpiece
US7897516B1 (en) Use of ultra-high magnetic fields in resputter and plasma etching
US8765596B1 (en) Atomic layer profiling of diffusion barrier and metal seed layers
WO2002039500A2 (en) Use of a barrier sputter reactor to remove an underlying barrier layer
US8729702B1 (en) Copper seed layer for an interconnect structure having a doping concentration level gradient
KR100501460B1 (en) Method of filling holes in a semiconductor structure using an adhesion layer deposited from ionized metal
JP7155388B2 (en) Method for producing nickel silicide material
US6200433B1 (en) IMP technology with heavy gas sputtering
JP2011091242A (en) Method for manufacturing semiconductor device
US7268076B2 (en) Apparatus and method for metal plasma vapor deposition and re-sputter with source and bias power frequencies applied through the workpiece
US20020093101A1 (en) Method of metallization using a nickel-vanadium layer
CN107895710B (en) Copper filling process of via hole
US20140127912A1 (en) Plasma process etch-to-deposition ratio modulation via ground surface design
US11670485B2 (en) Methods and apparatus for depositing aluminum by physical vapor deposition (PVD)
KR20070071109A (en) Method for fabricating interconnecting contact in semiconductor device
US6835646B2 (en) Forming conductive layers on insulators by physical vapor deposition
KR100574922B1 (en) Method of etching material layer using anti-reflective coating layer for semiconductor device
KR100602789B1 (en) Method for Manufacturing Barrier Metal of Semiconductor Device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination