KR20070070921A - Method for manufacturing saddle type fin transistor - Google Patents
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Abstract
Description
도 1은 일반적인 핀(fin) 트랜지스터를 도시한 단면도.1 is a cross-sectional view showing a general fin transistor.
도 2는 일반적인 리세스(recess) 트랜지스터를 도시한 단면도.2 is a cross-sectional view of a typical recess transistor.
도 3은 일반적인 트랜지스터들을 도시한 단면도.3 is a cross-sectional view showing typical transistors.
도 4는 종래기술에 따른 새들형 핀 트랜지스터를 도시한 평면도.4 is a plan view illustrating a saddle-type fin transistor according to the prior art.
도 5는 도 4에 도시된 'A' 부위를 확대하여 도시한 사시도.5 is an enlarged perspective view illustrating a portion 'A' shown in FIG. 4.
도 6은 도 5에 도시된 I-I', Ⅱ-Ⅱ' 절취선을 따라 각각 도시한 단면도.FIG. 6 is a cross-sectional view taken along the line II ′ and II-II ′ of FIG. 5.
도 7a 내지 도 7e는 도 5에 도시된 새들형 핀 트랜지스터의 제조방법을 도시한 공정 사시도.7A to 7E are perspective views illustrating a method of manufacturing the saddle-type fin transistor shown in FIG. 5.
도 8은 도 7a에 도시된 새들형 핀 트랜지스터를 게이트 방향으로 절취하여 도시한 단면도.FIG. 8 is a cross-sectional view of the saddle fin transistor illustrated in FIG. 7A taken along the gate direction. FIG.
도 9 및 도 10은 종래기술에 따른 새들형 핀 트랜지스터의 제조방법을 통해 제조된 새들형 핀 또는 게이트의 FICD(Final Inspection CD)의 변화를 설명하기 위하여 도시한 SEM 사진. 9 and 10 are SEM photographs for explaining the change of the Final Inspection CD (FICD) of the saddle-type fin or gate manufactured by the saddle-type fin transistor manufacturing method according to the prior art.
도 11은 본 발명의 실시예1에 따른 새들형 핀 트랜지스터의 제조방법을 도시 한 단면도. 11 is a cross-sectional view illustrating a method of manufacturing a saddle-type pin transistor according to
도 12는 본 발명의 실시예2에 따른 새들형 핀 트랜지스터의 제조방법을 도시한 단면도. 12 is a cross-sectional view illustrating a method of manufacturing a saddle-type pin transistor according to the second embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
110, 210 : 기판110, 210: Substrate
111, 211 : 소자 분리막111, 211: device isolation film
114 : 새들형 핀114: Saddle Pin
115 : 게이트 산화막115: gate oxide film
116 : 폴리 실리콘막116: polysilicon film
117 : 도전막117: conductive film
112a : 아모르퍼스 카본막112a: amorphous carbon film
112b, 212b : SiON막112b, 212b: SiON film
112, 212 : 하드 마스크112, 212: hard mask
113, 213 : 반사 방지막113,213: Anti-reflective film
114, 214 : 감광막 패턴114, 214: photoresist pattern
212a : 스핀 코팅 폴리머212a: Spin Coated Polymer
313 : 실리콘을 포함하는 유기 반사 방지막313: organic antireflection film containing silicon
본 발명은 반도체 제조기술에 관한 것으로, 특히 핀형(fin type)과 리세스형(recessed type)을 혼합한 새들형(saddle type) 핀 트랜지스터의 제조방법에 관한 것이다. BACKGROUND OF THE
일반적으로, 트랜지스터에 널리 적용된 수평채널을 갖는 트랜지스터는 디자인 룰(design rule)이 감소함에 따라 여러가지 문제를 유발시켜 트랜지스터의 축소에 한계가 있다. 축소된 수평채널 트랜지스터의 가장 큰 문제점으로 채널의 길이가 짧아져 발생하는 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등을 들 수 있다. 통상적인 트랜지스터에서 채널의 길이가 50nm 이하로 축소되면 공정변수에 의해 소자 특성의 산포도가 높아지면서 채널길이가 30nm 이하일 경우 단채널 효과 및 DIBL 효과가 극심해져 트랜지스터가 정상적으로 동작하기 어려운 것으로 알려져 있다. In general, a transistor having a horizontal channel widely applied to a transistor has various limitations as the design rule is reduced, thereby limiting the size of the transistor. The biggest problems of the reduced horizontal channel transistors include short channel effects and drain induced barrier lower (DIBL) effects caused by shorter channel lengths. In conventional transistors, when the channel length is reduced to 50 nm or less, the dispersion of device characteristics is increased by process variables, and when the channel length is 30 nm or less, the short channel effect and the DIBL effect become severe and it is known that the transistor is difficult to operate normally.
수평채널 트랜지스터의 문제점을 극복하기 위하여 이중 게이트 트랜지스터(double gate transistor)가 제안되었다. 이중 게이트 트랜지스터는 30nm 이하의 두께를 갖는 채널과, 이 채널을 감싸거나, 이 채널의 양측에 게이트가 배치된 구조를 갖는다. In order to overcome the problems of horizontal channel transistors, double gate transistors have been proposed. The double gate transistor has a channel having a thickness of 30 nm or less, and a structure surrounding the channel or having gates disposed on both sides of the channel.
전술한 수평채널 트랜지스터는 게이트 전극이 수평채널의 상부에만 형성됨으로써 채널에는 상하 비대칭적으로 전계가 인가되어 게이트 전극에 의해 트랜지스터의 온/오프(on/off) 동작을 효과적으로 제어하는데 많은 어려움이 있다. 그 결과, 채널 크기가 축소될 수록 단채널 효과의 영향은 그 만큼 커지게 된다. 이에 반해, 수직채널을 갖는 이중 게이트 트랜지스터는 얇은 채널의 양측에 게이트 전극이 형성되기 때문에 채널의 모든 영역은 게이트 전극의 영향을 받게 된다. 따라서, 트랜지스터가 오프일 때 소오스 및 드레인 사이의 전하 흐름을 억제할 수 있기 때문에 전력소모를 감소시킬 수 있고, 트랜지스터의 온/오프 동작을 효과적으로 제어할 수 있다. In the above-described horizontal channel transistor, since the gate electrode is formed only on the upper portion of the horizontal channel, an electric field is vertically asymmetrically applied to the channel, and thus there is a lot of difficulty in effectively controlling the on / off operation of the transistor by the gate electrode. As a result, the smaller the channel size, the greater the influence of the short channel effect. In contrast, in the double gate transistor having the vertical channel, since gate electrodes are formed on both sides of the thin channel, all regions of the channel are affected by the gate electrode. Therefore, since the charge flow between the source and the drain can be suppressed when the transistor is off, power consumption can be reduced, and the on / off operation of the transistor can be effectively controlled.
수직채널을 갖는 트랜지스터 중 하나가 핀(fin) 트랜지스터이다. 일반적인 핀 트랜지스터가 도 1에 도시되었다. 도 1에 도시된 바와 같이, 핀 트랜지스터는 소자 분리막(3) 간의 기판 상부가 핀(fin)(2) 형태로 형성된 구조를 가지며, 이 핀(2)의 양측면이 모두 채널로 기능하고, 이를 통해 채널 면적을 증가시켜 단채널 효과 문제를 해결할 수 있다. 그러나, 이러한 구조는 바디 이펙트(body effect)를 감소시킬 수는 있으나, 유효채널길이를 증가시키는데는 한계가 있다. 한편, 수직채널을 갖는 트랜지스터 중 다른 하나가 도 2에 도시된 리세스형(또는, 트렌치(trench)형) 트랜지스터이다. 리세스형 트랜지스터는 핀 트랜지스터와 달리 게이트 길이와 상관없이 문턱전압(Threshold Voltage)이 결정되는 트랜지스터 구조를 갖는다. 그러나, 문턱전압이 낮아지거나, 단채널 효과를 리세스형 트랜지스터만큼 자유롭게 해결할 수는 없다. One of the transistors having a vertical channel is a fin transistor. A typical pin transistor is shown in FIG. As shown in FIG. 1, the fin transistor has a structure in which an upper portion of the substrate between the
도 3에 도시된 바와 같이, 핀 트랜지스터와 리세스 트랜지스터를 혼합한 구조가 새들형 핀 트랜지스터이다. 새들형 핀 트랜지스터는 핀 트랜지스터의 문제점인 낮은 문턱전압과 짧은 유효채널길이를 리세스 트랜지스터를 병행하여 해결할 수 있는 구조이다. 이에 따라, DRAM(Dynamic Random Access Memory) 소자에서 핀 트랜지스터보다 새들형 핀 트랜지스터를 적용하는 것이 소자의 동작 특성을 고려하여 볼 때 유리하다. As shown in FIG. 3, the structure in which the fin transistor and the recess transistor are mixed is a saddle-type fin transistor. The saddle-type pin transistor is a structure that can solve the problem of the pin transistor, the low threshold voltage and the short effective channel length in parallel with the recess transistor. Accordingly, it is advantageous to apply a saddle-type pin transistor rather than a pin transistor in a DRAM (Dynamic Random Access Memory) device in consideration of operating characteristics of the device.
이하, 종래기술에 따른 새들형 핀 트랜지스터의 구조 및 제조방법을 설명하기로 한다. Hereinafter, the structure and manufacturing method of the saddle-type fin transistor according to the prior art will be described.
도 4는 종래기술에 따른 새들형 핀 트랜지스터의 구조를 설명하기 위하여 도시한 평면도이고, 도 5는 도 4에 도시된 'A' 부위를 확대하여 도시한 사시도이고, 도 6의 (a)와 (b)는 각각 도 5에 도시된 I-I' 절취선과 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면 사시도이다. 또한, 도 7a 내지 도 7e는 제조방법을 설명하기 위한 공정 사시도이다. 4 is a plan view illustrating a structure of a saddle-type fin transistor according to the prior art, FIG. 5 is an enlarged perspective view of a portion 'A' shown in FIG. 4, and FIGS. b) is a cross-sectional perspective view, taken along the line II ′ and II-II ′, respectively, shown in FIG. 5. 7A to 7E are process perspective views for explaining the manufacturing method.
먼저, 도 7a에 도시된 바와 같이, SOI 기판에 비해 비교적 저렴한 벌크(bulk) 기판(110)을 이용하고, 이 벌크 기판(110) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적을 증착한 후 STI 공정을 실시하여 기판(110)을 식각하여 트렌치를 형성한다. First, as shown in FIG. 7A, a
이어서, 상기 트렌치가 매립되도록 매립 특성이 우수한 HDP(High Density Plasma)막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 평탄화한다. 이로써, 액티브 영역과 필드 영역을 정의하는 소자 분리막(111)이 형성된다. Subsequently, an HDP (High Density Plasma) film having excellent embedding characteristics is deposited to fill the trench, and then planarized by performing a chemical mechanical polishing (CMP) process. As a result, the
한편, 소자 분리막(111)가 트렌치 내부면에는 월(wall) 산화막이 형성될 수 있다. 이때, 월 산화막은 산화공정으로 형성되며, 트렌치의 내부면을 라운딩 처리 한다. Meanwhile, a wall oxide layer may be formed on the inner surface of the
이어서, 소자 분리막(111)을 포함하는 전체 구조 상부에 아모르퍼스 카본(amorphous cabon)막(112a), SiON막(112b) 및 반사 방지막(113)을 형성한 후 그 상부에 포토공정을 이용하여 감광막 패턴(114)을 형성한다. 이때, 아모르퍼스 카본막(112a), SiON막(112b)은 하드 마스크(hard mask)(112)로 기능한다. 반사 방지막(113)은 BARC(Botom Anti Reflective Coating)막으로서 유기 또는 무기물로 형성한다. Subsequently, an
이어서, 도 7b에 도시된 바와 같이, 감광막 패턴(114, 도 7a참조)을 이용한 식각공정을 실시하여 순차적으로 반사 방지막(113), 하드 마스크(112)를 식각하여 하드 마스크 패턴을 형성한다. 이하, 하드 마스크 패턴을 '112'로 표시하기로 한다. Subsequently, as shown in FIG. 7B, an etching process using the photoresist pattern 114 (see FIG. 7A) is performed to sequentially etch the
이어서, 감광막 패턴(114)을 스트립 공정을 통해 제거한다. 이때, 반사 방지막(113) 또한 제거된다. 그러나, 반사 방지막(113)은 제거되지 않고 존재할 수도 있다. Subsequently, the
이어서, 도 7c에 도시된 바와 같이, 하드 마스크 패턴(112)을 식각 마스크로 이용한 핀 식각공정을 실시하여 새들형 핀(14)을 형성한다. 이때, 식각공정은 실리콘 기판(110)과 소자 분리막(111) 간의 식각 선택비가 최대한 높은 조건으로 실시하여 먼저 소자 분리막(111)을 식각한 후 실리콘 기판(110)을 식각하거나, 먼저 실리콘 기판(110)을 식각한 후 소자 분리막(111)을 식각한다. 이와 같이, 핀 식각공정시 아모르퍼스 카본막을 포함하는 하드 마스크 패턴(112)을 핀 마스크로 이용함 으로써 핀의 임계치수를 감소시켜 소자 특성을 개선시킬 수 있다. 이는, 아모르퍼스 카본막이 그 물성적 특성 상 감광막 패턴에 비해 하부층과의 식각 선택비가 우수하여 핀의 임계치수를 감소시키는 것이 가능하기 때문이다. Subsequently, as illustrated in FIG. 7C, the
이어서, 도 7d에 도시된 바와 같이, 식각공정을 통해 하드 마스크 패턴(112)을 제거한다. Subsequently, as illustrated in FIG. 7D, the
이어서, 도 7e에 도시된 바와 같이, 게이트 산화공정(gate oxidation) 공정을 실시하여 노출되는 기판(110) 표면에 게이트 산화막(115)을 형성한다. Subsequently, as illustrated in FIG. 7E, the gate oxide film 115 is formed on the exposed surface of the
이어서, 도 7f에 도시된 바와 같이, 핀(114)이 매립되도록 게이트(Gate)로 기능하는 폴리 실리콘막(116)과 도전막(117)을 순차적으로 증착한다. 이때, 도전막(117)은 텅스텐, 텅스텐 실리사이드 및 이들의 적층 구조 중 어느 하나로 형성한다. Subsequently, as shown in FIG. 7F, the polysilicon film 116 and the conductive film 117 which function as a gate are sequentially deposited so that the
상기에서 설명한 종래기술에 따른 새들형 핀 트랜지스터 제조방법에서는 도 7a에 도시된 바와 같이, 핀 식각공정시 하드 마스크로 아모르퍼스 카본막을 사용한다. 이 때문에 필드영역과 액티브 영역, 즉 소자 분리막과 기판 간의 단차가 발생되는 경우 그 상부에 형성되는 하드 마스크가 그대로 단차를 따라 형성되는 피복성(step coverage)을 갖는다. In the saddle-type fin transistor manufacturing method according to the related art described above, an amorphous carbon film is used as a hard mask during the fin etching process as shown in FIG. 7A. For this reason, when a step is generated between the field region and the active region, that is, the device isolation layer and the substrate, the hard mask formed on the upper portion thereof has a step coverage that is formed along the step as it is.
구체적으로 설명하면 다음과 같다. Specifically, it is as follows.
도 8에 도시된 바와 같이, 소자 분리막(111)과 기판(110) 간의 단차가 발생되는 경우(특히, 패드 질화막이 제거된 경우) 그 상부에 형성되는 하드 마스크(112)는 그대로 단차를 따라 가게 된다. 이에 따라, 핀 마스크, 즉 감광막 패턴 (114) 공정시 하부에 형성되는 반사 방지막(113)의 플로우(flow) 특성에 의해 액티브 영역과 필드영역 간에 있어서 반사 방지막(113)의 두께는 서로 큰 차이를 보이게 된다. As shown in FIG. 8, when a step is generated between the
이런 상태에서 반사 방지막(113)을 식각하는 경우, 도 9에 도시된 바와 같이 반사 방지막(113) 두께에 따라 FICD(Final Inspection CD) 차이가 크게 생기는 문제가 발생한다. 여기서, 도 9의 (a)와 (b)는 하기 표 1과 같은 특성을 보이게 된다. In this case, when the
상기 표 1에 나타난 바와 같이, 새들형 핀(S-fin)에서 단차가 클수록 FICD가 커진다. 이에 따라, 도 10의 (b)에 도시된 바와 같이 후속 게이트 형성공정에서 소자 분리막(Fox)의 임계치수가 증가하게 되어 게이트(Gate)와의 중첩이 어려워지게 된다. 결국, 게이트 간에 단락(bridge)을 발생시키거나, 접속부(contact) 형성시 주변으로 누설전류(leakage current)가 발생하여 소자의 특성을 저하시키는 문제가 발생된다. As shown in Table 1, the larger the step difference in the saddle fin (S-fin), the larger the FICD. Accordingly, as shown in FIG. 10B, in the subsequent gate forming process, the critical dimension of the device isolation layer Fox increases, making it difficult to overlap with the gate. As a result, a short circuit occurs between gates or a leakage current occurs around the contact to form a contact, thereby degrading device characteristics.
한편, 도 10의 (a)는 새들형 핀(S-fin)을 식각한 후의 SEM(Scanning Electron Microscope) 사진이고, (b)는 게이트를 식각한 후 SEM 사진이다. On the other hand, Figure 10 (a) is a SEM (Scanning Electron Microscope) picture after etching the saddle-shaped fin (S-fin), (b) is a SEM picture after etching the gate.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 액티브 영역과 필드영역 간의 단차에 의해 유발되는 FICD의 증가를 방지하여 소자 특성을 개선시킬 수 있는 새들형 핀 트랜지스터 제조방법을 제공하는데 그 목적이 있다. Accordingly, the present invention has been proposed to solve the above-mentioned problems of the prior art, and provides a saddle-type pin transistor manufacturing method which can improve the device characteristics by preventing the increase of the FICD caused by the step between the active region and the field region. The purpose is to provide.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 소자 분리막이 형성된 기판을 제공하는 단계와, 상기 소자 분리막을 포함하는 전체 구조 상부에 스핀 코팅 폴리머를 포함하는 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 이용한 핀 식각공정을 실시하여 새들형 핀을 형성하는 단계를 포함하는 새들형 핀 트랜지스터 제조방법을 제공한다. According to an aspect of the present invention, there is provided a substrate on which an isolation layer is formed, and forming a hard mask pattern including a spin coating polymer on the entire structure including the isolation layer; The present invention provides a saddle-type fin transistor manufacturing method comprising performing a pin etching process using the hard mask pattern to form a saddle-type fin.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and in the case where the layers are said to be "on" another layer or substrate, they may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween. In addition, the same reference numerals throughout the specification represent the same components.
실시예1Example 1
도 11은 본 발명의 바람직한 실시예1에 따른 새들형 핀 트랜지스터 제조방법을 설명하기 위하여 도시한 단면도이다. 여기서, 도 11은 도 8에 도시된 도면과 대응된다.11 is a cross-sectional view illustrating a method of manufacturing a saddle-type fin transistor according to a first exemplary embodiment of the present invention. Here, FIG. 11 corresponds to the diagram shown in FIG. 8.
도 11를 참조하면, 본 발명의 바람직한 실시예1에 따른 새들형 핀 트랜지스터 제조방법은 종래기술에서와 같이 아모르퍼스 카본막을 하드 마스크(112, 도 8참조)로 사용하는 대신에 스핀 코팅 폴리머(spin coating polymer)(212a)를 포함하는 하드 마스크(212)를 사용한다. Referring to FIG. 11, the saddle-type fin transistor manufacturing method according to the first exemplary embodiment of the present invention is a spin coating polymer (spin) instead of using an amorphous carbon film as a hard mask 112 (see FIG. 8) as in the related art.
스핀 코팅 폴리머(212a)는 아모르퍼스 카본막과 같은 증착방식으로 형성하는 것이 아니라, 도포 공정, 즉 코팅 방식으로 도포되는 모든 폴리머를 포함한다. 코팅 방식으로 도포하는 경우 그 자체가 평평하게 플로우되어 하부층의 단차에 상관없이 평평한 구조를 얻을 수 있다. 또한, 스핀 코팅 폴리머(212a)는 최소한 액티브 영역과 필드영역 간의 단차 이상의 두께를 갖도록 도포하는 것이 바람직하다. The
한편, 하드 마스크(212)는 스핀 코팅 폴리머(212a)와 SiON막(212b)의 적층 구조로 형성한다. 또한, 하드 마스크(212) 상부에 유기 반사 방지막(213)을 도포하고, 그 상부에는 포토 공정을 실시하여 감광막 패턴(214)을 형성한다. 이때, 포토 공정시 감광막 도포공정, 노광공정 및 현상공정을 포함하되, 노광공정시 ArF 광원을 사용한다. On the other hand, the
실시예1에서 하드 마스크 패턴을 형성하는 공정은 다음과 같다. In Example 1, a process of forming a hard mask pattern is as follows.
먼저, 감광막 패턴(214)을 이용하여 유기 반사 방지막(213)과 SiON막(212b)을 패터닝한 후 패터닝된 유기 반사 방지막(213)과 SiON막(212b)을 이용하여 스핀 코팅 폴리머(212a)을 패터닝한다. 이로써, 스핀 코팅 폴리머(212a)를 포함한 하드 마스크 패턴이 형성된다. First, the
실시예2Example 2
도 12는 본 발명의 바람직한 실시예2에 따른 새들형 핀 트랜지스터 제조방법을 설명하기 위하여 도시한 단면도이다. 12 is a cross-sectional view illustrating a method of manufacturing a saddle-type fin transistor according to a second exemplary embodiment of the present invention.
도 12를 참조하면, 본 발명의 바람직한 실시예2에 따른 새들형 핀 트랜지스터 제조방법은 실시예1과 달리 하드 마스크를 스핀 코팅 폴리머(212a)의 단일막으로 구성하고, 그 상부에 실리콘이 함유된 유기 반사 방지막(313)을 도포한다. 그리고, 유기 반사 방지막(313) 상부에 포토 공정을 실시하여 감광막 패턴(214)을 형성한다. Referring to FIG. 12, in the saddle fin transistor manufacturing method according to the second exemplary embodiment of the present invention, unlike the first exemplary embodiment, a hard mask is formed of a single layer of the
실시예2에서 하드 마스크 패턴을 형성하는 공정은 다음과 같다. In Example 2, a process of forming a hard mask pattern is as follows.
먼저, 감광막 패턴(214)을 이용하여 유기 반사 방지막(313)을 패터닝한 후 패터닝된 유기 반사 방지막(313)을 이용하여 스핀 코팅 폴리머(212a)을 패터닝한다. 이로써, 스핀 코팅 폴리머(212a)를 포함한 하드 마스크 패턴이 형성된다. 이후, 이 하드 마스크 패턴을 이용하여 핀 식각 또는 실리콘 리세스 식각공정을 실시한다. First, the
상기에서 설명한 본 발명의 실시예에 따른 새들형 핀 트랜지스터 제조방법은 하드 마스크(212)를 제외한 다른 공정은 도 7a 내지 도 7f를 통해 설명한 동일한 방법으로 진행된다. In the saddle-type fin transistor manufacturing method according to the embodiment of the present invention described above, other processes except for the
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 발명에 의하면, 평탄화에 유리한 스핀 코팅 폴리머를 하드 마스크로 사용하여 핀 식각공정을 실시함으로써 FICD가 증가하는 것을 방지하여 후속 공정에서 유발될 수 있는 단락, 누설전류 문제를 해결하여 소자의 특성을 향상시킬 수 있다. As described above, according to the present invention, by performing a pin etching process using a spin-coating polymer, which is advantageous for planarization, as a hard mask, an increase in FICD is prevented, thereby solving short circuit and leakage current problems that may be caused in subsequent processes. The characteristics of the device can be improved.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050133944A KR20070070921A (en) | 2005-12-29 | 2005-12-29 | Method for manufacturing saddle type fin transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050133944A KR20070070921A (en) | 2005-12-29 | 2005-12-29 | Method for manufacturing saddle type fin transistor |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20070070921A true KR20070070921A (en) | 2007-07-04 |
Family
ID=38506140
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050133944A KR20070070921A (en) | 2005-12-29 | 2005-12-29 | Method for manufacturing saddle type fin transistor |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20070070921A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101024741B1 (en) * | 2007-10-31 | 2011-03-25 | 주식회사 하이닉스반도체 | Method for forming a pattern of semiconductor device |
-
2005
- 2005-12-29 KR KR1020050133944A patent/KR20070070921A/en not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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KR101024741B1 (en) * | 2007-10-31 | 2011-03-25 | 주식회사 하이닉스반도체 | Method for forming a pattern of semiconductor device |
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Legal Events
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WITN | Withdrawal due to no request for examination |