KR20070070818A - Data line driver and method for controlling slew rate of output signal, and display device having the same - Google Patents

Data line driver and method for controlling slew rate of output signal, and display device having the same Download PDF

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KR20070070818A KR1020050133732A KR20050133732A KR20070070818A KR 20070070818 A KR20070070818 A KR 20070070818A KR 1020050133732 A KR1020050133732 A KR 1020050133732A KR 20050133732 A KR20050133732 A KR 20050133732A KR 20070070818 A KR20070070818 A KR 20070070818A
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Abstract

A data line driver and a method thereof, and a display device having the data line driver are provided to prevent reduction of a driving current and an erroneous operation of a gate driver by adjusting the slew rate of an output signal. A data line driver includes a digital-analog converter(300), a bias voltage generator(401), and an output buffer(200). The digital-analog converter generates an analog voltage corresponding to inputted digital image data. The bias voltage generator outputs plural bias voltages, whose voltage levels are adjusted in response to a control signal. The output buffer buffers an analog voltage, which is outputted from the digital-analog converter, based on the bias voltages. The slew rate of an output signal from the output buffer is adjusted based on the bias voltages from the bias voltage generator.

Description

출력신호의 슬루 레이트를 조절할 수 있는 데이터 라인 드라이버와 그 방법, 상기 데이터 라인 드라이버를 구비하는 디스플레이 장치{Data line driver and method for controlling slew rate of output signal, and display device having the same}Data line driver and method for controlling the slew rate of the output signal, and a display device having the data line driver

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.The detailed description of each drawing is provided in order to provide a thorough understanding of the drawings cited in the detailed description of the invention.

도 1은 일반적인 데이터 라인 드라이버의 회로도를 나타낸다.1 shows a circuit diagram of a general data line driver.

도 2는 출력버퍼를 구성하는 연산증폭기의 일 예인 레일 투 레일(rail to rail) 입력단 구조의 폴디드 캐스코드(folded cascode) 연산증폭기의 회로도를 나타낸다.FIG. 2 is a circuit diagram of a folded cascode operational amplifier having a rail to rail input stage structure, which is an example of an operational amplifier constituting an output buffer.

도 3은 출력버퍼를 구성하는 연산증폭기의 일 예인 2단 연산증폭기의 회로도를 나타낸다.3 is a circuit diagram of a two-stage operational amplifier as an example of the operational amplifier constituting the output buffer.

도 4는 본 발명에 따른 바이어스 전압 발생기를 구비하며, 출력신호의 슬루 레이트를 조절할 수 있는 데이터 라인 드라이버의 회로도를 나타낸다.4 is a circuit diagram of a data line driver having a bias voltage generator according to the present invention and capable of adjusting a slew rate of an output signal.

도 5는 본 발명에 따른 제어신호에 응답하여 다수의 바이어스 전압레벨들을 조절할 수 있는 가변저항 회로를 구비하는 바이어스 전압 발생기의 일 실시예를 나타낸다.5 illustrates an embodiment of a bias voltage generator having a variable resistor circuit capable of adjusting a plurality of bias voltage levels in response to a control signal according to the present invention.

도 6은 도 5에 도시된 가변저항 회로의 일 실시예를 나타낸다.FIG. 6 illustrates an embodiment of the variable resistance circuit shown in FIG. 5.

도 7은 도 5에 도시된 가변저항 회로의 다른 실시예를 나타낸다.FIG. 7 shows another embodiment of the variable resistance circuit shown in FIG. 5.

도 8은 본 발명에 따른 제어신호에 응답하여 다수의 바이어스 전압레벨들을 조절할 수 있는 바이어스 전압 발생기의 다른 실시예를 나타낸다.8 illustrates another embodiment of a bias voltage generator capable of adjusting a plurality of bias voltage levels in response to a control signal in accordance with the present invention.

도 9는 상기 도 6 내지 도 7에 도시된 제어신호의 파형과 이에 따른 출력버퍼의 출력신호의 파형을 나타낸다.FIG. 9 shows waveforms of the control signals shown in FIGS. 6 to 7 and corresponding output waveforms of the output buffer.

도 10은 본 발명에 따른 데이터라인 드라이버를 구비하는 디스플레이 장치를 나타낸다.10 shows a display device having a data line driver according to the present invention.

본 발명은 데이터 라인 드라이버와 디스플레이 장치에 관한 것으로, 보다 상세하게는 출력버퍼의 바이어스 전압을 제어 신호에 의하여 조절함으로써 출력신호의 슬루 레이트(slew rate)를 조절할 수 있는 데이터 라인 드라이버와 상기 데이터 라인 드라이버를 구비하는 디스플레이 장치 및 상기 출력신호의 슬루 레이트를 조절하는 방법에 관한 것이다.The present invention relates to a data line driver and a display device. More particularly, the present invention relates to a data line driver and a data line driver capable of adjusting a slew rate of an output signal by adjusting a bias voltage of an output buffer by a control signal. A display device having a and a method for adjusting the slew rate of the output signal.

도 1은 일반적인 데이터 라인 드라이버의 회로도를 나타낸다. 도 1을 참조하면, 상기 데이터 라인 드라이버(100)는 디지털-아날로그 변환기(300), 바이어스 전압 발생기(400), 및 다수의 출력버퍼들(200)을 구비한다.1 shows a circuit diagram of a general data line driver. Referring to FIG. 1, the data line driver 100 includes a digital-to-analog converter 300, a bias voltage generator 400, and a plurality of output buffers 200.

상기 디지털-아날로그 변환기(300)는 입력된 디지털 영상 데이터(DATA)에 상 응하는 아날로그 전압들을 발생한다.The digital-analog converter 300 generates analog voltages corresponding to the input digital image data DATA.

상기 바이어스 전압 발생기(400)는 다수의 바이어스 전압들(VBN,VBP,...)을 상기 다수의 출력버퍼들(200) 각각으로 공급한다.The bias voltage generator 400 supplies a plurality of bias voltages V BN , V BP ... To each of the plurality of output buffers 200.

상기 다수의 출력버퍼들(200) 각각은 대응되는 데이터 라인(Y1,Y2,...,Yn)으로 디스플레이 패널 구동전압을 공급한다. Each of the plurality of output buffers 200 supplies a display panel driving voltage to corresponding data lines Y 1 , Y 2 ,..., Y n .

도 2는 도 1에 도시된 상기 출력버퍼(200)를 구성하는 연산증폭기의 일 예를 나타낸다. 상기 출력버퍼(200)는 레일 투 레일(rail to rail) 입력단 구조를 가지는 폴디드 캐스코드(folded cascode)연산증폭기 회로(210)와 공통 드레인 증폭기 및 보상 커패시터(C)를 구비하는 출력 회로(220)를 구비한다. 2 illustrates an example of an operational amplifier constituting the output buffer 200 illustrated in FIG. 1. The output buffer 200 includes a folded cascode operational amplifier circuit 210 having a rail to rail input stage structure, an output circuit 220 including a common drain amplifier and a compensation capacitor C. ).

상기 폴디드 캐스코드 연산증폭기 회로(210)는 제1입력단자(Vin+단자)와 제2입력단자(Vin-단자) 사이의 신호들의 차이를 증폭하며, 상기 출력 회로(220)는 상기 폴디드 캐스코드 연산증폭기 회로(210)로부터 출력된 신호를 증폭하여 출력한다. The folded cascode operational amplifier circuit 210 amplifies a difference between signals between a first input terminal (V in + terminal) and a second input terminal (V in − terminal), and the output circuit 220 includes the The signal output from the folded cascode operational amplifier circuit 210 is amplified and output.

상기 폴디드 캐스코드 연산증폭기 회로(210)는 PMOS 전류 바이어스 회로(212)와 NMOS 전류 바이어스 회로(214)를 구비한다.The folded cascode operational amplifier circuit 210 includes a PMOS current bias circuit 212 and an NMOS current bias circuit 214.

상기 PMOS 전류 바이어스 회로(212)는 PMOS트랜지스터(MP1)를 구비하며, 상기 PMOS트랜지스터(MP1)는 바이어스 전압 발생기(400)로부터 발생된 바이어스 전압(VBP)에 의해 구동되어 상기 폴디드 캐스코드 연산증폭기 회로(210)에 바이어스 전류(IBP1)를 공급한다.The PMOS current bias circuit 212 includes a PMOS transistor MP1, and the PMOS transistor MP1 is driven by a bias voltage V BP generated from a bias voltage generator 400 to calculate the folded cascode operation. The bias current I BP1 is supplied to the amplifier circuit 210.

상기 NMOS 전류 바이어스 회로(214)는 NMOS트랜지스터(MN1)를 구비하며, 상기 NMOS트랜지스터(MN1)는 바이어스 전압 발생기(400)로부터 발생된 바이어스 전압 (VBN)에 의해 구동되어 상기 폴디드 캐스코드 연산증폭기 회로(210)에 바이어스 전류(IBN1)를 공급한다. 상기 출력버퍼(200)의 출력신호(output)의 슬루 레이트는

Figure 112005077927753-PAT00001
로 나타낼 수 있다.The NMOS current bias circuit 214 includes an NMOS transistor MN1, and the NMOS transistor MN1 is driven by a bias voltage V BN generated from a bias voltage generator 400 to calculate the folded cascode operation. The bias current I BN1 is supplied to the amplifier circuit 210. The slew rate of the output signal (output) of the output buffer 200 is
Figure 112005077927753-PAT00001
It can be represented as.

도3 은 도 1에 도시된 상기 출력버퍼(200)를 구성하는 연산증폭기의 다른 일 예를 나타낸다. 상기 출력버퍼(200)는 NMOS 2단 연산증폭기 회로(230)와 PMOS 2단 연산증폭기회로(240)를 구비한다. 3 illustrates another example of the operational amplifier constituting the output buffer 200 illustrated in FIG. 1. The output buffer 200 includes an NMOS two stage operational amplifier circuit 230 and a PMOS two stage operational amplifier circuit 240.

상기 NMOS 2단 연산증폭기 회로(230)는 NMOS 차동증폭기 회로(232)와 출력 회로(234)를 구비한다. 상기 NMOS 차동증폭기 회로(232)는 제1입력단자(Vin+)와 제2입력단자(Vin-) 사이의 신호들의 차이를 증폭하여 출력한다.The NMOS two stage operational amplifier circuit 230 includes an NMOS differential amplifier circuit 232 and an output circuit 234. The NMOS differential amplifier circuit 232 amplifies and outputs a difference between signals between the first input terminal V in + and the second input terminal V in −.

상기 NMOS 차동증폭기 회로(232)의 바이어스 회로(236)에 NMOS트랜지스터(MN2)를 구비하며, 상기 NMOS트랜지스터(MN2)는 바이어스 전압(VBN)에 의해 구동되어 상기 NMOS 차동증폭기 회로(232)에 바이어스 전류(IBN2)를 공급한다.An NMOS transistor MN2 is provided in a bias circuit 236 of the NMOS differential amplifier circuit 232, and the NMOS transistor MN2 is driven by a bias voltage V BN to be connected to the NMOS differential amplifier circuit 232. The bias current I BN2 is supplied.

상기 PMOS 차동증폭기 회로(242)는 상기 제1입력단자(Vin+)와 상기 제2입력단자(Vin-) 사이의 신호들의 차이를 증폭하여 출력한다.The PMOS differential amplifier circuit 242 amplifies and outputs a difference between signals between the first input terminal V in + and the second input terminal V in −.

상기 PMOS 차동증폭기 회로(242)의 바이어스 회로(246)에 PMOS트랜지스터 (MP2)를 구비하며, 상기 PMOS트랜지스터(MP2)는 바이어스 전압(VBP)에 의해 구동되어 상기 PMOS 차동증폭기 회로(242)에 바이어스 전류(IBP2)를 공급한다.The PMOS transistor MP2 is provided in the bias circuit 246 of the PMOS differential amplifier circuit 242, and the PMOS transistor MP2 is driven by a bias voltage V BP to the PMOS differential amplifier circuit 242. The bias current I BP2 is supplied.

각 출력회로(234, 244)는 보상 커패시터(C)를 구비하며, 각 차동증폭기 회로(232, 242)로부터 출력된 신호를 증폭하여 출력한다.Each output circuit 234 and 244 includes a compensation capacitor C, and amplifies and outputs signals output from the respective differential amplifier circuits 232 and 242.

상기 출력신호(output)의 슬루 레이트는

Figure 112005077927753-PAT00002
또는
Figure 112005077927753-PAT00003
로 나타낼 수 있다.The slew rate of the output signal is
Figure 112005077927753-PAT00002
or
Figure 112005077927753-PAT00003
It can be represented as.

상술한 바와 같이 상기 데이터 라인 드라이버(100)의 출력신호(output)의 슬루 레이트는 상기 출력버퍼(200)의 상기 바이어스 전류(IBN1, IBN2, IBP1, IBP2)와 상기 출력회로(220, 234, 244)의 보상 커패시터(C)에 의존함을 알 수 있다.As described above, the slew rate of the output signal of the data line driver 100 is the bias currents I BN1 , I BN2 , I BP1 and I BP2 of the output buffer 200 and the output circuit 220. It can be seen that it depends on the compensation capacitor (C) of, 234, 244.

데이터 라인 드라이버(100)에서 많은 특성들은 디스플레이 패널로 구동전압을 출력하는 출력버퍼(200)에 의해서 결정되는데, 많은 특성들 중에서 상기 출력버퍼(200)의 슬루 레이트는 데이터 라인 드라이버(100)의 구동 전류에 큰 영향을 준다.Many characteristics of the data line driver 100 are determined by the output buffer 200 outputting a driving voltage to the display panel. Among the many characteristics, the slew rate of the output buffer 200 is driven by the data line driver 100. It has a big influence on the current.

예컨대, 출력신호의 슬루 레이트가 너무 빠를 경우 상기 출력버퍼(200)의 전류소모가 증가하여 상기 데이터 라인 드라이버(100)의 구동 전류 감소 및 디스플레이 패널의 공통 전극 예컨대, 디스플레이 패널의 구동 기준 전압이 왜곡되어 즉, 디스플레이 패널의 구동 기준 전압의 변동(fluctuation)이 발생하여, 게이트 라인 드라이버의 오동작을 유도할 수 있다. For example, when the slew rate of the output signal is too fast, the current consumption of the output buffer 200 increases, thereby reducing the driving current of the data line driver 100 and distorting the common electrode of the display panel, for example, the driving reference voltage of the display panel. In other words, fluctuation of the driving reference voltage of the display panel may occur, thereby inducing a malfunction of the gate line driver.

따라서 본 발명이 이루고자 하는 기술적인 과제는 출력버퍼로 공급되는 바이어스 전압을 조절하여 상기 출력버퍼의 출력신호의 슬루 레이트를 조절할 수 있는 데이터 라인 드라이버와 그 방법, 및 상기 데이터 라인 드라이버를 구비하는 디스플레이 장치를 제공하는 것이다.Accordingly, a technical problem of the present invention is to provide a data line driver and a method of controlling a slew rate of an output signal of the output buffer by adjusting a bias voltage supplied to an output buffer, and a display device including the data line driver. To provide.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 데이터 라인 드라이버는 디지털-아날로그 변환기, 바이어스 전압 발생기, 및 출력 버퍼를 구비한다.In accordance with an aspect of the present invention, a data line driver includes a digital-to-analog converter, a bias voltage generator, and an output buffer.

상기 디지털-아날로그 변환기는 입력된 디지털 영상 데이터에 상응하는 아날로그 전압을 발생한다. 상기 바이어스 전압 발생기는 제어신호에 응답하여 각각의 전압레벨이 조절되는 다수의 바이어스 전압들을 출력한다. 상기 출력버퍼는 상기 다수의 바이어스 전압들에 기초하여 상기 디지털-아날로그 변환기로부터 출력된 아날로그 전압을 버퍼링 한다. The digital-analog converter generates an analog voltage corresponding to the input digital image data. The bias voltage generator outputs a plurality of bias voltages at which respective voltage levels are adjusted in response to a control signal. The output buffer buffers the analog voltage output from the digital-analog converter based on the plurality of bias voltages.

상기 출력버퍼로부터 출력된 출력신호의 슬루 레이트는 상기 바이어스 전압 발생기로부터 출력된 다수의 바이어스 전압들에 기초하여 조절되는 것을 특징으로 한다.The slew rate of the output signal output from the output buffer is adjusted based on a plurality of bias voltages output from the bias voltage generator.

본 발명에 따른 디스플레이 장치는 다수의 데이터 라인들과 다수의 게이트 라인들을 구비하는 디스플레이 패널, 및 상기 다수의 데이터 라인들을 구동하기 위한 데이터 라인 드라이버를 구비한다.The display apparatus according to the present invention includes a display panel having a plurality of data lines and a plurality of gate lines, and a data line driver for driving the plurality of data lines.

상기 데이터 라인 드라이버는, 입력된 디지털 영상 데이터에 상응하는 아날로그 전압을 발생하는 디지털-아날로그 변환기, 제어신호에 응답하여 각각의 전압 레벨이 조절되는 다수의 바이어스 전압들을 출력하는 바이어스 전압 발생기, 및 상기 다수의 바이어스 전압들에 기초하여 상기 디지털-아날로그 변환기로부터 출력된 아날로그 전압을 버퍼링하고, 버퍼링된 전압을 상기 다수의 데이터 라인들 중에서 대응되는 데이터 라인으로 출력하기 위한 출력버퍼를 구비한다. The data line driver may include a digital-to-analog converter for generating an analog voltage corresponding to input digital image data, a bias voltage generator for outputting a plurality of bias voltages at which respective voltage levels are adjusted in response to a control signal, and the plurality of bias voltage generators. And an output buffer for buffering the analog voltage output from the digital-to-analog converter based on the bias voltages of and outputting the buffered voltage to a corresponding data line among the plurality of data lines.

상기 출력버퍼로부터 출력된 출력신호의 슬루 레이트는 상기 바이어스 전압발생기로부터 출력된 상기 다수의 바이어스 전압들에 기초하여 조절되는 것을 특징으로 한다. The slew rate of the output signal output from the output buffer is adjusted based on the plurality of bias voltages output from the bias voltage generator.

본 발명에 따른 출력버퍼의 슬루 레이트를 조절하는 방법은 입력된 디지털 영상 데이터에 상응하는 아날로그 전압을 발생하는 단계, 제어신호에 응답하여 각각의 전압레벨이 조절될 수 있는 다수의 바이어스 전압들을 발생하는 단계, 및 상기 다수의 바이어스 전압들에 기초하여 상기 디지털-아날로그 변환기로부터 출력된 아날로그 전압을 버퍼링하고, 버퍼링된 출력신호를 출력하는 단계를 구비한다.The method for adjusting the slew rate of an output buffer according to the present invention includes generating an analog voltage corresponding to input digital image data, and generating a plurality of bias voltages at which respective voltage levels can be adjusted in response to a control signal. And buffering the analog voltage output from the digital-to-analog converter based on the plurality of bias voltages, and outputting a buffered output signal.

상기 버퍼링된 출력신호의 슬루 레이트는 전압레벨이 조절된 상기 다수의 바이어스 전압들에 기초하여 조절되는 것을 특징으로 한다.The slew rate of the buffered output signal is adjusted based on the plurality of bias voltages whose voltage level is adjusted.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 4는 본 발명에 따른 바이어스 전압 발생기(401)를 구비하며, 출력신호의 슬루 레이트를 조절할 수 있는 데이터 라인 드라이버(110)의 회로도이다. 도 4를 참조하면, 상기 데이터 라인 드라이버(110)는 디지털-아날로그 변환기(300), 바이어스 전압 발생기(401), 및 다수의 출력버퍼들(200)을 구비한다.4 is a circuit diagram of a data line driver 110 having a bias voltage generator 401 according to the present invention and capable of adjusting a slew rate of an output signal. Referring to FIG. 4, the data line driver 110 includes a digital-to-analog converter 300, a bias voltage generator 401, and a plurality of output buffers 200.

상기 디지털-아날로그 변환기(300)는 디지털 영상 데이터(DATA)가 입력되면 디지털 영상 데이터(DATA)에 상응하는 아날로그 전압을 발생시켜 상기 출력버퍼(200)로 출력한다.When the digital image data DATA is input, the digital-analog converter 300 generates an analog voltage corresponding to the digital image data DATA and outputs the analog voltage to the output buffer 200.

상기 다수의 출력버퍼들(200)은 각각 대응되는 데이터 라인(Y1,Y2...Yn)으로 디스플레이 패널 구동전압을 공급한다.The plurality of output buffers 200 supply the display panel driving voltages to corresponding data lines Y 1 , Y 2 , and Y n, respectively.

상기 바이어스 전압 발생기(401)는 다수의 바이어스 전압들(VBN, VBP, ...)을 상기 다수의 출력버퍼들(200)로 각각 공급한다. The bias voltage generator 401 supplies a plurality of bias voltages V BN , V BP ,... To the plurality of output buffers 200, respectively.

상기 바이어스 전압 발생기(401)는 가변저항 회로(410)와 바이어스 전압 발생부(420)를 구비한다.The bias voltage generator 401 includes a variable resistance circuit 410 and a bias voltage generator 420.

상기 가변저항 회로(410)는 제어신호(Ø1, Ø 2, Ø 3)에 응답하여 상기 바이어스 전압 발생부(420)에서 발생되는 각 바이어스 전압레벨들(VBN, VBP,...)을 조절할 수 있으며, 조절된 바이어스 전압을 공급받은 상기 다수의 출력버퍼들(200) 각각의 바이어스 전류를 조절하게 되므로 출력신호의 슬루 레이트를 조절할 수 있다.The variable resistance circuit 410 adjusts the bias voltage levels V BN , V BP ,... Generated in the bias voltage generator 420 in response to control signals Ø 1, Ø 2, and Ø 3. The bias current of each of the plurality of output buffers 200 supplied with the adjusted bias voltage may be adjusted, thereby adjusting the slew rate of the output signal.

도 5는 본 발명에 따른 제어신호에 응답하여 다수의 바이어스 전압레벨들을 조절할 수 있는 바이어스 전압 발생기(401)를 나타낸다. 도 5를 참조하면, 상기 바이어스 전압 발생기(401)는 바이어스 전압 발생부(420)를 제어하기 위한 가변저항 회로(410)와 바이어스 전압 발생부(420)를 구비한다.5 illustrates a bias voltage generator 401 that can adjust a plurality of bias voltage levels in response to a control signal in accordance with the present invention. Referring to FIG. 5, the bias voltage generator 401 includes a variable resistance circuit 410 and a bias voltage generator 420 for controlling the bias voltage generator 420.

상기 가변저항 회로(410)는 대응되는 제어신호(Ø1, Ø2, 또는 Ø3)에 응답하여 저항 값을 가변시키며, 제1노드(N1)와 제2노드(N2)를 통해 상기 가변저항 회로(410)와 접속된 상기 바이어스 전압 발생부(420)는 상기 제1노드(N1)와 상기 제2노드(N2)의 신호에 기초하여 레벨이 조절된 다수의 바이어스 전압들(VBN,VBP)을 출력한다.The variable resistance circuit 410 varies the resistance value in response to a corresponding control signal Ø1, Ø2, or Ø3, and the variable resistance circuit 410 through the first node N1 and the second node N2. The bias voltage generator 420 connected to the plurality of bias voltages 420 may be configured to adjust a plurality of bias voltages V BN and V BP whose levels are adjusted based on the signals of the first node N1 and the second node N2. Output

바이어스 전압(VBN,VBP)은 도 2 또는 도 3에 도시된 출력버퍼(200)의 차동증폭기 회로(210, 232, 242)의 전류 바이어스 회로(212, 214, 236, 246)의 MOS트랜지스터들(MN1,MP1,MN2,MP2)로 바이어스 전압을 공급한다.The bias voltages V BN and V BP are MOS transistors of the current bias circuits 212, 214, 236 and 246 of the differential amplifier circuits 210, 232 and 242 of the output buffer 200 shown in FIG. 2 or 3. To the bias voltage MN1, MP1, MN2, and MP2.

상기 바이어스 전압(VBN, VBP)은 대응되는 제어신호(Ø1, Ø2, 또는 Ø3)에 응답하여 상기 가변저항 회로(410)의 NMOS트랜지스터(MN5)의 채널폭(channel width)W/채널길이(channel length)L 값(이하에서는'W/L 비율'이라 한다.) 및/또는 저항(R1)의 저항 값에 의해서 조절될 수 있는 바, 상기 MOS트랜지스터(MN5)의 W/L 비율과 저항(R1) 값을 가변 시킴으로써 상기 바이어스 전압(VBN, VBP)을 조절할 수 있으며, 도 2와 도 3에 도시된 출력버퍼(200)의 전류 바이어스회로(212, 214, 236, 246)의 바이어스 전류(IBN1, IBN2, IBP1, IBP2)를 조절할 수 있다.The bias voltages V BN and V BP correspond to channel widths W / channel lengths of the NMOS transistors MN5 of the variable resistance circuit 410 in response to corresponding control signals Ø1, Ø2, or Ø3. (channel length) L value (hereinafter referred to as 'W / L ratio') and / or the resistance value of the resistor (R1) can be adjusted, the W / L ratio and resistance of the MOS transistor (MN5) The bias voltages V BN and V BP can be adjusted by varying the value of R1, and the biases of the current bias circuits 212, 214, 236, and 246 of the output buffer 200 shown in FIGS. 2 and 3 can be adjusted. The currents I BN1 , I BN2 , I BP1 and I BP2 can be adjusted.

상술한 바와 같이 상기 바이어스 전압 발생기(401)의 상기 가변저항 회로(410)의 저항(R1)값 및/또는 상기 NMOS트랜지스터(MN5)의 W/L 비율을 가변함으로써 상기 출력버퍼(200)의 슬루 레이트를 조절할 수 있다.As described above, the slew of the output buffer 200 is varied by varying the resistance R1 value of the variable resistance circuit 410 of the bias voltage generator 401 and / or the W / L ratio of the NMOS transistor MN5. You can adjust the rate.

보다 상세하게는 저항(R1)값 및/또는 상기 NMOS트랜지스터(MN5)의 W/L 비율이 증가하게 되면, 상기 바이어스 전압 중에서 VBN의 크기는 감소하고, VBP의 크기는 증가하게 된다.More specifically, when the value of the resistor R1 and / or the W / L ratio of the NMOS transistor MN5 increases, the magnitude of V BN decreases and the magnitude of V BP increases among the bias voltages.

바이어스 전압 중 VBN의 크기가 감소하게 되면, 도 2와 도 3에 도시된 상기 출력버퍼(200)의 차동증폭기 회로(210, 232)의 NMOS트랜지스터 전류바이어스 회로(214, 236)의 NMOS트랜지스터(MN1, MN2)에 공급되는 바이어스 전압(VBN)이 낮아지게 되어, 상기 바이어스 전류(IBN1, IBN2)가 감소하게 되므로, 결과적으로 출력신호(output)의 슬루 레이트가 감소하게 된다.When the magnitude of V BN decreases among the bias voltages, the NMOS transistors of the NMOS transistor current bias circuits 214 and 236 of the differential amplifier circuits 210 and 232 of the output buffer 200 shown in FIGS. Since the bias voltage V BN supplied to MN1 and MN2 is lowered, the bias currents I BN1 and I BN2 are reduced, and as a result, the slew rate of the output signal is reduced.

바이어스전압 중 VBP의 크기가 증가하게 되면, 도 2와 도 3에 도시된 상기 출력버퍼(200)의 차동증폭기 회로(210, 242)의 전류 바이어스 회로(212, 246)의 PMOS트랜지스터(MP1, MP2)에 공급되는 바이어스 전압(VBP)이 높아지게 되어, 바이어스 전류(IBP1, IBP2)가 감소하게 되므로, 결과적으로 출력신호의 슬루 레이트가 감소하게 된다.When the magnitude of V BP increases among the bias voltages, the PMOS transistors MP1 of the current bias circuits 212 and 246 of the differential amplifier circuits 210 and 242 of the output buffer 200 shown in FIGS. Since the bias voltage V BP supplied to MP2 is increased, the bias currents I BP1 , I BP2 are reduced, and as a result, the slew rate of the output signal is reduced.

반대로, 저항(R1)값 또는 상기 NMOS트랜지스터(MN5)의 W/L 비율이 감소하게 되면, 상기 바이어스 전압 중에서 VBN의 크기는 증가하고, VBP의 크기는 감소하게 되 어 상기 검토한 바와 반대로 출력신호의 슬루 레이트가 증가하게 된다.On the contrary, when the resistance R1 value or the W / L ratio of the NMOS transistor MN5 decreases, the magnitude of V BN increases and the magnitude of V BP decreases in the bias voltage. The slew rate of the output signal is increased.

그러므로 상기 바이어스 전압 발생기(401)의 상기 가변저항 회로(410)의 상기 저항(R1) 값, 또는 상기 트랜지스터(MN5)의 W/L 값을 제어신호로 조절함으로써 상기 출력버퍼(200)의 출력신호(output)의 슬루 레이트를 조절할 수 있게 되는 것이다.Therefore, the output signal of the output buffer 200 is controlled by adjusting the resistance R1 value of the variable resistance circuit 410 of the bias voltage generator 401 or the W / L value of the transistor MN5 with a control signal. The slew rate of the output can be adjusted.

도 6은 본 발명의 일 실시예에 따른 다수의 바이어스 전압들을 조절할 수 있는 가변저항 회로(410)를 나타낸다. 도 6을 참조하면, 상기 가변저항 회로(410)는 제1트랜지스터(MN7), 제2트랜지스터(MN8), 스위치(SW1), 및 저항(R1)을 구비한다.6 illustrates a variable resistance circuit 410 that can adjust a plurality of bias voltages according to an embodiment of the present invention. Referring to FIG. 6, the variable resistor circuit 410 includes a first transistor MN7, a second transistor MN8, a switch SW1, and a resistor R1.

상기 제1트랜지스터(MN7)는 제1노드(N1)와 제3노드(N3)사이에 접속되며, 게이트는 제2노드(N2)에 접속된다. 상기 제2트랜지스터(MN8)는 제어신호(Ø1)에 응답하는 상기 스위치(SW1)를 경유하여 제1노드(N1)와 제3노드(N3)사이에 접속되며, 게이트는 제2노드(N2)에 접속된다. 저항(R1)은 상기 제3노드(N3)와 접지(VSS) 사이에 접속된다.The first transistor MN7 is connected between the first node N1 and the third node N3, and the gate is connected to the second node N2. The second transistor MN8 is connected between the first node N1 and the third node N3 via the switch SW1 responding to the control signal Ø1, and the gate is connected to the second node N2. Is connected to. The resistor R1 is connected between the third node N3 and the ground V SS .

제어신호(Ø1)에 의해 스위치(SW1)가 온(on) 되면, 상기 제1트랜지스터(MN7)와 제2트랜지스터(MN8)가 병렬로 연결되어 전체 트랜지스터의 W/L 비율은 증가하게 되므로 바이어스 전압 발생부(420)에서 발생하는 바이어스 전압 중 VBN은 낮아지게 되며, VBP는 높아지게 된다.When the switch SW1 is turned on by the control signal Ø1, the first transistor MN7 and the second transistor MN8 are connected in parallel to increase the W / L ratio of all transistors, thereby increasing the bias voltage. Among the bias voltages generated by the generator 420, V BN becomes low and V BP becomes high.

출력버퍼(200)의 전류 바이어스 회로(212, 214, 236, 246)의 NMOS트랜지스터(MN1, MN2)의 바이어스 전압(VBN)은 낮아져서 바이어스 전류(IBN)가 감소하게 되어 출력신호(output)의 슬루 레이트는 낮아지며, PMOS트랜지스터(MP1, MP2)의 바이어스 전압(VBP)은 높아져서 바이어스 전류(IBP)가 감소하게 되어 출력신호(output)의 슬루 레이트는 낮아진다.The bias voltage V BN of the NMOS transistors MN1 and MN2 of the current bias circuits 212, 214, 236, and 246 of the output buffer 200 is lowered so that the bias current I BN is decreased to output an output signal. The slew rate of is lowered, the bias voltage (V BP ) of the PMOS transistors MP1 and MP2 is increased so that the bias current I BP is reduced, so that the slew rate of the output signal is lowered.

상기 제어신호(Ø1)에 의해 상기 스위치(SW1)가 오프(off) 되면 반대로 출력신호(output)의 슬루 레이트가 감소하게 된다.When the switch SW1 is turned off by the control signal Ø1, the slew rate of the output signal is reduced.

일반적인 데이터 라인 드라이버(100)의 출력버퍼(200)의 슬루 레이트가 너무 빠를 경우, 디스플레이 패널의 공통전극이 왜곡되어 게이트 드라이버의 오동작 유발이나 데이터 라인 드라이버의 구동전류의 감소가 발생될 수 있다.If the slew rate of the output buffer 200 of the general data line driver 100 is too fast, the common electrode of the display panel may be distorted, causing malfunction of the gate driver or reducing the driving current of the data line driver.

디스플레이 패널의 전하 공유 시간(charge share time, 도 9를 참조하면 CSSW가 온(on) 되는 T1구간)이후에 출력버퍼의 전류소모가 큰 높은 슬루 레이트 시간이 존재하는데, 상기 제어신호(Ø1)는 이 구간 동안 전하 공유 시간(charge share time)과 동일한 시간 동안 인가되어 슬루 레이트를 낮추도록 인가되어야 한다.(이하에서는 상기 시간을"로우 슬루 레이트 구현 시간"이라 한다. 도 9를 참조하면 T2구간)After the charge share time (T1 section in which the CSSW is turned on) of the display panel, there is a high slew rate time with a large current consumption of the output buffer, and the control signal Ø1 is During this period, it must be applied for the same time as the charge share time to lower the slew rate (hereinafter referred to as "low slew rate implementation time". Referring to Figure 9, section T2)

슬루 레이트가 낮아지므로 상기 데이터 라인 드라이버(100)의 구동 전류 감소 및 게이트 드라이버의 오동작을 방지할수 있다.Since the slew rate is lowered, it is possible to reduce the driving current of the data line driver 100 and to prevent malfunction of the gate driver.

로우 슬루 레이트 구현 시간이 경과하면, 상기 스위치(SW1)는 다시 오프(off) 되어야 한다. 왜냐하면 로우 슬루 레이트 구현 시간에는 출력신호(output)의 세틀링 시간(settling time)이 지연되어 디스플레이 패널의 화면 구현이 늦어져 원 하지 않는 색이 표현될 수 있기 때문이다.When the low slew rate implementation time has elapsed, the switch SW1 should be turned off again. This is because, in the low slew rate implementation time, the settling time of the output signal is delayed, so that the screen implementation of the display panel may be delayed to express unwanted colors.

도 7은 본 발명의 다른 실시예에 따른 다수의 바이어스 전압을 조절할 수 있는 가변저항 회로(410)를 나타낸다. 도 7을 참조하면, 상기 가변저항 회로(410)는 제1트랜지스터(MN5), 제1스위치(SW2), 제2스위치(SW3), 제1저항(R2), 및 제2저항(R3)을 구비한다.7 illustrates a variable resistance circuit 410 capable of adjusting a plurality of bias voltages according to another embodiment of the present invention. Referring to FIG. 7, the variable resistor circuit 410 may include a first transistor MN5, a first switch SW2, a second switch SW3, a first resistor R2, and a second resistor R3. Equipped.

상기 제1트랜지스터(MN5)는 제1노드(N1)와 제3노드(N3)사이에 접속되며 게이트는 제2노드(N2)에 접속된다. 상기 제1스위치(SW2)는 제1제어신호(Ø2)에 응답하여 스위칭 되며 제3노드(N3)와 제4노드(N4)에 접속된다. 제1저항(R2)은 제4노드(N4)와 접지(VSS) 사이에 접속된다. 상기 제2저항(R3)은 제2제어신호(Ø3)에 응답하여 스위칭 되는 상기 제2스위치(SW3)를 경유하여 상기 제3노드(N3)와 상기 제4노드(N4)에 접속된다. The first transistor MN5 is connected between the first node N1 and the third node N3, and the gate is connected to the second node N2. The first switch SW2 is switched in response to the first control signal Ø2 and is connected to the third node N3 and the fourth node N4. The first resistor R2 is connected between the fourth node N4 and the ground V SS . The second resistor R3 is connected to the third node N3 and the fourth node N4 via the second switch SW3 which is switched in response to the second control signal Ø3.

출력버퍼(200)의 전류소모가 큰 시간 동안 슬루 레이트를 낮추기 위해서는 전하 공유 시간(charge share time, 도 9를 참조하면 T1구간) 이후의 로우 슬루 레이트 구현 시간(도 9를 참조하면 T2구간) 동안에 상기 제3노드(N3)와 접지(VSS) 사이의 저항 값이 증가해야 하므로, 제1스위치(SW1)은 그 시간동안 오프(off)되도록 제1제어신호(Ø2)가 인가되어야 하며, 제2스위치(SW2)는 온(on) 되도록 제2제어신호(Ø3)가 인가되어야 한다.In order to lower the slew rate for a time when the current consumption of the output buffer 200 is large, during the low slew rate implementation time (T2 section referring to FIG. 9) after the charge share time (section T1 referring to FIG. 9). Since the resistance value between the third node N3 and the ground V SS should increase, the first control signal Ø2 should be applied so that the first switch SW1 is turned off during the time. The second control signal Ø3 should be applied to the second switch SW2 to be turned on.

이때 상기 제1저항(R2)과 상기 제2저항(R3)이 직렬로 접속되어 상기 제3노드(N3)와 접지(VSS) 사이의 저항 값이 증가하게 되어 바이어스 전압 중 VBN은 낮아지 고, 바이어스 전압 중 VBP는 증가하게 되어 출력버퍼의 바이어스 전류(IBN, IBP)가 감소하게 되므로 슬루 레이트를 낮추게 된다.At this time, since the first resistor R2 and the second resistor R3 are connected in series, the resistance value between the third node N3 and the ground V SS increases to decrease V BN of the bias voltage. In the high bias voltage, V BP is increased to decrease the output current bias current (I BN , I BP ), thereby lowering the slew rate.

로우 슬루 레이트 구현 시간이 지나고 나서는 다시 상기 제1스위치(SW2)가 온(on) 되고 상기 제2스위치(SW3)는 오프(off) 되어 정상 동작을 하게 된다. 왜냐하면 로우 슬루 레이트 시에는 출력전압의 세틀링 시간이 지연되어 디스플레이 패널의 화면 구현이 늦어져 원하지 않는 색이 표현될 수 있기 때문이다.After the low slew rate implementation time passes, the first switch SW2 is turned on again, and the second switch SW3 is turned off to operate normally. This is because, at low slew rates, the settling time of the output voltage is delayed, and thus the display of the display panel may be delayed, thereby causing unwanted colors to be expressed.

도 8은 본 발명에 따른 제어신호에 응답하여 다수의 바이어스 전압들을 조절할 수 있는 바이어스 전압 발생기의 다른 실시예를 나타낸다.8 illustrates another embodiment of a bias voltage generator capable of adjusting a plurality of bias voltages in response to a control signal according to the present invention.

바이어스 전압 발생기(401)는 가변저항 회로(410)와 바이어스 전압 발생부(420)를 구비한다. 상기 바이어스 전압 발생부(420)는 제1노드(N1)와 제2노드(N2)를 구비하며, 전원(VDD)과 노드1(N1)사이에 직렬로 접속된 제1내지 제3트랜지스터(MP7, MP9, MN9)와 전원(VDD)과 접지(VSS)사이에 직렬로 접속된 제4내지 제7트랜지스터(MP8, MP10, MN10, MN12)를 구비한다.The bias voltage generator 401 includes a variable resistance circuit 410 and a bias voltage generator 420. The bias voltage generator 420 includes a first node N1 and a second node N2, and includes a first to third transistor connected in series between a power supply V DD and a node 1 (N1). And fourth through seventh transistors MP8, MP10, MN10, and MN12 connected in series between MP7, MP9, MN9, power supply V DD , and ground V SS .

상기 제1트랜지스터(MP7)의 게이트와 상기 제4트랜지스터(MP8)의 게이트와 상기 제1트랜지스터(MP7)의 드레인은 서로 접속되고, 상기 제2트랜지스터(MP9)의 게이트와 상기 제5트랜지스터(MP10)의 게이트와 상기 제2트랜지스터(MP9)의 드레인은 서로 접속되고, 상기 제3트랜지스터(MN9)의 게이트와 상기 제6트랜지스터(MN10)의 게이트와 상기 제6트랜지스터(MN10)의 드레인은 서로 접속되고, 상기 제7트랜지스터(MN12)의 게이트와 드레인은 상기 제2노드에 접속된다.The gate of the first transistor MP7, the gate of the fourth transistor MP8, and the drain of the first transistor MP7 are connected to each other, the gate of the second transistor MP9 and the fifth transistor MP10. ) And the drain of the second transistor (MP9) are connected to each other, the gate of the third transistor (MN9), the gate of the sixth transistor (MN10) and the drain of the sixth transistor (MN10) are connected to each other. The gate and the drain of the seventh transistor MN12 are connected to the second node.

상기 다수의 바이어스 전압들 중에서 제1바이어스 전압(VBN)은 상기 제1트랜지스터(MP7)의 게이트 전압이고, 상기 다수의 바이어스 전압들 중에서 제2바이어스 전압(VBP)은 상기 제2노드의 전압인 것을 특징으로 한다.The first bias voltage V BN is a gate voltage of the first transistor MP7 among the plurality of bias voltages, and the second bias voltage V BP is a voltage of the second node among the plurality of bias voltages. It is characterized by that.

상기 가변저항 회로(410)는 도 5, 도 6, 도 7에 도시된 가변저항 회로와 그 기능과 동작이 동일하므로 설명은 생략한다.Since the variable resistor circuit 410 has the same function and operation as the variable resistor circuit shown in FIGS. 5, 6, and 7, the description thereof will be omitted.

도 9는 상기 도 6, 및 도 7에 도시된 실시예의 따른 파형들을 나타낸다. 9 shows waveforms according to the embodiment shown in FIGS. 6 and 7.

도 6, 도 7, 및 도 9를 참조하면, OSW는 출력버퍼(200)의 출력신호의 트랜스미션 게이트에 인가되는 신호로 디스플레이 패널 셀의 전하 공유(charge share) 가 일어나는 시간 동안 출력버퍼(200)의 출력신호를 차단한다.6, 7, and 9, the OSW is a signal applied to the transmission gate of the output signal of the output buffer 200 and the output buffer 200 during the charge share of the display panel cell occurs. Cut off the output signal.

CSSW는 전하 공유(charge share) 트랜스미션 게이트에 인가되는 신호이며, 전하 공유 시간동안 디스플레이 패널의 각각의 셀(cell)들이 전하를 공유하게 한다.The CSSW is a signal applied to a charge share transmission gate and allows respective cells of the display panel to share charge during the charge sharing time.

제어신호(Ø1)는 도 6의 가변저항 회로(410)의 스위치(SW1)에 인가되는 제어신호이다. 제1제어신호(Ø2)는 도 7의 가변저항 회로(410)의 제1스위치(SW2)에 인가되는 제어신호이며, 제2제어신호(Ø3)는 도 7의 가변저항 회로(410)의 제2스위치(SW3)에 인가되는 제어신호이다. The control signal Ø1 is a control signal applied to the switch SW1 of the variable resistance circuit 410 of FIG. 6. The first control signal Ø2 is a control signal applied to the first switch SW2 of the variable resistance circuit 410 of FIG. 7, and the second control signal Ø3 is the first signal of the variable resistance circuit 410 of FIG. 7. 2 is a control signal applied to the switch SW3.

output은 디스플레이 패널로 전달되는 출력버퍼(200)의 출력신호이다.The output is an output signal of the output buffer 200 that is delivered to the display panel.

T1 구간(t2~t4)은 디스플레이 패널 셀의 전하 공유 시간이며, 상기 T1구간 내의 T3구간(t2~t3)은 전하 공유에 의해 출력신호(output)가 급격히 상승하는 구간 이다. T2(t4~t6) 구간은 전하 공유 시간 이후 로우 슬루 레이트 구현 시간을 나타낸다. The T1 section t2 to t4 is a charge sharing time of the display panel cell, and the T3 section t2 to t3 within the T1 section is a section in which the output signal is rapidly increased by charge sharing. The period T2 (t4 to t6) represents the low slew rate implementation time after the charge sharing time.

OSW가 로우레벨인 구간(t1~t5)에서 출력버퍼(200)의 출력신호(output)가 차단된다. The output signal output of the output buffer 200 is cut off in the period t1 to t5 where the OSW is low level.

OSW가 로우레벨인 구간(t1~t5) 중 상기 T1구간 내에서 CSSW가 하이레벨인 T1구간(t2~t4, 전하 공유 시간)에는 디스플레이 패널의 각각의 셀들의 전하 공유로 출력전압이 상승한다. The output voltage increases due to the charge sharing of the cells of the display panel in the T1 section (t2 to t4, the charge sharing time) in which the CSSW is a high level in the T1 section during the OSW low level (t1 to t5).

OSW가 하이레벨로 되기 전에 CSSW가 로우레벨로 된 이후 T2구간(t4~t6, 상기 T1구간과 같은 시간임)에는 출력버퍼(200)의 신호가 디스플레이 패널에 전달되어 출력전압이 상승하게 된다.After the CSSW becomes low level before the OSW becomes high level, the signal of the output buffer 200 is transmitted to the display panel in the T2 section (t4 to t6, which is the same time as the T1 section) to increase the output voltage.

상기 T2구간에서 로우 슬루 레이트의 구현을 위해서 상기 도 6의 스위치(SW1)에 인가되는 상기 제어신호(Ø1)는 하이레벨이 되어 상기 스위치(SW1)는 온(on)되며, 상기 도 7의 제1스위치(SW2)에 인가되는 상기 제1제어신호(Ø2)는, 로우 슬루 레이트 구현 구간인 상기 T2구간에 로우레벨로 되어 상기 제1스위치(SW2)는 오프(off) 되며, 상기 도 7의 상기 제2스위치(SW3)에 인가되는 상기 제2제어신호(Ø3)는, 로우 슬루 레이트 구현 구간인 상기 T2구간에서는 하이레벨로 되어 제2스위치(SW2)를 온(on) 시킨다.In order to implement a low slew rate in the T2 section, the control signal Ø1 applied to the switch SW1 of FIG. 6 becomes high level so that the switch SW1 is turned on. The first control signal Ø2 applied to the first switch SW2 is at a low level in the T2 section, which is a low slew rate implementation section, so that the first switch SW2 is turned off. The second control signal Ø3 applied to the second switch SW3 becomes a high level in the T2 section, which is a low slew rate implementation section, and turns on the second switch SW2.

OSW가 로우레벨로 된 후 CSSW가 하이레벨로 되는 시간 사이인 t1~t2 구간, CSSW가 로우레벨로 된 후 OSW가 하이레벨로 되는 시간 사이인 t4~t5 구간에 시간적 간격이 있는데, 이는 갑작스런 출력신호의 온/오프(ON/OFF)와 디스플레이 패널 셀 들의 전하 공유로 인해 데이터 라인 드라이버가 오동작하는 것을 막기 위해 시간적 간격을 둔 것이다.There is a time interval in the intervals t1 to t2 between the time when the OSW goes low and CSSW goes high, and between the periods t4 through t5 between the time when the OSW goes high after the CSSW goes low. Time intervals are used to prevent data line drivers from malfunctioning due to signal ON / OFF and charge sharing between the display panel cells.

도 10은 본 발명에 따른 데이터라인 드라이버를 구비하는 디스플레이 장치의 블록도이다. 도 10을 참조하면, 상기 디스플레에 장치는 데이터 라인 드라이버(110), 게이트 드라이버(120), 콘트롤러(130), 및 디스플레이 패널(140)을 구비한다.10 is a block diagram of a display device having a data line driver according to the present invention. Referring to FIG. 10, the display device includes a data line driver 110, a gate driver 120, a controller 130, and a display panel 140.

상기 데이터 라인 드라이버(110)는 다수의 데이터 라인들(Y1, Y2,..., Yn)에 구동전압을 공급하며, 상기 게이트 라인 드라이버(120)는 다수의 게이트 라인들(G1, G2,...,Gn)에 전압을 공급한다.The data line driver 110 supplies a driving voltage to the plurality of data lines Y 1 , Y 2 ,..., Y n , and the gate line driver 120 provides a plurality of gate lines G 1. , G 2 , ..., G n )

상기 데이터 라인 드라이버(110)는, 디지털-아날로그 변환기(300), 바이어스 전압 발생기(401), 및 출력버퍼들(200)을 구비한다.The data line driver 110 includes a digital-to-analog converter 300, a bias voltage generator 401, and output buffers 200.

상기 디지털-아날로그 변환기(300)는 입력된 디지털 영상 데이터(DATA)에 상응하는 아날로그 전압을 발생시키며, 상기 바이어스 전압 발생기(401)는 제어신호(Ø1, Ø2, Ø3)에 응답하여 각각의 전압레벨이 조절되는 다수의 바이어스 전압들(VBN, VBP)을 출력하며, 상기 출력버퍼들(200)은 상기 다수의 바이어스 전압들(VBN, VBP)에 기초하여 상기 디지털-아날로그 변환기(300)로부터 출력된 아날로그 전압을 버퍼링하고, 버퍼링된 전압을 상기 다수의 데이터 라인들 중에서 대응되는 데이터 라인으로 출력한다.The digital-to-analog converter 300 generates an analog voltage corresponding to the input digital image data DATA, and the bias voltage generator 401 corresponds to each voltage level in response to the control signals Ø1, Ø2, and Ø3. Outputs a plurality of regulated bias voltages V BN and V BP , and the output buffers 200 are based on the plurality of bias voltages V BN and V BP . And buffers the analog voltage outputted from the N-th output signal and outputs the buffered voltage to a corresponding data line among the plurality of data lines.

상기 콘트롤러(130)는 상기 데이터 라인 드라이버(110)와 상기 게이트 라인 드라이버(120)를 제어한다. The controller 130 controls the data line driver 110 and the gate line driver 120.

상기 디스플레이 패널(140)은 다수의 게이트 라인(G1, G2,...,Gn)들과 다수의 데이터 라인(Y1, Y2,..., Yn)들을 구비하고 상기 데이터 라인 드라이버(110)와 상기 게이트 드라이버(120)에 의해 구동되어 영상을 디스플레이 한다.The display panel 140 is provided with a plurality of gate lines (G 1, G 2, ... , G n) and a plurality of data lines (Y 1, Y 2, ... , Y n) the data, It is driven by the line driver 110 and the gate driver 120 to display an image.

상기 출력버퍼(200)로부터 출력된 출력신호(output)의 슬루 레인트는 상기 바이어스 전압발생기(401)로부터 출력된 상기 다수의 바이어스 전압들(VBN, VBP)에 기초하여 조절된다.The slew lane of the output signal output from the output buffer 200 is adjusted based on the plurality of bias voltages V BN and V BP output from the bias voltage generator 401.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 데이터 라인 드라이버는 제어 신호를 통해 출력신호의 슬루 레이트를 조절할 수 있는 효과가 있다. As described above, the data line driver according to the present invention has an effect of adjusting the slew rate of the output signal through the control signal.

상술한 바와 같이 본 발명에 따른 디스플레이 장치는 슬루 레이트 조절을 통하여 구동 전류의 감소 및 게이트 드라이버의 오동작을 방지할 수 있는 효과가 있다As described above, the display device according to the present invention has the effect of preventing the reduction of the driving current and the malfunction of the gate driver by adjusting the slew rate.

Claims (15)

입력된 디지털 영상 데이터에 상응하는 아날로그 전압을 발생하는 디지털-아날로그 변환기;A digital-analog converter for generating an analog voltage corresponding to the input digital image data; 제어신호에 응답하여 각각의 전압레벨이 조절되는 다수의 바이어스 전압들을 출력하는 바이어스 전압 발생기; 및A bias voltage generator outputting a plurality of bias voltages at which respective voltage levels are adjusted in response to a control signal; And 상기 다수의 바이어스 전압들에 기초하여 상기 디지털-아날로그 변환기로부터 출력된 아날로그 전압을 버퍼링하는 출력버퍼를 구비하며,An output buffer for buffering the analog voltage output from the digital-analog converter based on the plurality of bias voltages, 상기 출력버퍼로부터 출력된 출력신호의 슬루 레이트는 상기 바이어스 전압 발생기로부터 출력된 다수의 바이어스 전압들에 기초하여 조절되는 것을 특징으로 하는 데이터 라인 드라이버.And a slew rate of an output signal output from the output buffer is adjusted based on a plurality of bias voltages output from the bias voltage generator. 제1항에 있어서, 상기 바이어스 전압 발생기는,The method of claim 1, wherein the bias voltage generator, 제1노드와 제2노드를 구비하며, 상기 제어신호에 응답하여 가변되는 저항 값을 갖는 가변저항 회로; 및A variable resistance circuit having a first node and a second node, the variable resistance circuit having a resistance value that is variable in response to the control signal; And 상기 제1노드와 상기 제2노드를 통하여 출력된 신호들에 기초하여 상기 다수의 바이어스 전압들을 출력하는 바이어스 전압 발생부를 구비하는 것을 특징으로 하는 데이터 라인 드라이버.And a bias voltage generator configured to output the plurality of bias voltages based on signals output through the first node and the second node. 제2항에 있어서, 상기 가변저항 회로는,The method of claim 2, wherein the variable resistance circuit, 상기 제1노드와 제3노드 사이에 접속되며 상기 제2노드에 접속된 게이트를 구비하는 제1트랜지스터;A first transistor connected between the first node and a third node and having a gate connected to the second node; 상기 제어신호에 응답하여 스위칭 되는 스위치를 경유하여 상기 제1노드와 상기 제3노드에 접속되며, 상기 제2노드에 접속된 게이트를 구비하는 제2트랜지스터; 및A second transistor connected to the first node and the third node via a switch switched in response to the control signal, the second transistor having a gate connected to the second node; And 상기 제3노드와 접지 사이에 접속된 저항을 구비하는 것을 특징으로 하는 데이터 라인 드라이버.And a resistor connected between the third node and ground. 제2항에 있어서, 상기 가변저항 회로는,The method of claim 2, wherein the variable resistance circuit, 상기 제1노드와 상기 제3노드에 접속되며 상기 제2노드에 접속된 게이트를 구비하는 제1트랜지스터;A first transistor connected to the first node and the third node and having a gate connected to the second node; 상기 제어신호에 응답하여 스위칭 되며 상기 제3노드와 제4노드 사이에 접속된 제1스위치;A first switch switched in response to the control signal and connected between the third node and a fourth node; 상기 제4노드와 접지 사이에 접속된 제1저항; 및A first resistor connected between the fourth node and ground; And 상기 제어신호에 응답하여 스위칭 되는 제2스위치를 경유하여 상기 제3노드와 상기 제4노드 사이에 접속된 제2저항을 구비하며,A second resistor connected between the third node and the fourth node via a second switch switched in response to the control signal, 상기 제1스위치와 상기 제2스위치는 상기 제어신호에 응답하여 상보적으로 스위칭 되는 것을 특징으로 하는 데이터 라인 드라이버.And the first switch and the second switch are complementarily switched in response to the control signal. 제2항에 있어서, 상기 바이어스 전압 발생부는,The method of claim 2, wherein the bias voltage generator, 전원과 상기 제1노드 사이에 직렬로 접속된 제1내지 제3트랜지스터들; 및First to third transistors connected in series between a power supply and the first node; And 상기 전원과 접지 사이에 직렬로 접속된 제4내지 제7트랜지스터들을 구비하며,Fourth to seventh transistors connected in series between the power supply and ground; 상기 제1트랜지스터의 게이트와 상기 제4트랜지스터의 게이트와 상기 제2트랜지스터의 드레인은 서로 접속되고, 상기 제2트랜지스터의 게이트와 상기 제5트랜지스터의 게이트는 서로 접속되고, 상기 제3트랜지스터의 게이트와 제6트랜지스터의 게이트는 서로 접속되고, 상기 제6트랜지스터의 드레인과 상기 제7트랜지스터의 게이트는 제2노드에 접속되고,The gate of the first transistor, the gate of the fourth transistor and the drain of the second transistor are connected to each other, the gate of the second transistor and the gate of the fifth transistor are connected to each other, and the gate of the third transistor A gate of the sixth transistor is connected to each other, a drain of the sixth transistor and a gate of the seventh transistor are connected to a second node, 상기 다수의 바이어스 전압들 중에서 제1바이어스 전압은 상기 제1트랜지스터의 게이트 전압이고,Among the plurality of bias voltages, a first bias voltage is a gate voltage of the first transistor, 상기 다수의 바이어스 전압들 중에서 제2바이어스 전압은 상기 제2노드의 전압인 것을 특징으로 하는 데이터 라인 드라이버.The second bias voltage among the plurality of bias voltages is a voltage of the second node. 제2항에 있어서, 상기 바이어스 전압 발생부는,The method of claim 2, wherein the bias voltage generator, 전원과 상기 제1노드 사이에 직렬로 접속된 제1내지 제3트랜지스터들; 및First to third transistors connected in series between a power supply and the first node; And 상기 전원과 접지 사이에 직렬로 접속된 제4내지 제7트랜지스터들을 구비하며,Fourth to seventh transistors connected in series between the power supply and ground; 상기 제1트랜지스터의 게이트와 상기 제4트랜지스터의 게이트와 상기 제1트랜지스터의 드레인은 서로 접속되고, 상기 제2트랜지스터의 게이트와 상기 제5트랜지스터의 게이트와 상기 제2트랜지스터의 드레인은 서로 접속되고, 상기 제3트랜지 스터의 게이트와 상기 제6트랜지스터의 게이트와 상기 제6트랜지스터의 드레인은 서로 접속되고, 상기 제7트랜지스터의 게이트와 드레인은 상기 제2노드에 접속되고, A gate of the first transistor, a gate of the fourth transistor and a drain of the first transistor are connected to each other, a gate of the second transistor, a gate of the fifth transistor and a drain of the second transistor are connected to each other, A gate of the third transistor, a gate of the sixth transistor, and a drain of the sixth transistor are connected to each other, a gate and a drain of the seventh transistor are connected to the second node, 상기 다수의 바이어스 전압들 중에서 제1바이어스 전압은 상기 제1트랜지스터의 게이트 전압이고,Among the plurality of bias voltages, a first bias voltage is a gate voltage of the first transistor, 상기 다수의 바이어스 전압들 중에서 제2바이어스 전압은 상기 제2노드의 전압인 것을 특징으로 하는 데이터 라인 드라이버.The second bias voltage among the plurality of bias voltages is a voltage of the second node. 제5항 또는 제6항에 있어서, 상기 제1, 제2, 제4, 및 제5트랜지스터는 PMOS트랜지스터이고, 제3, 제6, 및 제7트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 데이터 라인 드라이버.The data line driver of claim 5 or 6, wherein the first, second, fourth, and fifth transistors are PMOS transistors, and the third, sixth, and seventh transistors are NMOS transistors. . 다수의 데이터 라인들과 다수의 게이트 라인들을 구비하는 디스플레이 패널; 및A display panel having a plurality of data lines and a plurality of gate lines; And 상기 다수의 데이터 라인들을 구동하기 위한 데이터 라인 드라이버를 구비하며,A data line driver for driving the plurality of data lines, 상기 데이터 라인 드라이버는,The data line driver, 입력된 디지털 영상 데이터에 상응하는 아날로그 전압을 발생하는 디지털-아날로그 변환기;A digital-analog converter for generating an analog voltage corresponding to the input digital image data; 제어신호에 응답하여 각각의 전압레벨이 조절되는 다수의 바이어스 전압들을 출력하는 바이어스 전압 발생기; 및A bias voltage generator outputting a plurality of bias voltages at which respective voltage levels are adjusted in response to a control signal; And 상기 다수의 바이어스 전압들에 기초하여 상기 디지털-아날로그 변환기로부터 출력된 아날로그 전압을 버퍼링하고, 버퍼링된 전압을 상기 다수의 데이터 라인들 중에서 대응되는 데이터 라인으로 출력하기 위한 출력버퍼를 구비하며,An output buffer for buffering an analog voltage output from the digital-to-analog converter based on the plurality of bias voltages, and outputting the buffered voltage to a corresponding data line among the plurality of data lines, 상기 출력버퍼로부터 출력된 출력신호의 슬루 레인트는 상기 바이어스 전압발생기로부터 출력된 상기 다수의 바이어스 전압들에 기초하여 조절되는 것을 특징으로 하는 디스플레이 장치.And the slew lane of the output signal output from the output buffer is adjusted based on the plurality of bias voltages output from the bias voltage generator. 제8항에 있어서, 상기 바이어스 전압 발생기는,The method of claim 8, wherein the bias voltage generator, 제1노드와 제2노드를 구비하며, 상기 제어신호에 응답하여 가변되는 저항 값을 갖는 가변저항 회로; 및A variable resistance circuit having a first node and a second node, the variable resistance circuit having a resistance value that is variable in response to the control signal; And 상기 제1노드와 상기 제2노드를 통하여 출력된 신호들에 기초하여 상기 다수의 바이어스 전압들을 출력하는 바이어스 전압 발생부를 구비하는 것을 특징으로 하는 디스플레이 장치.And a bias voltage generator configured to output the plurality of bias voltages based on signals output through the first node and the second node. 제9항에 있어서, 상기 가변저항 회로는,The variable resistance circuit of claim 9, 상기 제1노드와 제3노드 사이에 접속되며 상기 제2노드에 접속된 게이트를 구비하는 제1트랜지스터;A first transistor connected between the first node and a third node and having a gate connected to the second node; 상기 제어신호에 응답하여 스위칭 되는 스위치를 경유하여 상기 제1노드와 상기 제3노드에 접속되며, 상기 제2노드에 접속된 게이트를 구비하는 제2트랜지스 터; 및A second transistor connected to the first node and the third node via a switch switched in response to the control signal, the second transistor having a gate connected to the second node; And 상기 제3노드와 접지 사이에 접속된 저항을 구비하는 특징으로 하는 디스플레이 장치.And a resistor connected between the third node and ground. 제9항에 있어서, 상기 가변저항 회로는,The variable resistance circuit of claim 9, 상기 제1노드와 상기 제3노드에 접속되며 상기 제2노드에 접속된 게이트를 구비하는 제1트랜지스터;A first transistor connected to the first node and the third node and having a gate connected to the second node; 상기 제어신호에 응답하여 스위칭 되며 상기 제3노드와 제4노드 사이에 접속된 제1스위치;A first switch switched in response to the control signal and connected between the third node and a fourth node; 상기 제4노드와 접지 사이에 접속된 제1저항; 및A first resistor connected between the fourth node and ground; And 상기 제어신호에 응답하여 스위칭 되는 제2스위치를 경유하여 상기 제3노드와 상기 제4노드 사이에 접속된 제2저항을 구비하며,A second resistor connected between the third node and the fourth node via a second switch switched in response to the control signal, 상기 제1스위치와 상기 제2스위치는 상기 제어신호에 응답하여 상보적으로 스위칭 되는 것을 특징으로 하는 디스플레이 장치.And the first switch and the second switch are complementarily switched in response to the control signal. 제9항에 있어서, 상기 바이어스 전압 발생부는,The method of claim 9, wherein the bias voltage generator, 전원과 상기 제1노드 사이에 직렬로 접속된 제1내지 제3트랜지스터들; 및First to third transistors connected in series between a power supply and the first node; And 상기 전원과 접지 사이에 직렬로 접속된 제4내지 제7트랜지스터들을 구비하며,Fourth to seventh transistors connected in series between the power supply and ground; 상기 제1트랜지스터의 게이트와 상기 제4트랜지스터의 게이트와 상기 제2트 랜지스터의 드레인은 서로 접속되고, 상기 제2트랜지스터의 게이트와 상기 제5트랜지스터의 게이트는 서로 접속되고, 상기 제3트랜지스터의 게이트와 제6트랜지스터의 게이트는 서로 접속되고, 상기 제6트랜지스터의 드레인과 상기 제7트랜지스터의 게이트는 제2노드에 접속되고,The gate of the first transistor, the gate of the fourth transistor, and the drain of the second transistor are connected to each other, the gate of the second transistor and the gate of the fifth transistor are connected to each other, and the gate of the third transistor A gate and a gate of the sixth transistor are connected to each other, a drain of the sixth transistor and a gate of the seventh transistor are connected to a second node, 상기 다수의 바이어스 전압들 중에서 제1바이어스 전압은 상기 제1트랜지스터의 게이트 전압이고,Among the plurality of bias voltages, a first bias voltage is a gate voltage of the first transistor, 상기 다수의 바이어스 전압들 중에서 제1바이어스 전압은 상기 제2노드의 전압인 것을 특징으로 하는 디스플레이 장치.And a first bias voltage among the plurality of bias voltages is the voltage of the second node. 제9항에 있어서, 상기 바이어스 전압 발생부는,The method of claim 9, wherein the bias voltage generator, 전원과 상기 제1노드 사이에 직렬로 접속된 제1내지 제3트랜지스터들; 및First to third transistors connected in series between a power supply and the first node; And 상기 전원과 접지 사이에 직렬로 접속된 제4내지 제7트랜지스터들을 구비하며,Fourth to seventh transistors connected in series between the power supply and ground; 상기 제1트랜지스터의 게이트와 상기 제4트랜지스터의 게이트와 상기 제1트랜지스터의 드레인은 서로 접속되고, 상기 제2트랜지스터의 게이트와 상기 제5트랜지스터의 게이트와 상기 제2트랜지스터의 드레인은 서로 접속되고, 상기 제3트랜지스터의 게이트와 상기 제6트랜지스터의 게이트와 상기 제6트랜지스터의 드레인은 서로 접속 되고,상기 제7트랜지스터의 게이트와 드레인은 상기 제2노드에 접속되고,A gate of the first transistor, a gate of the fourth transistor and a drain of the first transistor are connected to each other, a gate of the second transistor, a gate of the fifth transistor and a drain of the second transistor are connected to each other, A gate of the third transistor, a gate of the sixth transistor, and a drain of the sixth transistor are connected to each other, a gate and a drain of the seventh transistor are connected to the second node, 상기 다수의 바이어스 전압들 중에서 제1바이어스 전압은 상기 제1트랜지스 터의 게이트 전압이고, Among the plurality of bias voltages, a first bias voltage is a gate voltage of the first transistor, 상기 다수의 바이어스 전압들 중에서 제2바이어스 전압은 상기 제2노드의 전압인 것을 특징으로 하는 디스플레이 장치.And a second bias voltage among the plurality of bias voltages is the voltage of the second node. 제12항 또는 제13항에 있어서, 상기 제1,제2,제4, 및 제5트랜지스터는 PMOS트랜지스터이고, 제3,제6, 및 제7트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 디스플레이 장치. The display apparatus according to claim 12 or 13, wherein the first, second, fourth, and fifth transistors are PMOS transistors, and the third, sixth, and seventh transistors are NMOS transistors. 입력된 디지털 영상 데이터에 상응하는 아날로그 전압을 발생하는 단계;Generating an analog voltage corresponding to the input digital image data; 제어신호에 응답하여 각각의 전압레벨이 조절될 수 있는 다수의 바이어스 전압들을 발생하는 단계; 및Generating a plurality of bias voltages at which respective voltage levels can be adjusted in response to the control signal; And 상기 다수의 바이어스 전압들에 기초하여 상기 디지털-아날로그 변환기로부터 출력된 아날로그 전압을 버퍼링하고, 버퍼링된 출력신호를 출력하는 단계를 구비하며,Buffering the analog voltage output from the digital-to-analog converter based on the plurality of bias voltages, and outputting a buffered output signal, 상기 버퍼링된 출력신호의 슬루 레이트는 전압레벨이 조절된 상기 다수의 바이어스 전압들에 기초하여 조절되는 것을 특징으로 하는 데이터 라인 드라이버의 출력 버퍼의 출력신호의 슬루 레이트를 조절하는 방법.And the slew rate of the buffered output signal is adjusted based on the plurality of bias voltages whose voltage level is adjusted.
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