KR20070069968A - Ｏｎｏ 구조의 캐패시터를 가지는 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 유전율이 높은 ONO 구조를 캐패시터 유전막으로 이용하여 정전용량을 증가시킨 반도체 소자 및 그 제조 방법에 관한 것으로, 실리콘 기판에 선택적으로 소자 분리막을 형성한 후, 실리콘 기판 위에 제1 산화막과 질화막을 순차적으로 형성하고 선택적으로 제거하여 캐패시터 영역에 질화막 패턴과 제1 산화막 패턴을 형성한다. 이어서, 실리콘 기판 전면에 제2 산화막을 형성하여 캐패시터 영역의 질화막 패턴 위에 제2 산화막 패턴을 형성하고 나머지 영역의 실리콘 기판 위에 게이트 산화막을 형성한다. 또한, 실리콘 기판 전면에 도전막을 증착하고 패터닝하여 캐패시터의 상부 전극과 트랜지스터의 게이트 전극을 형성한다.
1T-SRAM, 캐패시터, 유전막, ONO 구조, 정전용량
Description
도 1a 및 도 1b는 종래 기술에 따른 1T-SRAM 소자의 개략적 구조를 나타내는 단면도 및 회로도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 단면도.
도 3a 내지 도 3e는 도 2에 도시된 반도체 소자의 제조 방법을 나타내는 단면도.
<도면에 사용된 참조 번호의 설명>
10: 실리콘 기판 11: 트렌치
12: 매립 산화막 13: 채널 이온주입
14: 제1 산화막 14a: 제1 산화막 패턴
15: 질화막 15b: 질화막 패턴
16: 제2 산화막 16a: 제2 산화막 패턴
16b: 게이트 산화막 17: 도전막
17a: 캐패시터 상부 전극 17b: 게이트 전극
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 좀 더 구체적으로는 유전율이 높은 ONO 구조를 캐패시터 유전막으로 이용하여 정전용량을 증가시킨 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 기술이 발전을 거듭하면서 메모리(memory), 로직(logic), 아날로그(analog) 등 서로 다른 유형의 반도체 소자를 하나의 칩 안에 통합한 시스템-온-칩(system-on-chip; SoC) 기술이 나타나게 되었다. 시스템-온-칩 기술에서는 메모리 소자와 로직 소자의 양립성(compatibility)이 매우 중요한 문제로 제기되고 있다. 메모리, 로직, 아날로그 등의 소자는 그 제조 공정이 서로 다르기 때문에 시스템-온-칩을 제조하려면 새로운 공정 개발에 시간과 비용이 많이 투자되어야 한다. 메모리와 로직 공정의 통합을 위하여 최근 대두되고 있는 것이 1T-SRAM(one transistor-SRAM)이다.
1T-SRAM은 한 개의 셀(cell)이 여섯 개의 트랜지스터로 구성되는 전통적인 SRAM과 달리, 한 개의 셀이 한 개의 트랜지스터로 이루어진 SRAM을 일컫는다. 1T-SRAM은 DRAM의 장점인 높은 집적도와 저렴한 제조비용 및 SRAM의 장점인 빠른 동작속도와 다기능성을 취합한 반도체 소자이다.
도 1a 및 도 1b는 종래 기술에 따른 1T-SRAM 소자의 개략적 구조를 나타내는 단면도 및 회로도이다.
도 1a와 도 1b를 참조하면, 1T-SRAM의 셀 구성과 작동 원리는 실질적으로 DRAM과 동일하다. 즉, 워드 라인(word line)에 전압(Vdd)을 인가하고 비트 라인(bit line)을 열어 Vdd를 공급하면 캐패시터에 전압이 인가되고 워드 라인을 닫으면 전하가 저장된다.
1T-SRAM은 로직 공정을 그대로 이용하여 게이트 공정에서 동시에 메모리 캐패시터를 형성한다. 따라서 게이트 산화막을 캐패시터 유전막으로 이용하기 때문에 캐패시터의 면적이 매우 작고 단위 면적당 정전용량이 작아 데이터 저장 능력이 떨어진다.
따라서 본 발명의 목적은 단위 면적당 정전용량이 크고 데이터 저장 능력이 향상된 캐패시터를 가지는 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 다음과 같은 구성의 반도체 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 반도체 소자는, 실리콘 기판에 선택적으로 형성된 소자 분리막과, 실리콘 기판 위에 형성된 게이트 산화막과, 게이트 산화막 위에 형성된 게이트 전극과, 게이트 산화막에 인접하여 실리콘 기판 위에 형성된 캐패시터 유전막과, 캐패시터 유전막 위에 형성된 캐패시터 상부 전극을 포함하여 구성되며, 특히 캐패시터 유전막은 실리콘 기판 위에 순차적으로 형성된 제1 산화막 패턴, 질화막 패턴, 제2 산화막 패턴의 적층 구조로 이루어지는 것이 특징이다.
본 발명에 따른 반도체 소자에서, 제1 산화막 패턴, 질화막 패턴, 제2 산화 막 패턴은 각각 약 50Å, 약 60Å, 약 30Å의 두께를 가질 수 있으며, 또한 게이트 산화막은 약 30Å의 두께를 가질 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, (a) 실리콘 기판에 선택적으로 소자 분리막을 형성하는 단계와, (b) 실리콘 기판 위에 제1 산화막과 질화막을 순차적으로 형성하는 단계와, (c) 질화막과 제1 산화막을 선택적으로 제거하여 캐패시터 영역에 질화막 패턴과 제1 산화막 패턴을 형성하는 단계와, (d) 실리콘 기판 전면에 제2 산화막을 형성하여 캐패시터 영역의 질화막 패턴 위에 제2 산화막 패턴을 형성하고 나머지 영역의 실리콘 기판 위에 게이트 산화막을 형성하는 단계와, (e) 실리콘 기판 전면에 도전막을 증착하고 패터닝하여 캐패시터의 상부 전극과 트랜지스터의 게이트 전극을 형성하는 단계를 포함한다.
본 발명에 따른 반도체 소자의 제조 방법에서, (b) 단계와 (d) 단계는 습식 또는 건식 열산화 공정을 이용하여 제1 산화막과 제2 산화막을 성장시킬 수 있고, (b) 단계는 저압 화학기상증착 공정을 이용하여 질화막을 증착할 수 있다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에서 동일한 또는 대응하는 구성요소에는 동일한 참조 번호를 부여하였다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 단면도이다.
도 2를 참조하면, 실리콘 기판(10)에 트렌치(11)가 선택적으로 형성되고 트렌치(11) 내부에 채워진 매립 산화막(12)이 소자 분리막을 형성한다. 캐패시터 영역에는 제1 산화막 패턴(14a), 질화막 패턴(15a), 제2 산화막 패턴(16a)이 적층 구조를 이루면서 실리콘 기판(10) 위에 순차적으로 형성되어 ONO(oxide-nitride-oxide) 구조의 캐패시터 유전막을 구성한다. 그 밖의 영역에서는 게이트 산화막(16b)이 실리콘 기판(10) 위에 형성된다. 캐패시터 유전막(14a, 15a, 16a) 위에는 캐패시터 상부 전극(17a)이 형성되고, 게이트 산화막(16b) 위에는 게이트 전극(17b)이 형성된다.
예컨대, 제1 산화막 패턴(14a)은 약 50Å의 두께를 가지며, 질화막 패턴(15a)은 약 60Å의 두께를 가진다. 또한, 제2 산화막 패턴(16a)과 게이트 산화막(16b)은 약 30Å의 두께를 가진다.
게이트 산화막을 캐패시터 유전막으로 이용하는 종래의 반도체 소자와 달리, 상대적으로 유전율이 높은 ONO 구조를 캐패시터의 유전막으로 이용하면 캐패시터의 정전용량을 증가시킬 수 있다.
이하, 공정 순서에 따라 반도체 소자의 제조 방법을 설명한다. 도 3a 내지 도 3e는 도 2에 도시된 반도체 소자의 제조 방법을 나타내는 단면도이다. 제조 방 법에 대한 이하의 설명으로부터 반도체 소자의 구성 또한 더욱 명확해질 것이다.
먼저, 도 3a에 도시된 바와 같이, 실리콘 기판(10)에 선택적으로 트렌치(11)를 형성하고 트렌치(11) 내부에 매립 산화막(12)을 채워 소자 분리막을 형성한다. 매립 산화막(12)은 실리콘 기판(10)의 전면에 걸쳐 두껍게 증착된 후 화학적 기계적 연마(CMP) 공정을 이용하여 평탄화된다. 이후, 실리콘 기판(10) 전면에 채널 이온주입(13) 공정을 진행한다.
이어서, 도 3b에 도시된 바와 같이, 실리콘 기판(10) 위에 제1 산화막(14)을 형성한 뒤, 그 위에 질화막(15)을 증착한다. 제1 산화막(14)은 습식 또는 건식 열산화 공정을 이용하여 성장시키고, 질화막(15)은 저압 화학기상증착(LPCVD) 공정을 이용하여 형성한다. 제1 산화막(14)은 약 50Å의 두께로 성장시키고, 질화막(15)은 약 60Å의 두께로 증착한다.
이어서, 도 3c에 도시된 바와 같이, 질화막과 제1 산화막을 선택적으로 제거하여 질화막 패턴(15a)과 제1 산화막 패턴(14a)을 형성한다. 질화막 패턴(15a)과 제1 산화막 패턴(14a)은 포토레지스트 패턴(도시되지 않음)과 건식 식각 공정을 이용하여 캐패시터 영역에만 국한하여 형성된다.
이어서, 도 3d에 도시된 바와 같이, 실리콘 기판(10) 전면에 제2 산화막(16)을 형성한다. 제2 산화막(16)은 습식 또는 건식 열산화 공정을 이용하여 약 30Å의 두께로 성장시킨다. 제2 산화막(16)은 캐패시터 영역에서는 질화막 패턴(15a) 위에 형성되어 제2 산화막 패턴(16a)을 이루고, 나머지 영역에서는 게이트 산화막(16b)을 이룬다. 제2 산화막 패턴(16a)은 그 하부의 질화막 패턴(15a), 제1 산화막 패턴 (14a)과 함께 ONO 구조의 캐패시터 유전막을 구성한다. 이후, 실리콘 기판(10) 전면에 도전막(17)을 증착한다.
이어서, 도 3e에 도시된 바와 같이, 도전막을 패터닝(patterning)하여 캐패시터의 상부 전극(17a)과 트랜지스터의 게이트 전극(17b)을 형성한다. 캐패시터 상부 전극(17a)은 ONO 구조의 캐패시터 유전막(14a, 15a, 16a) 위에 형성되어 캐패시터를 구성한다.
그리고 나서, 도면에 도시되지는 않았지만, 저농도 소스/드레인 이온주입 공정, 측벽 스페이서(sidewall spacer) 형성 공정, 고농도 소스/드레인 이온주입 공정, 자기정렬 실리사이드(salicide; self-alighed silicide) 공정, 금속 배선 공정 등의 후속 공정들을 진행하여 반도체 소자의 제조 공정을 완료한다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그 제조 방법은 게이트 산화막보다 상대적으로 유전율이 높은 ONO 구조를 이용하여 캐패시터 유전막을 형성함으로써 캐패시터의 단위 면적당 정전용량을 증가시켜 데이터 저장 능력을 향상시킬 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분 야에서 통상의 지식을 가진 자에게 자명한 것이다.
Claims (6)
- 실리콘 기판에 선택적으로 형성된 소자 분리막;상기 실리콘 기판 위에 형성된 게이트 산화막;상기 게이트 산화막 위에 형성된 게이트 전극;상기 게이트 산화막에 인접하여 상기 실리콘 기판 위에 형성된 캐패시터 유전막; 및상기 캐패시터 유전막 위에 형성된 캐패시터 상부 전극;을 포함하며, 상기 캐패시터 유전막은 상기 실리콘 기판 위에 순차적으로 형성된 제1 산화막 패턴, 질화막 패턴, 제2 산화막 패턴의 적층 구조로 이루어지는 것을 특징으로 반도체 소자.
- 제1항에 있어서,상기 제1 산화막 패턴, 상기 질화막 패턴, 상기 제2 산화막 패턴은 각각 두께가 약 50Å, 약 60Å, 약 30Å인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 게이트 산화막은 두께가 약 30Å인 것을 특징으로 하는 반도체 소자.
- (a) 실리콘 기판에 선택적으로 소자 분리막을 형성하는 단계;(b) 상기 실리콘 기판 위에 제1 산화막과 질화막을 순차적으로 형성하는 단계;(c) 상기 질화막과 상기 제1 산화막을 선택적으로 제거하여 캐패시터 영역에 질화막 패턴과 제1 산화막 패턴을 형성하는 단계;(d) 상기 실리콘 기판 전면에 제2 산화막을 형성하여 상기 캐패시터 영역의 상기 질화막 패턴 위에 제2 산화막 패턴을 형성하고 나머지 영역의 상기 실리콘 기판 위에 게이트 산화막을 형성하는 단계; 및(e) 상기 실리콘 기판 전면에 도전막을 증착하고 패터닝하여 캐패시터의 상부 전극과 트랜지스터의 게이트 전극을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
- 제4항에 있어서,상기 (b) 단계와 상기 (d) 단계는 습식 또는 건식 열산화 공정을 이용하여 상기 제1 산화막과 상기 제2 산화막을 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서,상기 (b) 단계는 저압 화학기상증착 공정을 이용하여 상기 질화막을 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
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