KR20070069352A - Method for forming metal line of semiconductor device - Google Patents
Method for forming metal line of semiconductor device Download PDFInfo
- Publication number
- KR20070069352A KR20070069352A KR1020050131351A KR20050131351A KR20070069352A KR 20070069352 A KR20070069352 A KR 20070069352A KR 1020050131351 A KR1020050131351 A KR 1020050131351A KR 20050131351 A KR20050131351 A KR 20050131351A KR 20070069352 A KR20070069352 A KR 20070069352A
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- film
- wiring
- layer
- insulating layer
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 108
- 239000002184 metal Substances 0.000 title claims abstract description 108
- 238000000034 method Methods 0.000 title claims abstract description 49
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 239000010410 layer Substances 0.000 claims abstract description 106
- 239000010409 thin film Substances 0.000 claims abstract description 40
- 230000008569 process Effects 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 33
- 230000004888 barrier function Effects 0.000 claims abstract description 30
- 239000011229 interlayer Substances 0.000 claims abstract description 25
- 238000009792 diffusion process Methods 0.000 claims abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 3
- 239000010408 film Substances 0.000 claims description 70
- 238000000151 deposition Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000005498 polishing Methods 0.000 abstract description 2
- 239000000126 substance Substances 0.000 abstract description 2
- 230000009977 dual effect Effects 0.000 description 10
- 230000008859 change Effects 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910021645 metal ion Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910001111 Fine metal Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
도 1a 내지 도 1f는 종래 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도,1A to 1F are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device using a conventional dual damascene process;
도 2a 내지 도 2f는 본 발명에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도.2A to 2F are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device using a dual damascene process according to the present invention.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 듀얼 다마신 공정(dual damascene process)을 이용하여 금속 배선을 형성함에 있어서, 트렌치 식각 시 IEP(Interferometric Endpoint, IEP)를 이용하여 산화막의 두께 변화에 따른 식각량을 정확하게 조절하여 금속 배선의 저항 변화를 안정화시킬 수 있는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to forming a metal wiring using a dual damascene process, wherein an oxide film is formed using an interferometric endpoint (IEP) during trench etching. The present invention relates to a method of stabilizing a resistance change of a metal wire by precisely adjusting an etching amount according to a change in thickness.
주지된 바와 같이, 반도체 소자의 금속 배선층은 알루미늄 및 그 합금, 구리 등의 금속 박막을 이용하여 반도체 소자 사이의 전기적 접속 및 패드 접속을 통해 기판 내에 형성되어 있는 회로를 접속한다. As is well known, the metal wiring layer of a semiconductor element connects the circuit formed in the board | substrate through the electrical connection and pad connection between semiconductor elements using metal thin films, such as aluminum, its alloy, and copper.
이러한 금속 배선층의 형성은 산화막 등의 절연막에 의해 격리된 소자 전극 및 패드를 연결하기 위하여, 먼저 절연막을 선택적으로 식각하여 접촉홀을 형성하고, 베리어 메탈과 텅스텐을 이용하여 접촉홀을 통한 금속 플러그를 형성한다. 그리고, 상부에 금속 박막을 형성하고, 패터닝(patterning)하여 소자 전극 및 패드를 접속하기 위한 금속 배선층을 형성한다.In order to connect the device electrodes and pads separated by an insulating film such as an oxide film, the metal wiring layer is first formed by selectively etching the insulating film to form a contact hole, and using a barrier metal and tungsten to form a metal plug through the contact hole. Form. Then, a metal thin film is formed on the upper portion and patterned to form a metal wiring layer for connecting the device electrode and the pad.
여기서, 반도체 소자의 배선 재료로는 알루미늄(Al) 또는 텅스텐(W)을 널리 사용하였으나, 낮은 융점과 높은 비저항으로 인하여 초고집적 반도체 소자에 더 이상 적용이 어렵게 되었다. 이에, 반도체 소자의 초고집적화에 따라 비저항은 낮고 일렉트로마이그레이션(electromigration, EM) 및 스트레스마이그레이션(stressmigration, SM) 등의 신뢰성이 우수한 물질의 이용이 필요하게 되었으며, 이에 부합할 수 있는 가장 적합한 재료로서 최근에는 구리(Cu)가 이용되고 있다.Here, although aluminum (Al) or tungsten (W) is widely used as a wiring material of the semiconductor device, it is difficult to apply to ultra-high density semiconductor devices due to low melting point and high specific resistance. Accordingly, with the high integration of semiconductor devices, it is necessary to use materials having low specific resistance and highly reliable materials such as electromigration (EM) and stress migration (SM). Copper (Cu) is used for this.
금속 배선 재료로서 구리가 이용되는 이유로는 구리의 녹는점이 1080℃로서 비교적 높을 뿐만 아니라(알루미늄; 660℃, 텅스텐; 3400℃), 비저항은 1.7μΩ㎝로서(알루미늄; 3μΩ㎝, 텅스텐; 5.6μΩ㎝) 매우 낮기 때문이다.The reason why copper is used as the metal wiring material is not only that the melting point of copper is relatively high as 1080 ° C. (aluminum; 660 ° C., tungsten; 3400 ° C.), but the specific resistance is 1.7 μΩcm (aluminum; 3 μΩcm, tungsten; 5.6 μΩcm). ) Is very low.
이와 같은 구리 배선 재료를 사용하는 금속 배선층을 패터닝하기 위하여 주로 포토리소그래피(photolithography) 공정을 이용하는 데, 반도체 소자의 미세화에 따라 금속 배선층의 선폭(Critical Dimension)이 점차적으로 작아짐으로 해서 금속 배선층의 미세 패턴을 형성하는 데 어려움이 있다. 따라서, 이러한 것을 방지하여 미세 패턴의 금속 배선층을 형성하기 위하여 도입된 것이 다마신 공정이다.In order to pattern a metal wiring layer using such a copper wiring material, a photolithography process is mainly used, and as the semiconductor device becomes smaller, the critical dimension of the metal wiring layer gradually decreases, so that the fine pattern of the metal wiring layer is reduced. There is difficulty in forming. Therefore, a damascene process is introduced to prevent such a problem and form a fine metal wiring layer.
다마신 공정은 절연막에 텅스텐 플러그에 의한 접촉홀을 형성한 후, 절연막 상부에 산화막 등의 상부 절연막을 증착하고, 포토리소그래피 공정에 의해 금속 배선층 패턴이 형성될 부위의 상부 절연막 만을 제거하며, 그 상부에 금속 박막을 증착한 다음 금속 박막을 평탄화함으로써 미세 패턴의 금속 배선층을 형성하는 것이다. 또한, 최근에는 텅스텐 플러그와 같은 금속 플러그의 형성없이 일체로 하부 도전막에 접속되는 금속 배선층을 형성하기 위한 듀얼 다마신 공정이 도입되고 있다.The damascene process forms a contact hole by a tungsten plug in the insulating film, and then deposits an upper insulating film such as an oxide film on the insulating film, and removes only the upper insulating film at the portion where the metal wiring layer pattern is to be formed by the photolithography process. By depositing a metal thin film on it and then planarizing the metal thin film, a metal wiring layer having a fine pattern is formed. In recent years, a dual damascene process for forming a metal wiring layer integrally connected to the lower conductive film without the formation of a metal plug such as tungsten plug has been introduced.
도 1a 내지 도 1h는 종래 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선층 형성 방법을 도시한 공정 단면도이다.1A to 1H are cross-sectional views illustrating a method for forming a metal wiring layer of a semiconductor device using a conventional dual damascene process.
먼저 도 1a에 도시한 바와 같이, 반도체 기판 또는 하부 금속 배선층이 형성된 절연막 등을 포함하는 전도층이 형성된 하부 박막(101)의 상부에 전도층과 후속 공정에 의해 형성되는 금속 배선층과의 반응을 방지하기 위한 확산 방지막(103)을 형성한다. 그리고, 확산 방지막(103) 상부에 층간 절연막(105)을 증착하고, 층간 절연막(105) 상부에 후속 공정에서 배선 절연막을 식각할 경우 식각 정지점으로 이용하기 위하여 식각 정지막(107)을 형성한다. 이후, 식각 정지막(107) 상부에 금속 배선층 형성을 위한 배선 절연막(109)을 증착한다.First, as shown in FIG. 1A, a reaction between a conductive layer and a metal wiring layer formed by a subsequent process on the upper portion of a lower
다음으로, 도 1b와 같이, 배선 절연막(109) 상부에 감광막(Photo Resist, PR)을 이용한 접촉홀 형성을 위한 PR 패턴(111)을 형성한 후, PR 패턴(111)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 배선 절연막(109)과 식각 정지막(107)과 층간 절연막(105)을 순차적으로 식각하여 접촉홀(113)을 형성한다.Next, as shown in FIG. 1B, a
다음으로, 도 1c 도시한 바와 같이, PR 패턴(111)을 제거한 후, 배선 절연막(109) 상부에 금속 배선이 형성되는 트렌치를 형성하기 위한 트렌치(trench) 패턴 (115)을 형성한다. 그리고, 트렌치 패턴(115)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 배선 절연막(109)을 시간 식각(Time etch)하여 금속 배선이 형성되는 트렌치를 형성한다. 이때, 식각 정지막(107)은 층간 절연막(105)의 상부 표면에서 정확히 식각이 끝나고, 층간 절연막(105)의 상부 표면 부위가 식각되는 것을 방지하는 역할을 한다. Next, as shown in FIG. 1C, after the
이후, 도 1d에 도시한 바와 같이, 식각 정지막(107) 표면이 노출되고 배선 절연막(109)의 식각이 완료된 후, 배선 절연막(109) 상부의 트렌치 패턴(115)을 제거한다. 그리고, 층간 절연막(105)의 접촉홀(113)과 배선 절연막(109)의 트렌치 하부에 노출된 확산 방지막(103)과 식각 정지막(107)을 동시에 식각하여 제거한다. Subsequently, as shown in FIG. 1D, after the surface of the
다음으로, 도 1e에 도시한 바와 같이, 금속 박막을 증착하기 이전에 금속 박막과 하부 박막(101)의 전도층 사이의 반응을 방지하기 위하여 하부 박막(101) 상부 전면에 베리어(barrier) 금속막(117)을 증착한다. 그리고, 층간 절연막(105)의 접촉홀(113)과 배선 절연막(109)의 트렌치에 스루풋(throughput)과 필링(filling) 능력이 우수한 EPD(electroplating process deposition) 금속 박막을 필링시켜야 한다.Next, as shown in FIG. 1E, a barrier metal film is formed on the entire upper surface of the lower
이때, EPD 금속 박막을 성장시키기 위해서는 이온화된 금속 이온을 박막 표면으로 이동시키고 금속 이온에 전자를 원활히 공급하여 금속으로 환원시켜 박막 표면에서 금속 박막이 원활히 성장되도록 하여야 한다. 그런데, 베리어 금속막(117)은 저항력(resistivity)이 크기 때문에 EPD 금속 박막의 증착 공정에서 박막 표면에 원활한 전자 공급을 위하여 베리어 금속막(117) 상부에 CVD(chemical vapor deposition)에 의해 금속 씨드(seed)막(119)을 수백 Å의 두께로 증착시킨다.At this time, in order to grow the EPD metal thin film, the ionized metal ions must be moved to the surface of the thin film, and electrons are smoothly supplied to the metal to reduce the metal to the metal to smoothly grow on the thin film surface. However, since the
마지막으로, 도 1f에 도시한 바와 같이, EPD 공정을 이용하여 층간 절연막(105)의 접촉홀(113)과 배선 절연막(109)의 트렌치에 금속 박막(121)을 필링시킨다. 그리고, CMP(chemical mechanical polishing) 공정에 의해 배선 절연막(109) 상부의 금속 박막(121)과 금속 씨드막(119), 베리어 금속막(117)을 연마하여 반도체 소자의 금속 배선층을 형성한다. Finally, as shown in FIG. 1F, the metal
상기와 같은 종래의 방법에서는 듀얼 다마신 공정에서 접촉홀과 금속 배선이 형성될 트렌치 식각 공정을 수행함에 있어서 시간 식각(Time etch)으로 트렌치를 형성함에 따라 실리콘 산화막의 두께의 변화가 있는 경우에도 트렌치 식각 공정은 고정된 식각 시간으로 인하여 공정을 무조건 진행하게 된다. 따라서, 실리콘 산화막 두께가 변화함에 따른 식각량을 정확하게 조절할 수 없다는 문제점을 갖는다. In the conventional method as described above, when the trench is formed by a time etch in performing the trench etching process in which the contact hole and the metal wiring are to be formed in the dual damascene process, the trench may be changed even when the thickness of the silicon oxide film is changed. The etching process proceeds unconditionally due to the fixed etching time. Accordingly, there is a problem in that the etching amount cannot be accurately adjusted as the silicon oxide film thickness changes.
이에, 본 발명은 상술한 문제점을 해결하기 위해 안출한 것으로, 그 목적은 듀얼 다마신 공정을 이용하여 금속 배선을 형성함에 있어서, 트렌치 식각 시 IEP를 이용하여 산화막의 두께 변화에 따른 식각량을 정확하게 조절하여 금속 배선의 저항 변화를 안정화시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공함에 있다. Accordingly, the present invention has been made to solve the above-described problems, the purpose of which is to form a metal wiring by using a dual damascene process, the etching amount according to the thickness change of the oxide film using the IEP during the trench etching accurately The present invention provides a method for forming a metal wiring of a semiconductor device by controlling the resistance change of the metal wiring.
이러한 목적을 달성하기 위한 본 발명에서 반도체 소자의 금속 배선 형성 방법은 반도체 하부 박막의 상부에 확산 방지막, 층간 절연막, 식각 정지막, 배선 절연막을 순차적으로 증착하는 과정과, 배선 절연막 상부에 형성된 PR 패턴을 마스크 로 식각하여 접촉홀을 형성하는 과정과, 배선 절연막 상부에 트렌치 패턴을 형성하는 과정과, 트렌치 패턴을 마스크로 배선 절연막에 대하여 IEP를 적용시킨 식각으로 금속 배선이 형성되는 트렌치를 형성하는 과정과, 하부 박막 상부 전면에 베리어 금속막 및 금속 씨드막을 순차적으로 형성하고 CMP 공정을 통해 금속 배선을 형성하는 과정을 포함하는 것을 특징으로 한다. In the present invention for achieving the above object, the metal wiring forming method of the semiconductor device is a process of sequentially depositing a diffusion barrier film, an interlayer insulating film, an etching stop film, a wiring insulating film on the upper semiconductor thin film, and a PR pattern formed on the wiring insulating film To form a contact hole by etching with a mask, to form a trench pattern on the wiring insulation layer, and to form a trench in which metal wiring is formed by etching an IEP applied to the wiring insulation layer using the trench pattern as a mask. And forming a barrier metal film and a metal seed film sequentially on the entire upper surface of the lower thin film and forming a metal wiring through a CMP process.
이하, 본 발명의 실시예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해하게 될 것이다. Hereinafter, a plurality of embodiments of the present invention may exist, and a preferred embodiment will be described in detail with reference to the accompanying drawings. Those skilled in the art will appreciate the objects, features and advantages of the present invention through this embodiment.
본 발명의 핵심 기술요지를 살펴보면, 하부 박막(201)의 상부에 금속 배선층과의 반응을 방지하기 위한 확산 방지막(203)을 형성한다. 그리고, 확산 방지막(203) 상부에 층간 절연막(205)을 증착하고, 층간 절연막(205) 상부에 식각 정지막(207)을 형성한다. 이후, 식각 정지막(207) 상부에 금속 배선층 형성을 위한 배선 절연막(209)을 증착한다.Looking at the core technical gist of the present invention, a
다음으로, 배선 절연막(209) 상부에 PR 패턴(211)을 마스크로 건식 식각에 의해 드러난 배선 절연막(209)과 식각 정지막(207)과 층간 절연막(205)을 순차적으로 식각하여 접촉홀(213)을 형성한다.Next, the
다음으로, 배선 절연막(209) 상부에 트렌치(trench) 패턴(215)을 형성하고, 트렌치 패턴(215)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 배선 절 연막(209)을 IEP를 적용한 식각으로 금속 배선이 형성되는 트렌치를 형성한다. 여기서, IEP는 하부 층이 완전히 드러나기 전에 특정 신호를 인식하여 엔드포인트를 잡는 방법으로 IEP를 이용하여 배선 절연막(209)을 원하는 두께(예컨대, 3500Å)로 남겨두는 식각 공정을 진행한다. Next, a
다음으로, 하부 박막(201) 상부 전면에 베리어(barrier) 금속막(217)을 증착한다. 그리고, 베리어 금속막(217) 상부에 CVD에 의해 금속 씨드(seed)막(219)을 수백 Å의 두께로 증착시킨다.Next, a
마지막으로, EPD 공정을 이용하여 층간 절연막(205)의 접촉홀(213)과 배선 절연막(209)의 트렌치에 금속 박막(221)을 필링시키고, CMP 공정에 의해 배선 절연막(209) 상부의 금속 박막(221)과 금속 씨드막(219), 베리어 금속막(217)을 연마하여 반도체 소자의 금속 배선을 형성할 수 있는 것으로, 이러한 기술적 작용을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.Finally, the metal
도 2a 내지 도 2f는 본 발명에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도이다. 2A to 2F are cross-sectional views illustrating a method of forming metal wirings of a semiconductor device using a dual damascene process according to the present invention.
먼저 도 2a에 도시한 바와 같이, 접합 영역(소자 전극)이 형성된 반도체 기판 또는 하부 금속 배선층이 형성된 절연막 등을 포함하는 전도층이 형성된 하부 박막(201)의 상부에 전도층과 후속 공정에 의해 형성되는 금속 배선층과의 반응을 방지하기 위한 확산 방지막(203)을 형성한다. 여기서, 확산 방지막(203)은 질화막을 이용하여 증착한다. 그리고, 확산 방지막(203) 상부에 층간 절연막(205)을 증착하고, 층간 절연막(205) 상부에 후속 공정에서 배선 절연막을 식각할 경우 식각 정 지점으로 이용하기 위하여 식각 정지막(207)을 형성한다. 여기서, 식각 정지막(207)은 질화막을 이용하여 증착한다. 이후, 식각 정지막(207) 상부에 금속 배선층 형성을 위한 배선 절연막(209)을 증착한다.First, as shown in FIG. 2A, a conductive layer and a subsequent process are formed on an upper portion of a lower
다음으로, 도 2b와 같이, 배선 절연막(209) 상부에 PR을 이용한 접촉홀 형성을 위한 PR 패턴(211)을 형성한 후, PR 패턴(211)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 배선 절연막(209)과 식각 정지막(207)과 층간 절연막(205)을 순차적으로 식각하여 접촉홀(213)을 형성한다.Next, as shown in FIG. 2B, after the
다음으로, 도 2c 도시한 바와 같이, PR 패턴(211)을 제거한 후, 배선 절연막(209) 상부에 금속 배선이 형성되는 트렌치를 형성하기 위한 트렌치(trench) 패턴(215)을 형성한다. 그리고, 트렌치 패턴(215)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 배선 절연막(209)을 IEP를 적용한 식각으로 금속 배선이 형성되는 트렌치를 형성한다. 여기서, IEP는 하부 층이 완전히 드러나기 전에 특정 신호를 인식하여 엔드포인트를 잡는 방법으로 IEP를 이용하여 배선 절연막(209)을 원하는 두께(예컨대, 3500Å)로 남겨두는 식각 공정을 진행한다. 이때, 식각 정지막(207)은 층간 절연막(205)의 상부 표면에서 정확히 식각이 끝나고, 층간 절연막(205)의 상부 표면 부위가 식각되는 것을 방지하는 역할을 한다. 이와 같이, 층간 절연막(205)의 상부에 식각 정지막(207)을 증착함으로써 배선 절연막(209)의 식각시 층간 절연막(205)의 표면으로부터 추가 식각되는 현상을 방지할 수 있다.Next, as shown in FIG. 2C, after the
이후, 도 2d에 도시한 바와 같이, 식각 정지막(207) 표면이 노출되고 배선 절연막(209)의 식각이 완료된 후, 배선 절연막(209) 상부의 트렌치 패턴(215)을 제 거한다. 그리고, 층간 절연막(205)의 접촉홀(213)과 배선 절연막(209)의 트렌치 하부에 노출된 확산 방지막(203)과 식각 정지막(207)을 동시에 식각하여 제거한다. 이때, 확산 방지막(203)과 식각 정지막(207)은 절연막이므로 금속 배선으로부터 하부 박막(201)의 전도층으로 전류를 도통시키고, 원하는 유전 캐패시턴스(dielectric capacitance)를 얻기 위하여 제거한다. Subsequently, as shown in FIG. 2D, after the surface of the
다음으로, 도 2e에 도시한 바와 같이, 금속 박막을 증착하기 이전에 금속 박막과 하부 박막(201)의 전도층 사이의 반응을 방지하기 위하여 하부 박막(201) 상부 전면에 베리어(barrier) 금속막(217)을 증착한다. 이때, 베리어 금속막(217)은 TaN을 수백 Å의 두께로 증착하여 형성한다. 그리고, 층간 절연막(205)의 접촉홀(213)과 배선 절연막(209)의 트렌치에 스루풋(throughput)과 필링(filling) 능력이 우수한 EPD(electroplating process deposition) 금속 박막을 필링시켜야 한다.Next, as shown in FIG. 2E, a barrier metal film is formed on the entire upper surface of the lower
이때, EPD 금속 박막을 성장시키기 위해서는 이온화된 금속 이온을 박막 표면으로 이동시키고 금속 이온에 전자를 원활히 공급하여 금속으로 환원시켜 박막 표면에서 금속 박막이 원활히 성장되도록 하여야 한다. 그런데, 베리어 금속막(217)은 저항력(resistivity)이 크기 때문에 EPD 금속 박막의 증착 공정에서 박막 표면에 원활한 전자 공급을 위하여 베리어 금속막(217) 상부에 CVD에 의해 금속 씨드(seed)막(219)을 수백 Å의 두께로 증착시킨다.At this time, in order to grow the EPD metal thin film, the ionized metal ions must be moved to the surface of the thin film, and electrons are smoothly supplied to the metal to reduce the metal to the metal to smoothly grow on the thin film surface. However, since the
마지막으로, 도 2f에 도시한 바와 같이, EPD 공정을 이용하여 층간 절연막(205)의 접촉홀(213)과 배선 절연막(209)의 트렌치에 금속 박막(221)을 필링시킨다. 그리고, CMP 공정에 의해 배선 절연막(209) 상부의 금속 박막(221)과 금속 씨 드막(219), 베리어 금속막(217)을 연마하여 반도체 소자의 금속 배선을 형성한다. Finally, as shown in FIG. 2F, the metal
따라서, 듀얼 다마신 공정을 이용하여 금속 배선을 형성함에 있어서, 트렌치 식각 시 IEP를 이용하여 산화막의 두께 변화에 따른 식각량을 정확하게 조절함으로써, 구리(Cu) 금속 배선의 저항 변화를 안정화시킬 수 있어 반도체 소자의 특성을 향상시킬 수 있다. Therefore, in forming the metal wiring using the dual damascene process, by accurately adjusting the etching amount according to the thickness change of the oxide layer using the IEP during the trench etching, it is possible to stabilize the resistance change of the copper (Cu) metal wiring. The characteristics of the semiconductor device can be improved.
또한, 본 발명의 사상 및 특허청구범위 내에서 권리로서 개시하고 있으므로, 본원 발명은 일반적인 원리들을 이용한 임의의 변형, 이용 및/또는 개작을 포함할 수도 있으며, 본 명세서의 설명으로부터 벗어나는 사항으로서 본 발명이 속하는 업계에서 공지 또는 관습적 실시의 범위에 해당하고 또한 첨부된 특허청구범위의 제한 범위 내에 포함되는 모든 사항을 포함한다. In addition, since the present invention is disclosed as a right within the spirit and claims of the present invention, the present invention may include any modification, use and / or adaptation using general principles, and the present invention as a matter deviating from the description of the present specification. It includes everything that falls within the scope of known or customary practice in the art to which it belongs and falls within the scope of the appended claims.
상기에서 설명한 바와 같이, 본 발명은 듀얼 다마신 공정을 이용하여 금속 배선을 형성함에 있어서, 트렌치 식각 시 IEP를 이용하여 산화막의 두께 변화에 따른 식각량을 정확하게 조절함으로써, 구리(Cu) 금속 배선의 저항 변화를 안정화시킬 수 있어 반도체 소자의 특성을 향상시킬 수 있는 효과가 있다.As described above, in the present invention, in forming a metal wiring by using a dual damascene process, by precisely controlling the etching amount according to the thickness change of the oxide film using IEP during the trench etching, Since the resistance change can be stabilized, there is an effect of improving the characteristics of the semiconductor device.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050131351A KR100744239B1 (en) | 2005-12-28 | 2005-12-28 | Method for forming metal line of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050131351A KR100744239B1 (en) | 2005-12-28 | 2005-12-28 | Method for forming metal line of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070069352A true KR20070069352A (en) | 2007-07-03 |
KR100744239B1 KR100744239B1 (en) | 2007-07-30 |
Family
ID=38504983
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050131351A KR100744239B1 (en) | 2005-12-28 | 2005-12-28 | Method for forming metal line of semiconductor device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100744239B1 (en) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100520514B1 (en) * | 2003-06-27 | 2005-10-11 | 동부아남반도체 주식회사 | Method of manufacturing semiconductor device |
KR20050097060A (en) * | 2004-03-30 | 2005-10-07 | 매그나칩 반도체 유한회사 | Method of forming a metal line in a semiconductor devices |
-
2005
- 2005-12-28 KR KR1020050131351A patent/KR100744239B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100744239B1 (en) | 2007-07-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9484257B2 (en) | Semiconductor devices and methods of manufacture thereof | |
US10770395B2 (en) | Silicon carbide and silicon nitride interconnects | |
KR100419021B1 (en) | Method of fabricating Copper line of semiconductor device | |
KR100744239B1 (en) | Method for forming metal line of semiconductor device | |
US10903117B2 (en) | Fabricating vias with lower resistance | |
TW202145482A (en) | Circuit | |
KR100552811B1 (en) | Metal line formation method of semiconductor device | |
KR100591179B1 (en) | Metal line formation method of semiconductor device | |
KR20010009036A (en) | A method of forming conductive lines and interconnection thereof | |
KR100452039B1 (en) | Method of forming a metal wiring in a semiconductor device | |
KR100834283B1 (en) | The making method of metal line | |
KR100545196B1 (en) | Method for forming metal line of semiconductor device | |
US6563221B1 (en) | Connection structures for integrated circuits and processes for their formation | |
KR20120008337A (en) | Semiconductor device and method for forming the same | |
KR100578223B1 (en) | Method of fabricating of dual damascene of semiconductor device | |
KR100720402B1 (en) | Method for forming metal line using the dual damascene process | |
KR100781432B1 (en) | Method for forming metal line of semiconductor device | |
KR100677038B1 (en) | Metal line formation method of semiconductor device | |
KR100579856B1 (en) | Metal line formation method of semiconductor device | |
KR100800649B1 (en) | Method for manufacturing in semiconductor device | |
KR100613381B1 (en) | Metal line formation method of semiconductor device | |
KR100396687B1 (en) | Method for forming metal interconnection of semiconductor device | |
KR100295140B1 (en) | Metal wiring layer formation method of semiconductor device | |
CN117497513A (en) | Semiconductor device and method of forming the same | |
KR100606537B1 (en) | Method for forming the metal interconnect of semiconductor device using full back process |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
G170 | Publication of correction | ||
FPAY | Annual fee payment |
Payment date: 20110620 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |